JP2001350714A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 演算処理部がメモリバス経由でデータバッフ
ァをアクセスするための所要時間を短縮し、さらにメモ
リバス上のプログラムメモリへのアクセス競合も解決す
る。 【解決手段】 バッファメモリとしてメモリ１０７Ａ、
１０７Ｂを設け、ＦＩＦＯ１０９からメモリ１０７Ａ、
１０７Ｂの一方への転送と同時に他方からプロセッサ１
００内に設けた内部メモリ１０２へのデータ転送を行
う。内部メモリ１０２もリート／ライトの同時アクセス
可能な構造とし、演算処理ユニット１０３は、その処理
単位データの１つが内部メモリ１０２へ転送されてくる
と次の処理単位データ転送と同時に既に転送された処理
単位データを読み出し演算処理を実行する。内部メモリ
１０２をプログラムメモリ２０４の接続されたメモリバ
スを経由せずに演算処理ユニット１０３へ直接接続する
ことで、アクセスの高速化と競合の排除を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
係り、とくに並列処理装置を構成するのに適したデータ
処理装置に関する。

【０００２】

【従来の技術】並列処理装置では、個々のデータ処理装
置の間のデータ転送を効率よく行い、かつそのデータ転
送のためにデータ処理装置の処理能力が低下しないよう
にする必要がある。このような点を考慮した従来技術と
しては、例えば特開平５−２７４２７９号に開示された
「並列処理装置及び方法」がある。この従来技術では、
送信側のデータ処理装置と受信側のデータ処理装置にそ
れぞれデータ送信用及びデータ受信用のＦＩＦＯ（Ｆｉ
ｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）メモリを設け、こ
の間を連接することによりデータ処理装置間のデータ伝
送速度を向上させるとともに、受信側データ処理装置に
受信用交代バッファメモリをを設け、受信用ＦＩＦＯメ
モリからＤＭＡ転送により一方のバッファメモリへデー
タ転送を行うと同時に他方のバッファメモリへデータ処
理装置がアクセスできるようにして処理効率を向上させ
ている。

【０００３】

【発明が解決しようとする課題】上記した従来技術で
は、受信用交代バッファメモリがプログラムメモリやデ
ータ／ワークメモリとともにメモリバスに接続されてお
り、演算処理部はこのメモリバスを介してバッファメモ
リへアクセスする構成となっている。このため、バッフ
ァメモリへのアクセスがプログラムメモリへのアクセス
と競合して処理効率が低下する場合があり、また、メモ
リバス経由のアクセスのため、バッファメモリへのアク
セスの高速化に限界がある。

【０００４】本発明の目的は、転送されてきたデータへ
のアクセスをより高速に行えるようにしたデータ処理装
置を提供することであり、またプログラムメモリへのア
クセスと競合せずにデータへアクセスできるようにした
データ処理装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明は、入力データを
受けとるＦＩＦＯメモリと、リード／ライトの同時アク
セスが可能なメモリ装置と、プログラムメモリ、演算処
理ユニット、及びリード／ライトの同時アクセス可能な
内部メモリ装置を有したプロセッサと、前記ＦＩＦＯメ
モリのデータを前記メモリ装置へ転送する第１の転送手
段と、この手段によるデータ転送と並列に既に前記メモ
リ装置へ転送されているデータを前記演算処理ユニット
の処理単位データごとに順次前記内部メモリ装置へ転送
する第２の転送手段と、を備えるとともに、前記演算処
理ユニットは、前記第２の転送手段により１つの処理単
位データが前記内部メモリ装置へ転送されるのと並列に
既に転送されている処理単位データを前記内部メモリ装
置から読み出して演算処理を実行するように構成された
ことを特徴とするデータ処理装置を開示する。

【０００６】更に本発明は、前記第２の転送手段による
前記内部メモリ装置へのデータ転送の経路と、前記演算
処理ユニットが前記プログラムメモリを読み出す経路と
は分離されていることを特徴とするデータ処理装置を開
示する。

【０００７】更に本発明は、前記メモリ装置が、２つの
ユニットメモリと、その一方のユニットメモリへのライ
トアクセスと他方のユニットメモリへのリードアクセス
とを同時に行うアクセス制御手段とから成ることを特徴
とするデータ処理装置を開示する。

【０００８】更に本発明は、前記メモリ装置が、リード
アクセスとライトアクセスが同時に可能な２ポートメモ
リであることを特徴とするデータ処理装置を開示する。

【０００９】更に本発明は、前記内部メモリ装置が、２
つの内部ユニットメモリと、その一方の内部ユニットメ
モリへのライトアクセスと他方の内部ユニットメモリへ
のリードアクセスとを同時に行うアクセス制御手段とか
ら成ることを特徴とするデータ処理装置を開示する。

【００１０】更に本発明は、前記内部メモリ装置が、リ
ードアクセスとライトアクセスが同時に可能な２ポート
メモリであることを特徴とするデータ処理装置を開示す
る。

【００１１】更に本発明は、前記第１の転送手段が、前
記ＦＩＦＯメモリのデータを前記演算処理ユニットの処
理単位データごとにまとまったアトレスに配置されるよ
うに前記メモリ装置へ転送する機能を有することを特徴
とするデータ処理装置を開示する。

【００１２】更に本発明は、入力データを受けとるＦＩ
ＦＯメモリと、それぞれがリード／ライトの同時アクセ
スが可能な第１及び第２の２ポートメモリ装置と、それ
ぞれがプログラムメモリ、演算処理ユニット、及びリー
ド／ライトの同時アクセス可能な内部メモリ装置を有し
た第１及び第２のプロセッサと、前記ＦＩＦＯメモリの
データの内の前記第１のプロセッサで処理されるデータ
を前記第１のメモリ装置へ転送し前記第２のプロセッサ
で処理されるデータを前記第２のメモリ装置へ転送する
第１の転送手段と、この手段によるデータ転送と並列に
既に前記第１のメモリ装置に転送されているデータを前
記第１のプロセッサの演算処理ユニットの処理単位デー
タごとに順次前記第１のプロセッサの内部メモリ装置へ
転送する第２の転送手段と、前記第１の転送手段による
データ転送と並列に既に前記第２のメモリ装置に転送さ
れているデータを前記第２のプロセッサの演算処理ユニ
ットの処理単位データごとに順次前記第２のプロセッサ
の内部メモリ装置へ転送する第３の転送手段と、を備え
るとともに、前記第１及び第２の演算処理ユニットは、
前記第２及び第３の転送手段により１つの処理単位デー
タが前記内部メモリ装置へ転送されるのと並列に既に転
送されている処理単位データを前記内部メモリ装置から
読み出して演算処理を実行するように構成されたことを
特徴とするデータ処理装置を開示する。

【００１３】更に本発明は、入力データを受けとる第１
及び第２のＦＩＦＯメモリと、それぞれがリード／ライ
トの同時アクセスが可能な第１及び第２の２ポートメモ
リ装置と、プログラムメモリ、演算処理ユニット、及び
リード／ライトの同時アクセス可能な内部メモリ装置を
有したプロセッサと、前記第１のＦＩＦＯメモリのデー
タを前記第１のメモリ装置へ転送する第１の転送手段
と、この手段によるデータ転送と並列に前記第２のＦＩ
ＦＯメモリのデータを前記第２のメモリ装置へ転送する
第２の転送手段と、前記第１及び第２の転送手段による
データ転送と並列に既に前記第１及び第２のメモリ装置
へ転送されているデータを前記演算処理ユニットの処理
単位データごとに順次前記内部メモリ装置へ転送する第
３の転送手段と、を備えるとともに、前記演算処理ユニ
ットは、前記第３の転送手段により１つの処理単位デー
タが前記内部メモリ装置へ転送されるのと並列に既に転
送されている処理単位データを前記内部メモリ装置から
読み出して演算処理を実行するように構成されたことを
特徴とするデータ処理装置を開示する。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。図１は本発明になるデータ処
理装置の構成例を示すブロック図で、データ処理装置１
１５は、入力端ＩＮから入力されたデータを処理し、必
要があれば処理結果を出力端ＯＵＴから出力して次のデ
ータ処理装置１１５′へ送出する。入力端ＩＮへ入力さ
れたデータは、ＦＩＦＯメモリへ取り込まれる。メモリ
制御部１０６は、ＦＩＦＯメモリのインタフェイス１０
５を経由してＦＩＦＯメモリ１０９中のデータをリード
し、フェーズＡではメモリ１０７Ａへ、フェーズＢでは
メモリ１０７Ｂへライトする。フェーズＡとフェーズＢ
は交互にくり返される。ここで、フェーズＡでは、上記
動作と並列に、メモリ制御部１０６はメモリ１０７Ｂ中
のデータを、プロセッサ１００中の内部メモリ１０２に
書き込み、プロセッサ１００中の演算処理ユニット１０
３は内部メモリ１０２中のデータをリードして演算処理
を行うことができる。同様に、フェーズＢでは、上記動
作と並列に、メモリ制御部１０６はメモリ１０７Ａ中の
データをプロセッサ１００中の内部メモリ１０２に書き
込み、プロセッサ１００中の演算処理ユニット１０３は
内部メモリ１０２中のデータをリードして演算処理を行
うことができる。

【００１５】図６は、上記したフェーズＡ、Ｂのメモリ
のライト・リード動作を制御するメモリ制御部１０６の
詳細構成を示す図である。ＦＩＦＯメモリ１０９内のデ
ータは、ＤＭＡ−ｐ６００によってリードされ、フェー
ズＡでメモリ１０７Ａに、フェーズＢでメモリ１０７Ｂ
にライトされる。メモリ１０７Ａ内のデータは、フェー
ズＢでＤＭＡ−ｑ６０２によってリードされ、プロセッ
サ１００内の内部メモリ１０２にライトされる。メモリ
１０７Ｂ内のデータは、フェーズＡでＤＭＡ−ｑ６０２
によってリードされ、プロセッサ１００内の内部メモリ
１０２にライトされる。

【００１６】ここで、ＤＭＡ−ｐ６００からメモリ１０
７Ａ、１０７Ｂに対するアドレス情報は信号線６０８に
出力され、ＤＭＡ−ｑ６０２からメモリ１０７Ａ、１０
７Ｂに対するアドレス情報は信号線６１１に出力され
る。マルチプレクサ６０４は、フェーズＡでは信号線６
０８のアドレス情報を、フェーズＢでは信号線６１１の
アドレス情報を信号線６１４に出力するよう制御し、こ
の信号線６１４はメモリ１０７Ａにアドレス情報を与え
る。マルチプレクサ６０５は、フェーズＢでは信号線６
０８の情報を、フェーズＡでは信号線６１１の情報を信
号線６１７に出力するよう制御し、この信号線６１７は
メモリ１０７Ｂにアドレス情報を与える。また、ＤＭＡ
−ｐ６００からメモリ１０７Ａ、１０７Ｂに対するライ
トデータ情報は信号線６０９に出力される。スイッチ６
０６は、信号線６０９の情報を、フェーズＡでは信号線
６１５に、フェーズＢでは信号線６１８に出力するよう
制御する。信号線６１５はメモリ１０７Ａにデータ情報
を与え、信号線６１８はメモリ１０７Ｂにデータ情報を
与える。

【００１７】メモリ１０７Ａからのリードデータは信号
線６２５に出力され、メモリ１０７Ｂからのリードデー
タは信号線６２６に出力される。マルチプレクサ６０７
は、フェーズＡでは信号線６２６の情報を、フェーズＢ
では信号線６２５の情報を信号線６１２に出力するよう
制御する。信号線６１２に出力されたメモリ１０７Ａ、
メモリ１０７Ｂからのリードデータは、ＤＭＡ−ｑ６０
２によってプロセッサ１００内の内部メモリ１０２にラ
イトされる。

【００１８】制御部６０３は、ＤＭＡ−ｐ６００の制御
信号線６１０およびＤＭＡ−ｑ６０２の制御信号線６１
３から与えられる制御信号から、メモリ１０７Ａ、メモ
リ１０７Ｂ、マルチプレクサ６０４、６０５、６０７、
スイッチ６０６の制御信号を生成し、それぞれ信号線６
１６、６１９、６２０、６２１、６２７、６２２から出
力して、メモリ１０７Ａ、メモリ１０７Ｂ、マルチプレ
クサ６０４、６０５、６０７、スイッチ６０６をそれぞ
れ制御する。

【００１９】次に図１のプロセッサ１００の詳細を説明
する。図２はプロセッサ１００の詳細を示したもので、
少なくとも外部イタンフェイス（ＥＸＴ ＩＦ）１０
１、内部メモリ１０２、演算処理ユニット１０３、及び
プログラムメモリ２０４とバス２０２を備えている。図
２の少なくとも一点鎖線で囲んだ部分２０８は１チップ
内に実装されている。この部分を以後、コア部と呼ぶ。
ここで、図２に示す構成の内、コア部２０８以外の部分
の一部または全部がコア部２０８と同一のチップ上に実
装されていてもよい。内部メモリ１０２は、演算処理ユ
ニット１０３と同一チップ内にあり、バス２０２を介さ
ずに直接演算処理ユニット１０３に接続されているの
で、これが実装されているチップの外部にあるメモリに
比べ、演算処理ユニット１０２から高速にアクセスする
ことが可能である。なお、この内部メモリ１０２の容量
は、チップの外部にあるメモリに比べ小さい。例えばチ
ップ外にあるメモリ１０７Ａ、１０７Ｂは数ＭＢに対し
て、内部メモリは数キロ〜数十ＫＢ程度である。

【００２０】図４は、プロセッサ１００内の内部メモリ
１０２の構成例である。メモリ１０７Ａまたはメモリ１
０７Ｂから図６のＤＭＡ−ｑ６０２によってリードさ
れ、転送されてきたデータはメモリ４０１、またはメモ
リ４０２にライトされる。メモリ４０１、メモリ４０２
内のデータは、演算処理ユニット１０３によってリード
され、所定のデータ処理が行われる。ここで、メモリ４
０１、メモリ４０２へのライトは交互に行われ、メモリ
４０１、メモリ４０２へのリードも交互に行われる。ま
た、ＤＭＡ−ｑ６０２からメモリ４０１へのライトと、
演算処理ユニット１０３からメモリ４０２へのリードは
並列に動作可能であり、ＤＭＡ−ｑ６０２からメモリ４
０２へのライトと、演算処理ユニット１０３からメモリ
４０１へのリードは並列に動作可能である。

【００２１】このような並列動作のメカニズムは以下の
通りである。まずＤＭＡ−ｑ６０２からメモリ４０１、
メモリ４０２に対するアドレス情報は信号線４０８に出
力され、演算処理ユニット１０３からメモリ４０１、メ
モリ４０２に対するアドレス情報は信号線４１１に出力
される。マルチプレクサ４０３は、信号線４０８または
信号線４１１の情報を信号線４１６に出力するよう制御
し、信号線４１６はメモリ４０１にアドレス情報を与え
る。マルチプレクサ４０４は、信号線４０８または信号
線４１１の情報を信号線４１７に出力するよう制御し、
信号線４１７はメモリ４０２にアドレス情報を与える。
また、ＤＭＡ−ｑ６０２からメモリ４０１、メモリ４０
２に対するライトデータ情報は信号線４０９に出力され
る。メモリ４０１からのリードデータは信号線４１８に
出力され、メモリ４０２からのリードデータは信号線４
１９に出力される。また、メモリ４０１へのライトデー
タは信号線４１８を経由して、メモリ４０２へのライト
データは信号線４１９を経由して、それぞれメモリ４０
１、メモリ４０２へライトされる。

【００２２】スイッチ４０５により、イ）信号線４０９
の情報を信号線４１８に出力する、または、ロ）信号線
４１８のデータを信号線４１２に出力する、のいずれか
の機能を選択することができる。スイッチ４０６によ
り、イ）信号線４０９の情報を信号線４１９に出力す
る、または、ロ）信号線４１９のデータを信号線４１２
に出力する、のいずれかの機能を選択することができ
る。

【００２３】制御部（ＣＴＬ）４００は、ＤＭＡ−ｑ６
０２の制御信号線４０７および演算処理ユニット１０３
の制御信号線４１０から与えられる制御信号から、メモ
リ４０１、メモリ４０２、マルチプレクサ４０３、４０
４、スイッチ４０５、４０６の制御信号を生成し、信号
線４２０から出力して、各メモリ等を制御する。

【００２４】ここで、演算処理ユニット１０３での処理
結果を信号線２０７経由で内部メモリへ戻し、その内の
アドレス情報を信号線４１４（点線）に出力し、データ
情報を信号線４１５（点線）に出力するようにして、メ
モリ４０１またはメモリ４０２にライトできるようにし
てもよい。このとき、マルチプレクサ４０３は、信号線
４０８、信号線４１１、信号線４１４のうち一つの情報
を信号線４１６に出力するよう制御する。マルチプレク
サ４０４は、信号線４０８、信号線４１１、信号線４１
４のうち一つの情報の情報を信号線４１７に出力するよ
う制御する。また、スイッチ４０５により、イ）信号線
４０９の情報を信号線４１８に出力する、ロ）信号線４
１８のデータを信号線４１２に出力する、ハ）信号線４
１５の情報を信号線４１８に出力する、のいずれかの機
能を選択することができるようにする。またスイッチ４
０６により、イ）信号線４０９の情報を信号線４１９に
出力する、ロ）信号線４１９のデータを信号線４１２に
出力する、ハ）信号線４１５の情報を信号線４１９に出
力する、のいずれかの機能を選択することができるよう
にする。

【００２５】以上の図１、図２、図４、図６に示したデ
ータ処理装置の動作を図１１のタイミングチャートを用
いて説明する。図中に丸で囲んだ番号は、演算処理ユニ
ット１０３で処理するデータ群を示す。図１１に示すよ
うに、ＦＩＦＯメモリ１０９にあるデータ群、、
はフェーズＡでメモリ１０７Ａにライトされ、次のフェ
ーズＢでメモリ１０７Ａから内部メモリ１０２へライト
され、演算処理ユニット１０３で処理され、出力され
る。内部メモリ１０２の容量は、メモリ１０７Ａに比べ
て小さいので、図１１に示すようにメモリ１０７Ａから
内部メモリ１０２へのライトは、ここでは、データ群
、、ごとに３回に分けて行われるものとしてい
る。また、データ群が内部メモリ１０２中のメモリ４
０１にある場合、このデータに対して演算処理ユニット
１０３が処理を行うのと並列に、メモリ１０７Ａからメ
モリ４０２にデータの転送を行うことができる。また、
データ群が内部メモリ１０２中のメモリ４０２にある
場合は、このデータに対して演算処理ユニット１０３が
処理を行うのと並列に、メモリ１０７Ａからメモリ４０
１にデータの転送を行うことができる。他のデータ群に
関しても同様である。

【００２６】このようにして、図１の構成例によれば、
ＦＩＦＯメモリ１０９内のデータをメモリ１０７Ａ、メ
モリ１０７Ｂに展開し、ここから必要なデータを内部メ
モリ１０２に取り込んでデータ処理を行うため、演算処
理ユニット１０３は内部メモリ１０２上にある必要なデ
ータに高速にアクセスすることができ、データ処理を高
速に行うことができる効果がある。また、内部メモリ１
０２内のメモリ４０１、４０２のうち、演算処理ユニッ
ト１０３が処理をしているデータ群があるメモリと反対
側のメモリに対して、演算処理と並列してメモリ１０７
Ａまたはメモリ１０７Ｂから、データを転送することが
でき、データ処理を効率よく高速に行うことができる効
果がある。即ち、本発明によれば、データ転送を高速に
行いつつ、これと並行してこのデータを用いた計算を高
速に処理することができる効果がある。従って、特に、
高速に入ってくる多量のデータに対し、高負荷の演算処
理を行うことができる効果がある。

【００２７】また、図２に示すようにプログラムメモリ
２０４、データメモリ２０３は、信号線１１０とは別
に、演算処理ユニット１０３に接続されたバス２０２に
接続されている。これにより、ＦＩＦＯメモリ中のデー
タを内部メモリ１０２にライトする動作、演算処理ユニ
ット１０３が内部メモリ１０２にアクセスする動作と、
演算処理ユニット１０３がプログラムメモリ２０４、デ
ータメモリ２０３にアクセスする動作とを並列に行うこ
とができ、データパスの干渉による処理性能低下を防止
でき、データ処理を高速に実行できるという効果があ
る。

【００２８】なお、メモリ１０７Ａ、メモリ１０７Ｂに
シンクロナスバーストメモリを用いれば、これらメモリ
から内部メモリ１０２へのデータ転送をさらに高速にで
きる効果がある。

【００２９】また、ＦＩＦＯメモリ１０９に入力された
データは、必ずしも演算処理を行うのに適した順序で配
置されているとは限らない。図１０はその例を示してお
り、時刻ｔ０、ｔ１…ごとにチャネルｃｈ０〜ｃｈｎの
データがＦＩＦＯ１０９に入力されているとする。これ
は、ｎチャンネル分の時刻歴データがＦＩＦＯメモリ１
０９に送付される場合などに生じ、図１０の変換前の欄
に示すようなデータ配置になる。一方、演算処理ユニッ
ト１０３での処理内容がチャネルごとの時刻歴データ、
例えばチャネルｃｈ０の時刻ｔ０〜ｔｍに於けるデータ
を１まとめにして処理する場合には、メモリ１０７Ａ、
１０７Ｂへは図１０の変換後の欄に示す様なチャネルご
との単位で転送された方が都合がよい。このようなとき
は、ＦＩＦＯ１０９からメモリ１０７Ａ、メモリ１０７
Ｂへのデータ転送を制御するメモリ制御部１０６に、図
１０の変換前のデータを変換後のような順序でメモリ１
０７Ａ、メモリ１０７Ｂへ転送する機能を持たせる。さ
らにメモリ１０７Ａ、１０７Ｂの容量に比べて内部メモ
リの容量は小さいから、例えば、図１１に示すデータ群
が図１０の変換後の欄に示すｃｈ０のデータ（ｔ０〜
ｔｍ）群であり、図１１に示すデータ群が図１０の変
換後の欄に示すｃｈ１のデータ群、図１１に示すデータ
群が図１０の変換後の欄に示すｃｈ２のデータという
ようにメモリ１０７Ａ、１０７Ｂのデータを内部メモリ
へ転送する。そうすると処理に必要なデータ群ごとにメ
モリ１０７Ａ又は１０７Ｂ内に連続して配置されている
データをメモリ１０７Ａ、１０７Ｂへ転送できる。特に
メモリ１０７Ａ、１０７Ｂとしてシンクロナスバースト
メモリを用いれば、処理に要するデータを内部メモリ１
０２に対するバースト転送により高速にライトできる。
こうして演算処理ユニット１０３が各チャネルに対する
処理を行うとき、必要なデータは全て内部メモリ１０２
内にあるため、データ処理を高速に行うことができる効
果がある。

【００３０】また、図２の演算処理ユニット１０３に複
数のステージを備え、パイプライン演算処理を行うよう
にすることもできる。図１２には、演算処理ユニット１
０３に３つのステージＡ、Ｂ、Ｃを備えた場合の本発明
によるデータ処理装置のタイミングチャートの一例を示
したもので、図１１のフェーズＢの部分に対応する。デ
ータ群に対する処理がａ、ｂ、ｃに分割され、
ステージＡ〜Ｃで順次パイプライン並列処理される。他
のデータ群、も同様で、これにより高速にデータ処
理ができるという効果がある。

【００３１】次にプロセッサ１００の演算処理結果の出
力について述べる。演算処理結果を出力し、これを図１
に点線で示すように他のデータ処理装置１１５′入力に
接続すれば、２つのデータ処理装置１１５、１１５′で
パイプライン並列処理を行うことができる。また、接続
するデータ処理装置を３台以上にしてもよく、このと
き、３つのデータ処理装置でパイプライン並列処理を行
うことができる。また、２つのプロセッサ１００の間で
ＦＩＦＯメモリ１０９を介してデータの授受を行うた
め、２つのプロセッサ間の処理速度差の変動に起因する
処理能力の低下を緩和できる効果がある。

【００３２】このような演算処理結果の出力方法の１つ
は、図２の点線図示のように、演算処理ユニット１０３
から出力用メモリ２００に出力し、ここから出力インタ
フェイス２０１によって、出力するものである。このと
き、演算処理ユニット１０３の結果出力に要する処理は
出力用メモリ２００へのライト処理のみであり、出力先
の状態の影響を受ける可能性のあるその他の処理は、出
力インタフェイス２０１が行う。従って、出力先の状態
によって演算処理ユニットの性能が低下することを防止
できる。また、出力インタフェイス２０６を内部メモリ
１０２またはデータメモリ２０３に接続してもよい。こ
のとき、演算処理ユニットの演算処理結果のみならず、
内部メモリ１０２またはデータメモリ２０３内のデータ
を出力できる効果がある。また、出力インタフェイス２
０５をバス２０２に接続してもよい。このとき、演算処
理ユニット１０３が備えるバス２０２を利用して、演算
処理ユニット１０３の処理結果を出力することができ、
さらに、データメモリ２０３内のデータもバス２０２経
由で出力することができる。

【００３３】さらにいくつかの変形例を以下に説明す
る。まず、図６に示したメモリ制御部１０６内のＤＭＡ
−ｑ６０２の機能をプロセッサ側に持たせることもでき
る。図２に実線図示したＤＭＡ−ｓ２０９がこの場合、
図６のＤＭＡ−ｓ２０９の代わりに設置される。

【００３４】また、プロセッサ１００としては、図３に
示すプロセッサ１００′であってもよい。この構成で
は、少なくとも一点鎖線で囲んだコア部３０４は１チッ
プ内に実装されている。図２の場合と同様にメモリ１０
７Ａ、メモリ１０７Ｂのデータを内部バス３００経由で
内部メモリ１０２にライトする処理と、演算処理ユニッ
ト１０３がプログラムメモリ２０４をリードする処理と
を並列に処理でき、データパスの干渉による処理性能低
下を防止でき、データ処理を高速に実行できる。図６に
示すメモリ制御部内のＤＭＡ−ｑ６０２の機能を、図３
に点線図示したようにプロセッサ１００側に持たせても
よく、この場合ＤＭＡ−ｑ６０２の役割は、図３に示す
ＤＭＡ−ｒ３０２が果たす。また演算処理結果を内部バ
ス３００、点線図示のインタフェイス３０３経由で出力
するようにしてもよい。

【００３５】図７は、図１のメモリ制御部１０６、メモ
リ１０７Ａの他の構成例を示すもので、メモリ７１４は
リードポートとライトポートとを有する２ポートメモリ
であり、各ポート毎にアドレス信号線、データ信号線、
制御信号線を備えている。従って、ポート毎にアドレス
の指定が可能であり、２つのポートに同時にアクセスが
可能である。従って図６のように２つのメモリ（１０７
Ａ、１０７Ｂ）を設ける必要はない。この２ポートメモ
リに対応して、メモリ制御部７００も図６のメモリ制御
部６００に比べ、マルチプレクサ等が不用で構成が簡単
になる。ＦＩＦＯメモリ１０９内のデータは、ＤＭＡ−
ｐ６００によってリードされ、ライトポート７０３を経
由して、メモリ−Ａ７１４にライトされる。このメモリ
７１４へのライトと並列に、メモリ７１４内のデータ
は、ＤＭＡ−ｑ６０２によってリードされ、プロセッサ
１００内の内部メモリ１０２にライトされる。

【００３６】ここで、ＤＭＡ−ｐ６００からメモリ７１
４に対するライトアドレス情報は信号線７０６に出力さ
れ、ＤＭＡ−ｑ６０２からメモリ７１４に対するリード
アドレス情報は信号線７１０に出力される。信号線７０
６はメモリ７１４にライトアドレス情報を与え、信号線
７１０はメモリ７１４にリードアドレス情報を与える。
また、ＤＭＡ−ｐ６００からメモリ７１４に対するライ
トデータ情報は信号線７０７に出力されてメモリ７１４
にライトされ、メモリ７１４からのリードデータは信号
線７１１に出力される。信号線７１１に出力されたメモ
リ７１４からのリードデータは、ＤＭＡ−ｑ６０２によ
ってプロセッサ１００内の内部メモリ１０２にライトさ
れる。制御部７０２は、ＤＭＡ−ｐ６００の制御信号線
７０９およびＤＭＡ−ｑ６０２の制御信号線７１３から
与えられる制御信号から、メモリ７１４のライトポート
７０３、リードポート７０４への制御信号を生成し、そ
れぞれ信号線７０８、７１２から出力して、メモリ７１
４に対するライト、リードを制御する。

【００３７】図５は、プロセッサ１００内の内部メモリ
の他の構成例を示すもので、以下ではこの内部メモリ１
０２′を図７に示したメモリ制御部７００、メモリ７１
４とともに用いた場合について説明する。ここでメモリ
５０２はリードポート５０６とライトポート５０４とを
有する２ポートメモリであり、各ポート毎にアドレス信
号線、データ信号線、制御信号線を備えている。従っ
て、ポート毎にアドレスの指定が可能であり、２つのポ
ートに同時にアクセスが可能である。即ち、メモリ７１
４内のデータは、ＤＭＡ−ｑ６０２によってリードさ
れ、メモリ５０２にライトされる。メモリ５０２内のデ
ータは、演算処理ユニット１０３によってリードされ、
所定のデータ処理が行われる。ここで、メモリ５０２に
対するライトとリードとは並列に行うことができる。こ
のため、図４のように２つのメモリ（４０１、４０２）
を設ける必要がなく、マルチプレクサ等が不要で、構成
が簡単になる。なお、演算処理ユニット１０３での処理
結果を、実線図示のように信号線２０７によって内部メ
モリ５０２にライトしてもよい。

【００３８】ここで、ＤＭＡ−ｑ６０２からメモリ５０
２に対するアドレス情報は信号線５０９に出力され、演
算処理ユニット１０３からメモリ５０２に対するアドレ
ス情報は信号線５１１に出力される。また、演算処理ユ
ニット１０３での処理結果を信号線２０７によって内部
メモリ５０２にライトする場合は、演算処理ユニット１
０３からメモリ−Ｅ５０２に対するアドレス情報は信号
線５１３に出力される。マルチプレクサ５０７は、信号
線５０９または信号線５１３の情報を信号線５１８に出
力するよう制御する。信号線５１８はメモリ５０２のラ
イトポート５０４にアドレス情報を与え、信号線５１１
はメモリ５０２のリードポート５０６にアドレス情報を
与える。

【００３９】また、ＤＭＡ−ｑ６０２からメモリ５０２
に対するライトデータ情報は信号線５１０に出力され、
演算処理ユニット１０３からメモリ５０２をリードした
場合のデータは、信号線５１２を介して演算処理ユニッ
ト１０３にリードされる。また、演算処理ユニット１０
３での処理結果を信号線２０７によって内部メモリ５０
２にライトする場合は、演算処理ユニット１０３からメ
モリ５０２に対するライトデータ情報は信号線５１４に
出力される。マルチプレクサ５０８は、信号線５１０ま
たは信号線５１４の情報を信号線５１９に出力するよう
制御する。信号線５１９はメモリ５０２のライトポート
５０４にライトデータ情報を与え、メモリ５０２のリー
ドポート５０６はリードデータを信号線５１２に出力す
る。

【００４０】制御部５００は、ＤＭＡ−ｑ６０２の制御
信号線５１５および演算処理ユニット１０３の制御信号
線５１６、および信号線２０７の制御信号線５１７から
与えられる制御信号から、メモリ５０２のライトポート
５０４、リードポート５０６、マルチプレクサ５０７、
５０８の制御信号を生成し、信号線５２４、５２６、５
２２、５２３から出力して、これらを制御する。

【００４１】なお、演算処理ユニット１０３での処理結
果を内部メモリ５０２にライトしない場合は、点線図示
の信号線２０７、マルチプレクサ５０７、５０８は不要
で、信号線５０９は信号線５１８に、信号線５１０は信
号線５１９に接続される。また、メモリ５０２に一点鎖
線で図示した他のライトポート５０５を設け、信号線５
１３をライトポート５０５のアドレス入力に接続し、信
号線５１４をライトポート５０５のデータ入力に接続し
てもよい。このとき、マルチプレクサ５０７、５０８は
不要で、信号線５０９は信号線５１８に、信号線５１０
は信号線５１９に接続される。この構成の場合、ＤＭＡ
−ｑ６０２によるメモリ５０２へのライトと、演算処理
ユニット１０３によるメモリ５０２へのリードと、演算
処理ユニット１０３による処理結果のメモリ５０２への
ライトとを並列に処理することができる。

【００４２】図１３は、図７に示したメモリ及びメモリ
制御部と、図５に示した内部メモリを用いたときの、デ
ータ処理装置の全体動作例を示すタイミングチャートで
ある。図中に丸で囲んだ番号は、演算処理ユニット１０
３で処理するデータ群を示す。図１３（ａ）に示すよう
に、ＦＩＦＯメモリ１０９にあるデータ群、、は
フェーズ２でメモリ７１４にライトされ、これと並列に
このフェーズ２において、この前のフェーズ１でメモリ
７１４にライトされたデータ群、、がメモリ７１
４からリードされ、プロセッサ１００内の内部メモリ１
０２へライトされ、演算処理ユニット１０３で処理さ
れ、出力される。内部メモリ１０２の容量は、メモリ７
１４に比べて小さいので、図１１の場合と同様に、メモ
リ７１４から内部メモリ１０２へのライトは、データ群
、、ごとに３回に分けて行われるものとしてい
る。また、データ群が内部メモリ１０２中のメモリ５
０２にある場合、このデータに対して演算処理ユニット
１０３が処理を行うのと並列に、メモリ７１４からデー
タ群を、メモリ５０２のデータ群のあるアドレスと
は別のアドレス領域にデータ転送することができる。こ
れは、他のデータ群に関しても同様である。

【００４３】この図１３（ａ）の動作例では、ＦＩＦＯ
メモリ１０９内のデータのメモリ７１４へのライト処理
と、メモリ７１４内のデータをリードしてプロセッサ１
００内の内部メモリ１０２へライトする処理とを並列に
処理可能であるため、ＦＩＦＯメモリ１０９のデータを
展開するメモリがメモリ７１４のみであっても、効率よ
く高速にデータ処理を行うことができる効果がある。ま
た、内部メモリ１０２内のメモリ５０２に演算処理ユニ
ット１０３が処理をしているデータがあっても、この演
算処理と並列してメモリ７１４から、メモリ５０２にデ
ータを転送することができるため、効率よく高速にデー
タ処理を行うことができる効果がある。

【００４４】図１３（ｂ）は別の動作例で、１つのフェ
ーズでＦＩＦＯからメモリ７１４へのデータ転送とメモ
リ７１４から内部メモリ１０２へのデータ転送を行い、
演算を実行するようにしてもよい。即ち、フェーズ１で
ＦＩＦＯメモリ１０９にあるデータ群、、はメモ
リ７１４にライトされ、これと同じフェーズ１におい
て、メモリ７１４へのライト処理が終了したデータ群か
ら順に、すなわち、まずデータ群がメモリ７１４から
リードされ、プロセッサ１００内の内部メモリ１０２へ
ライトされ、演算処理ユニット１０３で処理され、出力
される。ついで、データ群、も図１３（ｂ）に示す
ように同様に処理される。この場合、あるデータ群がＦ
ＩＦＯメモリ１０９からリードされはじめてから、この
データ群に対する演算処理が終了して、出力されるまで
の時間（レイテンシ）を、図１３（ａ）に示す場合に比
べて短縮でき、演算結果が出力されるまでの時間を短縮
できる効果がある。例えば、データ群に対する前記レ
イテンシを、図１３（ａ）の場合図中にＴａと示し、図
１３（ｂ）の場合図中にＴｂと示した。図１３（ａ）の
Ｔａに比べ、図１３（ｂ）のＴｂの方が短縮される効果
がある。

【００４５】図８は、本発明になるデータ処理装置の別
の構成例を示すもので、ＦＩＦＯへ入力されたデータを
複数のプロセッサへ振り分けて処理する機能を持つ。即
ち、図８のＦＩＦＯメモリ１０９内のデータに、プロセ
ッサ１００で使用されるものと、プロセッサ８０１で使
用されるものがある場合に効果的である。ここで、メモ
リ８２２、メモリ８０２には図７に示すメモリ７１４を
用い、メモリ制御部８２０、８２１には、それぞれ図７
に示すメモリ制御部７００を用いるものとする。メモリ
制御部８２０、８２１を含む一点鎖線枠８０が本装置の
メモリ制御部を構成する。

【００４６】ＦＩＦＯメモリ１０９内のデータの内、プ
ロセッサ１００で使用されるデータは、メモリ制御部８
２０によって、ＦＩＦＯメモリ１０９からリードされ、
ライトポート８２３からメモリ８２２にライトされる。
メモリ８２２内のデータは、メモリ制御部８２０によっ
てリードポート８２４からリードされ、プロセッサ１０
０内の内部メモリにライトされる。一方、ＦＩＦＯメモ
リ１０９内のデータの内、プロセッサ８０１で使用され
るデータは、メモリ制御部８２０によって、ＦＩＦＯメ
モリ１０９からリードされ、ライトポート８２５からメ
モリ８０２にライトされる。メモリ８０２内のデータ
は、メモリ制御部８２１によってリードポート８２６か
らリードされ、プロセッサ８０１内の内部メモリにライ
トされる。

【００４７】ここで、メモリ制御部８２０からメモリ８
２２に対するライトアドレス情報は信号線８２６に出力
され、ライトデータ情報は信号線８２７に出力される。
信号線８２６は信号線８３０に接続され、信号線８２７
は信号線８３１に接続される。メモリ８２２のライトポ
ート８２３に対し、信号線８３０はライトアドレス情報
を与え、信号線８３１はライトデータ情報を与える。一
方、メモリ制御部８２０からメモリ８０２に対するライ
トアドレス情報は信号線８２６に出力され、ライトデー
タ情報は信号線８２７に出力される。信号線８２６は信
号線８３２に接続され、信号線８２７は信号線８３３に
接続される。メモリ８０２のライトポート８２５に対
し、信号線８３２はライトアドレス情報を与え、信号線
８３３はライトデータ情報を与える。

【００４８】また、メモリ制御部８２０からメモリ８２
２に対するリードアドレス情報は信号線８３４に出力さ
れ、メモリ８２２のリードポート８２４に与えられる。
メモリ８２２からのリードデータ情報はリードポート８
２４から信号線８３５に出力され、メモリ制御部８２０
によってプロセッサ１００内の内部メモリにライトされ
る。一方、メモリ制御部８２１からメモリ８０２に対す
るリードアドレス情報は信号線８３６に出力され、メモ
リ８０２のリードポート８２６に与えられる。メモリ８
０２からのリードデータ情報はリードポート８２６から
信号線８３７に出力され、メモリ制御部８２１によって
プロセッサ８０１内の内部メモリにライトされる。

【００４９】メモリ制御部８２０からのライト制御情報
は信号線８４６から、リード制御情報は信号線８４７か
ら、制御部８１２に出力される。メモリ制御部８２１か
らのライト制御情報が信号線８４８から、リード制御情
報が信号線８４９から、制御部８１２に出力される。制
御部８１２では、これら制御情報をもとに、メモリ制御
部８２０、８２１がメモリ８２２、メモリ８０２に対し
て、所望のリードまたはライトを行うことができるよう
制御信号線８３８、８４４、８３９、８４５を通じて、
メモリ８２２、メモリ８０２を制御する。

【００５０】図８の構成によれば、ＦＩＦＯメモリ内の
データが、２つのプロセッサにまたがって使用される場
合であっても、図１の場合と同様に高速処理を実現する
ことができる。なお、プロセッサ数が３以上になった場
合でも、図８と同様にして本発明のデータ処理装置を構
成することができることは明らかである。

【００５１】図８のデータ処理装置において、上記ＦＩ
ＦＯメモリ１０９の他にＦＩＦＯメモリ８１５があり、
ＦＩＦＯメモリ１０９、ＦＩＦＯメモリ８１５内のデー
タが、プロセッサ１００とプロセッサ８０１にまたがっ
て使用される場合が点線図示されいる。この場合には、
ＦＩＦＯメモリ８１５内のデータの内、プロセッサ１０
０で使用されるデータは、メモリ制御部８２１によっ
て、ＦＩＦＯメモリ８１５からＦＩＦＯメモリインタフ
ェイス８００を介してリードされ、ライトポート８２３
からメモリ８２２にライトされる。メモリ８２２内のデ
ータは、メモリ制御部８２０によってリードポート８２
４からリードされ、プロセッサ１００内の内部メモリに
ライトされる。また、ＦＩＦＯメモリ８１５内のデータ
の内、プロセッサ８０１で使用されるデータは、メモリ
制御部８２１によって、ＦＩＦＯメモリ８１５からリー
ドされ、ライトポート８２５からメモリ８０２にライト
される。メモリ８０２内のデータは、メモリ制御部８２
１によってリードポート８２６からリードされ、プロセ
ッサ８０１内の内部メモリにライトされる。

【００５２】ここで、メモリ制御部８２１からメモリ８
２２に対するライトアドレス情報は信号線８２８に出力
され、ライトデータ情報は信号線８２９に出力される。
信号線８２８、信号線８２６は、メモリ８２２にライト
アドレスを出力する場合に、マルチプレクサ８０４によ
って信号線８３０に接続され、信号線８２７、信号線８
２９は、メモリ８２２にライトデータを出力する場合
に、マルチプレクサ８０５によって信号線８３１に接続
される。また、メモリ制御部８２１からメモリ８０２に
対するライトアドレス情報は信号線８２８に出力され、
ライトデータ情報は信号線８２９に出力される。信号線
８２８、信号線８２６は、メモリ８０２にライトアドレ
スを出力する場合に、マルチプレクサ８０６によって信
号線８３２に接続され、信号線８２７、信号線８２９
は、メモリ８０２にライトデータを出力する場合に、マ
ルチプレクサ８０７によって信号線８３３に接続され
る。

【００５３】メモリ制御部８２０からのライト制御情報
が信号線８４６から、リード制御情報が信号線８４７か
ら、制御部８１２に出力される。メモリ制御部８２１か
らのライト制御情報が信号線８４８から、リード制御情
報が信号線８４９から、制御部８１２に出力される。制
御部８１２では、これら制御情報をもとに、メモリ制御
部８２０、８２１がメモリ８２２、メモリ８０２に対し
て、所望のリードまたはライトを行うことができるよう
制御信号線８３８、８４４、８３９、８４５、８４０〜
８４３を通じて、メモリ８２２、メモリ８０２、マルチ
プレクサ８０４〜８０７を制御する。このとき、制御部
８１２は、メモリ８２２、メモリ８０２に対するメモリ
制御部８２０、８２１からのライトアクセス競合が発生
した場合の調停機能を有する。

【００５４】以上の、図８の点線図示も含めた構成によ
れば、２つのＦＩＦＯメモリ内のデータが、２つのプロ
セッサにまたがって使用される場合であっても、図１の
場合と同様に高速処理を実現することができる。なお、
ＦＩＦＯメモリ数、プロセッサ数が３以上になった場合
でも、図８と同様にして本発明のデータ処理装置を構成
することができることは明らかである。

【００５５】図９は、本発明になるデータ処理装置のさ
らに別の構成例で、１つのプロセッサで用いられるデー
タが複数のＦＩＦＯに入力される構成の場合である。即
ち、２つのＦＩＦＯメモリ１０９、ＦＩＦＯメモリ９０
５内にまたがって、プロセッサ１００で使用されるデー
タがある場合である。この構成で、メモリ９１２、メモ
リ９１３には図７に示すメモリ７１４を用い、メモリ制
御部９１０、９１１には、それぞれ図７に示すメモリ制
御部７００を用いるものとする。メモリ制御部９１０、
９１１を含む一点鎖線枠９０が本装置のメモリ制御部を
構成する。

【００５６】ＦＩＦＯメモリ１０９内のデータの内、プ
ロセッサ１００で使用されるデータは、メモリ制御部９
１０によって、ＦＩＦＯメモリ１０９からリードされ、
ライトポート９１５からメモリ９１２にライトされる。
メモリ９１２内のデータは、メモリ制御部９１０によっ
てリードポート９１４からリードされ、プロセッサ１０
０内の内部メモリにライトされる。一方、ＦＩＦＯメモ
リ９０５内のデータの内、プロセッサ１００で使用され
るデータは、メモリ制御部９１１によって、ＦＩＦＯメ
モリ９０５からリードされ、ライトポート９１７からメ
モリ９１３にライトされる。メモリ９１３内のデータ
は、メモリ制御部９１０によってリードポート９１６か
らリードされ、プロセッサ１００内の内部メモリにライ
トされる。

【００５７】メモリ制御部９１０からメモリ９１２に対
するライトアドレス情報は信号線９１８に出力され、ラ
イトデータ情報は信号線９１９に出力される。メモリ９
１２のライトポート９１５に対し、信号線９１８はライ
トアドレス情報を与え、信号線９１９はライトデータ情
報を与える。メモリ制御部９１１からメモリ９１３に対
するライトアドレス情報は信号線９２０に出力され、ラ
イトデータ情報は信号線９２１に出力される。メモリ９
１３のライトポート９１７に対し、信号線９２０はライ
トアドレス情報を与え、信号線９２１はライトデータ情
報を与える。

【００５８】また、メモリ制御部９１０からメモリ９１
２、メモリ９１３に対するリードアドレス情報は信号線
９２２に出力され、信号線９２２は信号線９２６、９２
９に接続される。信号線９２６はメモリ９１２のリード
ポート９１４にリードアドレス情報を与え、信号線９２
９はメモリ９１３のリードポート９１６にリードアドレ
ス情報を与える。メモリ９１２からのリードデータ情報
はリードポート９１４から信号線９２７に出力され、メ
モリ９１３からのリードデータ情報はリードポート９１
６から信号線９３０に出力される。信号線９２７、９３
０はそれぞれメモリ制御部９１０がメモリ９１２、メモ
リ９１３をリードする場合に、マルチプレクサ９０１に
よって、信号線９２３に接続され、信号線９２３上のリ
ードデータは、メモリ制御部９１０によってプロセッサ
１００内の内部メモリにライトされる。

【００５９】メモリ制御部９１０からのライト制御情報
が信号線９３８から、リード制御情報が信号線９３９か
ら、制御部９０４に出力される。メモリ制御部９１１か
らのライト制御情報が信号線９４０から、リード制御情
報が信号線９４１から、制御部９０４に出力される。制
御部９０４では、これら制御情報をもとに、メモリ制御
部９１０、９１１がメモリ９１２、メモリ９１３に対し
て、所望のリードまたはライトを行うことができるよう
制御信号線９２８、９３２、９３１、９３３、９３５を
通じて、メモリ９１２、メモリ９１３、マルチプレクサ
９０１を制御する。

【００６０】図９の構成によれば、２個のＦＩＦＯメモ
リ内にまたがったデータが、１つのプロセッサで使用さ
れる場合であっても、図１の場合と同様に高速処理を実
現することができる。なお、ＦＩＦＯメモリ数が３以上
になった場合でも、図９と同様にして本発明のデータ処
理装置を構成することができることは明らかである。

【００６１】図９のデータ処理装置において、上記プロ
セッサ１００の他にプロセッサ８０１があり、ＦＩＦＯ
メモリ１０９、ＦＩＦＯメモリ９０５内のデータが、プ
ロセッサ１００、プロセッサ８０１にまたがって使用さ
れる場合が図９に点線図示されている。この場合には、
ＦＩＦＯメモリ１０９のデータはメモリ９１２にライト
され、ＦＩＦＯメモリ９０５のデータはメモリ９１３に
ライトされる。

【００６２】メモリ９１２内のデータの内、プロセッサ
１００で使用されるデータは、メモリ制御部９１０によ
って、リードポート９１４からリードされ、プロセッサ
１００内の内部メモリにライトされる。メモリ９１２内
のデータの内、プロセッサ８０１で使用されるデータ
は、メモリ制御部９１１によって、リードポート９１４
からリードされ、プロセッサ８０１内の内部メモリにラ
イトされる。メモリ９１３内のデータの内、プロセッサ
１００で使用されるデータは、メモリ制御部９１０によ
って、リードポート９１６からリードされ、プロセッサ
１００内の内部メモリにライトされる。メモリ９１３内
のデータの内、プロセッサ８０１で使用されるデータ
は、メモリ制御部９１１によって、リードポート９１６
からリードされ、プロセッサ８０１内の内部メモリにラ
イトされる。

【００６３】ここで、メモリ制御部９１０からメモリ９
１２、メモリ９１３に対するリードアドレス情報は信号
線９２２に出力され、メモリ制御部９１１からメモリ９
１２、メモリ９１３に対するリードアドレス情報は信号
線９２４に出力される。また、信号線９２６はメモリ９
１２のリードポート９１４にアドレス情報を与え、信号
線９２９はメモリ９１３のリードポート９１６にアドレ
ス情報を与える。

【００６４】メモリ９１２からのリードデータは、リー
ドポート９１４から信号線９２７に出力され、メモリ９
１３からのリードデータは、リードポート９１６から信
号線９３０に出力される。メモリ制御部９１０がメモリ
９１２、メモリ９１３からのリードしたデータは、信号
線９２３を介してメモリ制御部９１０にとりこまれ、プ
ロセッサ１００内の内部メモリにライトされる。メモリ
制御部９１１がメモリ９１２、メモリ９１３からのリー
ドしたデータは、信号線９２５を介してメモリ制御部９
１１にとりこまれ、プロセッサ８０１内の内部メモリに
ライトされる。

【００６５】メモリ制御部９１０が、メモリ９１２をリ
ード時には、マルチプレクサ９００は信号線９２２を信
号線９２６に接続し、マルチプレクサ９０１は信号線９
２７を信号線９２３に接続する。メモリ制御部９１０
が、メモリ９１３をリード時には、マルチプレクサ９０
２は信号線９２２を信号線９２９に接続し、マルチプレ
クサ９０１は信号線９３０を信号線９２３に接続する。
メモリ制御部９１１が、メモリ９１２をリード時には、
マルチプレクサ９００は信号線９２４を信号線９２６に
接続し、マルチプレクサ９０３は信号線９２７を信号線
９２５に接続する。メモリ制御部９１１が、メモリ９１
３をリード時には、マルチプレクサ９０２は信号線９２
４を信号線９２９に接続し、マルチプレクサ９０３は信
号線９３０を信号線９２５に接続する。

【００６６】メモリ制御部９１０からのライト制御情報
が信号線９３８から、リード制御情報が信号線９３９か
ら、制御部９０４に出力される。メモリ制御部９１１か
らのライト制御情報が信号線９４０から、リード制御情
報が信号線９４１から、制御部９０４に出力される。制
御部９０４では、これら制御情報をもとに、メモリ制御
部９１０、９１１がメモリ９１２、メモリ９１３に対し
て、所望のリードまたはライトを行うことができるよう
制御信号線９３２、９２８、９３３、９３１、９３４〜
９３７を通じて、メモリ９１２、メモリ９１３、マルチ
プレクサ９００〜９０３を制御する。このとき、制御部
９０４は、メモリ９１２、メモリ９１３に対するメモリ
制御部９１０、９１１からのリードアクセス競合が発生
した場合の調停機能を有する。

【００６７】以上の図９の点線図示を含めた構成によれ
ば、２つのＦＩＦＯメモリ内のデータが、２個のプロセ
ッサにまたがって使用される場合であっても、図１の場
合と同様に高速処理を実現することができる。まお、Ｆ
ＩＦＯメモリ数、プロセッサ数が３以上になった場合で
も、図９と同様にして本発明のデータ処理装置を構成す
ることができることは明らかである。

【００６８】次に、図３に関し、プロセッサ１００′に
ディジタルシグナルプロセッサ（ＤＳＰ）を用いた場合
の構成を図１４、処理タイムチャートを図１５に示す。
ここで、図１４に中に示した（ａ）〜（ｆ）の矢印は図
１５に示す（ａ）〜（ｆ）の各処理に対応し、そのデー
タの流れを示すものである。 （１）ＦＩＦＯ１０９に送られてきたデータ群（〜
）はＦＩＦＯ Ｉ／Ｆ１０５によって、メモリ１０７
Ａにライトされる（図１５（ａ））。 （２）上記（１）の終了後、ＦＩＦＯ１０９中のデータ
群（〜）はＦＩＦＯ Ｉ／Ｆ１０５によって、メモ
リ１０７Ｂにライトされる（図１５（ｂ））。 （３）メモリ１０７Ａ中のデータ群（〜）を転送バ
ス経由でＤＳＰ３０４の内部メモリ１０２に転送し（図
１５（ｃ））、ＤＳＰ３０４で演算処理すると共に（図
１５（ｅ））、結果を出力Ｉ／Ｆ３０３経由で、次段の
ＦＩＦＯへ出力する（図１５（ｆ））。この動作（３）
は、上記（２）と並列に実行される。ここで、メモリ１
０７ＡからＤＳＰ内部メモリ１０２へのデータ転送（図
１５（ｃ））と、ＤＳＰ３０４からの演算出力（図１５
（ｆ））は共に、ＤＳＰローカルバス３００を使用する
ため、並列には処理できない。 （４）メモリ１０７Ａのデータ群（〜）が全てＤＳ
Ｐ３０４の内部メモリ１０２に転送された後、ＦＩＦＯ
１０９中の次のデータ（〜）がメモリ１０７Ａに転
送される（図１５（ａ））。 （５） メモリ１０７Ｂ中のデータ群（〜）を転送
バス経由でＤＳＰ３０４の内部メモリ１０２に転送し
（図１５（ｄ））、ＤＳＰ３０４で演算処理すると共に
（図１５（ｅ））、結果を出力Ｉ／Ｆ３０４経由で、次
段のＦＩＦＯへ出力する（図１５（ｆ））。この動作
（５）は、上記（４）と並列に実行される。ここで、メ
モリ１０７ＢからＤＳＰ３０４の内部メモリ１０２への
データ転送（図１５（ｄ））と、ＤＳＰ３０４からの演
算出力（図１５（ｆ））とは共に、ＤＳＰローカルバス
３００を使用するため、並列には処理できない。 （６）メモリ１０７Ｂのデータ群（〜）が全てＤＳ
Ｐ３０４の内部メモリ１０２に転送された後、ＦＩＦＯ
１０９中の次のデータ（(10)〜(12)）がメモリ１０７Ｂ
に転送される（図１５（ｂ））。 （７）以後、同様の動作を繰り返す。データ群〜が
ＦＩＦＯ１０９からメモリ１０７Ａへデータ転送を開始
してから、データ群に対する演算出力が終了するまで
の時間（レイテンシ）は、図１５に示すようにＬ１とな
る。

【００６９】図２に関し、プロセッサに独自プロセッサ
を用いた場合の構成を図１６、処理タイムチャートを図
１７に示す。以後この独自プロセッサをＦＰＵＤＣＰ−
Ｂと呼ぶことにする。図１６に示すプロセッサユニット
は、プロセッサにＦＰＵＤＣＰ−Ｂ２０８を付加した構
成であり、プロセッサにＤＳＰを選ぶこともできる。図
１６の構成をそのタイムチャートを示した図１７と共に
説明する。ここで、図１６に中に示した（ａ）〜（ｆ）
の矢印は図１７に示す（ａ）〜（ｆ）の各処理に対応
し、そのデータの流れを示すものである。 （１）ＦＩＦＯ１０９に送られてきたデータ群（〜
）はＦＩＦＯ Ｉ／Ｆ１０５によって、メモリ１０７
Ａにライトされる（図１７（ａ））。 （２）上記（１）の終了後、ＦＩＦＯ１０９中のデータ
群（〜）はＦＩＦＯ Ｉ／Ｆ１０５によって、メモ
リ１０７Ｂにライトされる（図１７（ｂ））。 （３）メモリ１０７Ａ中のデータ群（〜）を転送バ
ス経由でＦＰＵＤＣＰ−Ｂ２０８の内部メモリ１０２に
転送し（図１７（ｃ））、ＦＰＵＤＣＰ−Ｂ２０８で演
算処理すると共に（図１７（ｅ））、結果をＦＰＵＤＣ
Ｐ−Ｂ２０８の転送バス用ポートとは別のポートから、
次段のＦＩＦＯへ出力する（図１７（ｆ））。この動作
（３）は、上記（２）と並列に実行される。ここで、メ
モリ１０７ＡからＦＰＵＤＣＰ−Ｂ２０８内部メモリ１
０２へのデータ転送（図１７（ｃ））と、ＦＰＵＤＣＰ
−Ｂ２０８からの演算出力（図１７（ｆ））とはそれぞ
れ、ＦＰＵＤＣＰ−Ｂ２０８の別のポートを使用するた
め、並列に処理可能である。 （４）上記（２）の処理が終了した時点で、メモリ１０
７Ａのデータ群（〜）は全てＦＰＵＤＣＰ−Ｂ２０
８の内部メモリ１０２に転送終了している（図１７
（ｃ）からＦＩＦＯ Ｉ／Ｆ１０５は上記（２））の処
理終了後直ちに、ＦＩＦＯ１０９中の次のデータ（〜
）をメモリ１０７Ａに転送する（図１７（ａ））。 （５） メモリ１０７Ｂ中のデータ群（〜）を転送
バス経由でＦＰＵＤＣＰ−Ｂ２０８の内部メモリ１０２
に転送し（図１７（ｄ））、ＦＰＵＤＣＰ−Ｂ２０８で
演算処理すると共に（図１７（ｅ））、結果を次段のＦ
ＩＦＯへ出力する（図１７（ｆ））。この動作（５）
は、上記（４）と並列に実行される。ここで、メモリ１
０７ＢからＦＰＵＤＣＰ−Ｂ２０８内部メモリ１０２へ
のデータ転送（図１７（ｄ））と、ＦＰＵＤＣＰ−Ｂ２
０８からの演算出力（図１７（ｆ））とはそれぞれ、Ｆ
ＰＵＤＣＰ−Ｂ２０８の別のポートを使用するため、並
列に処理可能である。 （６）上記（４）の処理が終了した時点で、メモリ１０
７Ｂのデータ群（〜）は全てＦＰＵＤＣＰ−Ｂ２０
８の内部メモリに転送終了している（図１７（ｄ））か
ら、ＦＩＦＯ Ｉ／Ｆ１０５は上記（４）の処理終了後
直ちに、ＦＩＦＯ１０９中の次のデータ(（10）〜(1
2)）をメモリ１０７Ｂに転送する（図１７（ｂ））。 （７）以後、同様の動作を繰り返す。また、データ群
〜がＦＩＦＯ１０９からメモリ１０７Ａへデータ転送
を開始してから、データ群に対する演算出力が終了す
るまでの時間（レイテンシ）は、図１６に示すようにＬ
２となり、ＤＳＰを用いた場合のＬ１に比べて短縮でき
ている。これにより、処理の高速化が可能となってい
る。

【００７０】１つのＦＩＦＯからの入力を複数のプロセ
ッサで処理する必要がある場合を図１８に示す。これは
図８に関連する。図１８は、１つのＦＩＦＯ１０９から
の入力を２つのプロセッサ１００、８０１で処理する場
合を示す。図１８において、プロセッサ１００、８０１
は、図１４または図１６においてプロセッサ部と示した
部分である。また、メモリ８２２、８０２はリードポー
ト（ＲＤ）とライトポート（ＷＴ）とを独立に有する２
ポートＲＡＭであり、それぞれ独立にアドレスポート、
データポートを有する。従って、リード動作と、ライト
動作とを並列に処理可能である。図１８の動作を以下に
説明する。 （１）ＦＩＦＯ Ｉ／Ｆ８２０は、ＦＩＦＯ１０９に送
られてきたデータのうち、プロセッサ部１００で処理す
るデータはメモリ８２２にライトし、プロセッサ８０１
で処理するデータはメモリ８０２にライトする。 （２）ＦＩＦＯ Ｉ／Ｆ８２０は、メモリ８２２中のデ
ータを転送バス経由でプロセッサ１００中のプロセッサ
内部メモリに転送する。このデータに対して、プロセッ
サ１００で演算処理すると共に、結果を次段のＦＩＦＯ
１０９′へ出力する。この動作と並列に、ＦＩＦＯ Ｉ
／Ｆ８２１は、メモリ８０２中のデータを転送バス経由
でプロセッサ８０１中のプロセッサ内部メモリに転送す
る。このデータに対して、プロセッサ８０１で演算処理
すると共に、結果を次のＦＩＦＯ（８１５′）へ出力す
る。以上の動作（２）は、上記（１）と並列に実行され
る。 （３）以後、同様の動作を繰り返す。以上の構成におい
て、プロセッサが３個以上の場合も同様に構成できる。

【００７１】また、入力側のＦＩＦＯが２つになった場
合の構成を図１９に示す。尚、図でＭＵＬ１、２はマル
チプレクサ群（８０４等）を示す。これも図８に関連す
る。この動作を以下に説明する。 （１）ＦＩＦＯ Ｉ／Ｆ８２０は、ＦＩＦＯ１０９に送
られてきたデータのうち、プロセッサ１００で処理する
データはメモリ８２２にライトし、プロセッサ８０１で
処理するデータはメモリ８０２にライトする。ＦＩＦＯ
Ｉ／Ｆ８２１は、ＦＩＦＯ８１５に送られてきたデー
タのうち、プロセッサ１００で処理するデータはメモリ
８２２にライトし、プロセッサ８０１で処理するデータ
はメモリ８０２にライトする。 （２）ＦＩＦＯ Ｉ／Ｆ８２０は、メモリ８２２中のデ
ータを転送バス経由でプロセッサ１００中のプロセッサ
内部メモリに転送する。このデータに対して、プロセッ
サ１００で演算処理すると共に、結果を次段のＦＩＦＯ
（１０９′）へ出力する。この動作と並列に、ＦＩＦＯ
Ｉ／Ｆ８２１は、メモリ８０２中のデータを転送バス
経由でプロセッサ８０１中のプロセッサ内部メモリに転
送する。このデータに対して、プロセッサ８０１で演算
処理すると共に、結果を次段のＦＩＦＯ（８１５′）へ
出力する。以上の動作（２）は、上記（１）と並列に実
行される。 （３）以後、同様の動作を繰り返す。

【００７２】複数のＦＩＦＯからの入力を１つのプロセ
ッサで処理し、次のＦＩＦＯへ出力することが必要な場
合を図２０を利用して説明する。これは図９に関連す
る。図２０は２つの入力ＦＩＦＯ１０９、９０５からの
データを１つのプロセッサ１００で処理し、次のＦＩＦ
Ｏへ出力する場合である。図１８において、プロセッサ
１００と示した部分は、図１４または図１６において、
プロセッサ部と示した部分である。また、メモリ９１
２、９１３は、図１８に示したメモリと同様、リードポ
ート（ＲＤ）とライトポート（ＷＴ）とを独立に有する
２ポートＲＡＭであり、それぞれ独立にアドレスポー
ト、データポートを有する。従って、リード動作と、ラ
イト動作とを並列に処理可能である。図２０の動作を以
下に説明する。 （１）ＦＩＦＯ Ｉ／Ｆ９１０は、ＦＩＦＯ１０９に送
られてきたデータをメモリ９１２にライトする。 （２）ＦＩＦＯ Ｉ／Ｆ９１１は、ＦＩＦＯ９０５に送
られてきたデータをメモリ９１３にライトする。この動
作（２）は、上記（１）と並列に実行される。 （３）ＦＩＦＯ Ｉ／Ｆ９１０は、メモリ９１２、９１
３中のデータのうち、プロセッサ１００で処理されるデ
ータを転送バス経由でプロセッサ１００中のプロセッサ
内部メモリに転送する。このデータに対して、プロセッ
サ１００で演算処理すると共に、結果を次のＦＩＦＯ
（１０９′）へ出力する。 （４）以後、同様の動作を繰り返す。以上の構成におい
て、入力側ＦＩＦＯ数が３以上の場合も同様に構成でき
る。

【００７３】また、プロセッサ部が２つになった場合の
構成を、図２１に示す。これも図９に関連する。その場
合の動作を以下に説明する。 （１）ＦＩＦＯ Ｉ／Ｆ９１０は、ＦＩＦＯ１０９に送
られてきたデータをメモリ９１２にライトする。 （２）ＦＩＦＯ Ｉ／Ｆ９１１は、ＦＩＦＯ９０５に送
られてきたデータをメモリ９１３にライトする。この動
作（２）は、上記（１）と並列に実行される。 （３）ＦＩＦＯ Ｉ／Ｆ９１０は、メモリ９１２、９１
３中のデータのうち、プロセッサ１００で処理されるデ
ータを転送バス経由でプロセッサ１００中のプロセッサ
内部メモリに転送する。このデータに対して、プロセッ
サ１００で演算処理すると共に、結果を次段のＦＩＦＯ
（１０９′）へ出力する。ＦＩＦＯ Ｉ／Ｆ９１１は、
メモリ９１２、９１３中のデータのうち、プロセッサ８
０１で処理されるデータを転送バス経由でプロセッサ８
０１中のプロセッサ内部メモリに転送する。このデータ
に対して、プロセッサ８０１で演算処理すると共に、結
果を次段のＦＩＦＯ（９０５′）へ出力する。 （４）以後、同様の動作を繰り返す。

【００７４】

【発明の効果】本発明によれば、データ転送を高速に行
いつつ、これと並行してこのデータを用いた計算を高速
に処理することができるデータ処理装置が提供できる。
特に、高速に入ってくる多量のデータに対し、高負荷の
演算処理を行うことができるデータ処理装置が提供でき
る。

【図面の簡単な説明】

【図１】本発明になるデータ処理装置の構成例を示すブ
ロック図である。

【図２】プロセッサの構成例を示す図である。

【図３】プロセッサの別の構成例を示す図である。

【図４】内部メモリの構成例を示す図である。

【図５】内部メモリの別の構成例を示す図である。

【図６】メモリ及びメモリ制御部の構成例を示す図であ
る。

【図７】メモリ及びメモリ制御部の別の構成例を示す図
である。

【図８】本発明になるデータ処理装置の別の構成例を示
すブロック図である。

【図９】本発明になるデータ処理装置のさらに別の構成
例を示すをブロック図である。

【図１０】ＦＩＦＯからメモリへのデータ転送時におけ
るデータのアドレス配置の変換例を示す図である。

【図１１】図１のデータ処理装置におけるデータ処理の
タイミングチャートの一例を示す図である。

【図１２】図１のデータ処理装置において演算処理部を
パイプライン化したときのデータ処理のタイミングチャ
ートの一例を示す図である。

【図１３】図５の内部メモリ及び図７のメモリ制御部を
用いたときのデータ処理のタイミングチャートの一例を
示す図である。

【図１４】図３に対応する例で、プロセッサをＤＳＰと
した場合の構成及びデータの流れを示す図である。

【図１５】そのデータ処理チャートである。

【図１６】図２に対応する例で、プロセッサを独自プロ
セッサとした場合の構成及びデータの流れを示す図であ
る。

【図１７】そのデータ処理チャートである。

【図１８】図８に対応する例図である。

【図１９】図８に対応する例図である。

【図２０】図９に対応する例図である。

【図２１】図９に対応する例図である。

【符号の説明】

１００、１００′、８０１ プロセッサ １０２、１０２′ 内部メモリ １０３ 演算処理ユニット １０７Ａ、１０７Ｂ、４０１、４０２、５０２、７１
４、８０２、８２２、９１２、９１３ メモリ １０９、９０５ ＦＩＦＯメモリ １１５、１１５′ データ処理装置 ２０２ バス ２０４ プログラムメモリ ５０４、５０５、７０３、８２３、８２５、９１５、９
１７ ライトポート ５０６、７０４、８２４、８２６、９１４、９１６ リ
ードポート ６００、６０２ ＤＭＡ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/167 Ｇ０６Ｆ 15/167 Ｈ (72)発明者 山本 健次郎 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 池 勝久 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 丹沢 洋 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 (72)発明者 進藤 浩太郎 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 (72)発明者 増田 俊也 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 (72)発明者 岡村 拓也 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 (72)発明者 橋本 康広 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 Ｆターム(参考） 5B045 BB35 BB37 DD01 5B060 AC07 CA05 CA14 CB01 5B077 AA23 DD04 MM02 NN04

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力データを受けとるＦＩＦＯメモリ
   と、リード／ライトの同時アクセスが可能なメモリ装置
   と、プログラムメモリ、演算処理ユニット、及びリード
   ／ライトの同時アクセス可能な内部メモリ装置を有した
   プロセッサと、前記ＦＩＦＯメモリのデータを前記メモ
   リ装置へ転送する第１の転送手段と、この手段によるデ
   ータ転送と並列に既に前記メモリ装置へ転送されている
   データを前記演算処理ユニットの処理単位データごとに
   順次前記内部メモリ装置へ転送する第２の転送手段と、
   を備えるとともに、 前記演算処理ユニットは、前記第２の転送手段により１
   つの処理単位データが前記内部メモリ装置へ転送される
   のと並列に既に転送されている処理単位データを前記内
   部メモリ装置から読み出して演算処理を実行するように
   構成されたことを特徴とするデータ処理装置。
2. 【請求項２】 前記第２の転送手段による前記内部メモ
   リ装置へのデータ転送の経路と、前記演算処理ユニット
   が前記プログラムメモリを読み出す経路とは分離されて
   いることを特徴とする請求項１に記載のデータ処理装
   置。
3. 【請求項３】 前記メモリ装置は、２つのユニットメモ
   リと、その一方のユニットメモリへのライトアクセスと
   他方のユニットメモリへのリードアクセスとを同時に行
   うアクセス制御手段とから成ることを特徴とする請求項
   １に記載のデータ処理装置。
4. 【請求項４】 前記メモリ装置は、リードアクセスとラ
   イトアクセスが同時に可能な２ポートメモリであること
   を特徴とする請求項１に記載のデータ処理装置。
5. 【請求項５】 前記内部メモリ装置は、２つの内部ユニ
   ットメモリと、その一方の内部ユニットメモリへのライ
   トアクセスと他方の内部ユニットメモリへのリードアク
   セスとを同時に行うアクセス制御手段とから成ることを
   特徴とする請求項１に記載のデータ処理装置。
6. 【請求項６】 前記内部メモリ装置は、リードアクセス
   とライトアクセスが同時に可能な２ポートメモリである
   ことを特徴とする請求項１に記載のデータ処理装置。
7. 【請求項７】 前記第１の転送手段は、前記ＦＩＦＯメ
   モリのデータを前記演算処理ユニットの処理単位データ
   ごとにまとまったアトレスに配置されるように前記メモ
   リ装置へ転送する機能を有することを特徴とする請求項
   １に記載のデータ処理装置。
8. 【請求項８】 入力データを受けとるＦＩＦＯメモリ
   と、それぞれがリード／ライトの同時アクセスが可能な
   第１及び第２の２ポートメモリ装置と、それぞれがプロ
   グラムメモリ、演算処理ユニット、及びリード／ライト
   の同時アクセス可能な内部メモリ装置を有した第１及び
   第２のプロセッサと、前記ＦＩＦＯメモリのデータの内
   の前記第１のプロセッサで処理されるデータを前記第１
   のメモリ装置へ転送し前記第２のプロセッサで処理され
   るデータを前記第２のメモリ装置へ転送する第１の転送
   手段と、この手段によるデータ転送と並列に既に前記第
   １のメモリ装置に転送されているデータを前記第１のプ
   ロセッサの演算処理ユニットの処理単位データごとに順
   次前記第１のプロセッサの内部メモリ装置へ転送する第
   ２の転送手段と、前記第１の転送手段によるデータ転送
   と並列に既に前記第２のメモリ装置に転送されているデ
   ータを前記第２のプロセッサの演算処理ユニットの処理
   単位データごとに順次前記第２のプロセッサの内部メモ
   リ装置へ転送する第３の転送手段と、を備えるととも
   に、 前記第１及び第２の演算処理ユニットは、前記第２及び
   第３の転送手段により１つの処理単位データが前記内部
   メモリ装置へ転送されるのと並列に既に転送されている
   処理単位データを前記内部メモリ装置から読み出して演
   算処理を実行するように構成されたことを特徴とするデ
   ータ処理装置。
9. 【請求項９】 入力データを受けとる第１及び第２のＦ
   ＩＦＯメモリと、それぞれがリード／ライトの同時アク
   セスが可能な第１及び第２の２ポートメモリ装置と、プ
   ログラムメモリ、演算処理ユニット、及びリード／ライ
   トの同時アクセス可能な内部メモリ装置を有したプロセ
   ッサと、前記第１のＦＩＦＯメモリのデータを前記第１
   のメモリ装置へ転送する第１の転送手段と、この手段に
   よるデータ転送と並列に前記第２のＦＩＦＯメモリのデ
   ータを前記第２のメモリ装置へ転送する第２の転送手段
   と、前記第１及び第２の転送手段によるデータ転送と並
   列に既に前記第１及び第２のメモリ装置へ転送されてい
   るデータを前記演算処理ユニットの処理単位データごと
   に順次前記内部メモリ装置へ転送する第３の転送手段
   と、を備えるとともに、 前記演算処理ユニットは、前記第３の転送手段により１
   つの処理単位データが前記内部メモリ装置へ転送される
   のと並列に既に転送されている処理単位データを前記内
   部メモリ装置から読み出して演算処理を実行するように
   構成されたことを特徴とするデータ処理装置。