CN104346131A - 一种支持批量读写从机寄存器的主机控制方法 - Google Patents

Abstract

本发明公开了一种支持批量读写从机寄存器的主机控制方法，通过FIFO实现，FIFO包括发送部和接收部，FIFO具有第一宽度；在写入控制方法中，外部CPU向FIFO写入具有第一长度的数据，第一长度的数据通过一解码器解析成多个具有第一宽度的字节，再按先后顺序依次写入FIFO的发送部，最后发送给从机；在读取控制方法中，FIFO通过发送部将从外部CPU接收到的读取地址写入从机后，根据读取地址读取从从机返回的数据至FIFO的接收部，最后通过编码器生成具有第二长度的数据并传送给外部CPU。本发明支持单次写入从机的多个寄存器地址，从而减少CPU查询主机空闲状态的次数，CPU的使用效率提高至少一倍。

Description

一种支持批量读写从机寄存器的主机控制方法

技术领域

本发明涉及主从机间的通讯方法，尤其涉及一种支持批量读写从机寄存器的主机控制方法。

背景技术

SCCB（Serial Camera Control Bus）是和I²C相同的一个协议。SIO_C和SIO_D分别为SCCB总线的时钟线和数据线。目前，SCCB总线通信协议支持两种地址形式：①从设备地址（ID Address，8bit），分为读地址和写地址，高7位用于选中芯片，第0位是读/写控制位（R/W），决定是对该芯片进行读或写操作；②内部寄存器单元地址（Sub_Address，8bit），用于决定对内部的哪个寄存器单元进行操作，通常还支持地址单元连续的多字节顺序读写操作。SCCB控制总线功能的实现完全是依靠SIO_C、SIO_D两条总线上电平的状态以及两者之间的相互配合实现的。以往的SCCB主机工作时，每次只能写入一个从机的寄存器地址，只有CPU检测到SCCB主机完成读写操作并处于空闲状态后，再写入下一个寄存器地址，该种方式会大量占用CPU的运行时间。第三方的产品利用内置FIFO，但是每次发起传输时，都需通过CPU写内部寄存器的特定bit，进行读写相间的操作时，也需要写内部寄存器的特定bit以改变控制器的模式。图1a和图1b分别示出了现有技术中CPU写内部寄存器以及读内部寄存器的流程示意框图。

发明内容

针对上述存在的问题，本发明的目的是提供一种支持批量读写从机寄存器的主机控制方法，支持单次写入从机的多个寄存器地址，从而减少CPU查询SCCB主机空闲状态的次数，降低CPU占用率。

本发明的目的是通过下述技术方案实现的：

一种支持批量读写从机寄存器的主机控制方法，其中，通过FIFO实现，所述FIFO包括发送部和接收部，所述发送部用于缓存需要发送的字节，所述接收部用于缓存从从机读取回的字节，所述FIFO具有第一宽度；

所述控制方法包括写入控制方法和读取控制方法：

在所述写入控制方法中，外部CPU通过数据总线向所述FIFO写入具有第一长度的数据，所述第一长度的数据通过一解码器解析成多个具有所述第一宽度的字节，再按先后顺序依次写入所述FIFO的发送部，最后发送给从机；

在所述读取控制方法中，所述FIFO通过所述发送部将从外部CPU接收到的一读取地址写入从机后，根据所述读取地址读取从从机返回的数据至所述FIFO的接收部，最后通过一编码器生成具有第二长度的数据并传送给外部CPU；

所述第一长度和所述第二长度相等。

上述支持批量读写从机寄存器的主机控制方法，其中，在所述写入控制方法中，多个具有所述第一宽度的字节包括写入启动位字节，ID及写操作符字节，写入地址字节和至少一个写入数据字节和写入停止位字节，所述写入启动位字节、所述ID及写操作符字节、所述写入地址字节、至少一个所述写入数据字节和所述写入停止位字节按先后顺序依次写入所述FIFO的发送部。

上述支持批量读写从机寄存器的主机控制方法，其中，在所述读取控制方法中，将一读取启动位字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部；或者，将一读取启动位字节、一长度字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部。

上述支持批量读写从机寄存器的主机控制方法，其中，将所述写入启动位字节，所述ID及写操作符字节，所述写入地址字节、一个所述写入数据字节和所述写入停止位字节按顺序写入所述FIFO的发送部时，状态表示为单次写入；将所述写入启动位字节、所述ID及写操作符字节、所述写入地址字节、多个所述写入数据字节和所述写入停止位字节按顺序写入所述FIFO的发送部时，状态表示为批量写入；将一读取启动位字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部时，状态表示为单次读取；将一读取启动位字节、一长度字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部时，状态表示为批量读取；

所述控制方法支持所述单次写入、所述批量写入、所述单次读取和所述批量读取四种读写操作的混合操作。

上述支持批量读写从机寄存器的主机控制方法，其中，所述混合操作为所述单次写入与所述批量写入，或者为所述单次写入与所述单次读取，或者为所述单次读取与所述批量写入，或者为所述单次读取与所述批量读取。

上述支持批量读写从机寄存器的主机控制方法，其中，所述第一宽度为10bit，所述第一长度和所述第二长度为32bit。

上述支持批量读写从机寄存器的主机控制方法，其中，所述从机为同一个从机或者不同从机的组合。

上述支持批量读写从机寄存器的主机控制方法，其中，所述主机为SCCB主机或者I2C主机。

与已有技术相比，本发明的有益效果在于：

本发明支持单次写入从机的多个寄存器地址，从而减少CPU查询主机空闲状态的次数，CPU的使用效率提高至少一倍。

附图说明

图1a为现有技术中CPU写内部寄存器的流程示意框图；

图1b为现有技术中CPU读内部寄存器的流程示意框图；

图2为本发明支持批量读写从机寄存器的主机控制方法的FIFO、从机与外部CPU之间的逻辑关系示意图；

图3a为本发明支持批量读写从机寄存器的主机控制方法的单次写入控制方法的流程示意框图；

图3b为本发明支持批量读写从机寄存器的主机控制方法的单次读取控制方法的流程示意框图；

图4为本发明支持批量读写从机寄存器的主机控制方法的同一从机的单次写入与批量写入的混合操作模式中的数据字节示意图；

图5为本发明支持批量读写从机寄存器的主机控制方法的同一从机的单次写入与单次读取的混合操作模式中的数据字节示意图；

图6为本发明支持批量读写从机寄存器的主机控制方法的同一从机的单次读取与单次写入的混合操作模式中的数据字节示意图；

图7为本发明支持批量读写从机寄存器的主机控制方法的同一从机的单次读取与单次写入的混合操作模式中的数据字节示意图；

图8为本发明支持批量读写从机寄存器的主机控制方法的不同从机的单次写入与单次写入的混合操作模式中的数据字节示意图；

图9为本发明支持批量读写从机寄存器的主机控制方法的不同从机的单次读取与单次读取的混合操作模式中的数据字节示意图。

具体实施方式

下面结合原理图和具体操作实施例对本发明作进一步说明。

参照图2，本发明一种支持批量读写从机寄存器的主机控制方法，主要应用于SCCB主机或者I2C主机上，通过FIFO实现，FIFO包括发送部和接收部，发送部用于缓存需要发送的字节，接收部用于缓存从从机读取回的字节，FIFO具有第一宽度。

本实施例中，控制方法包括写入控制方法和读取控制方法。

在写入控制方法中，外部CPU通过数据总线向FIFO写入具有第一长度的数据，第一长度的数据通过一解码器解析成多个具有第一宽度的字节，再按先后顺序依次写入FIFO的发送部，最后发送给从机。

在读取控制方法中，FIFO通过发送部将从外部CPU接收到的一个读取地址写入从机后，根据读取地址读取从从机返回的数据至FIFO的接收部，最后通过一个编码器生成具有第二长度的数据并传送给外部CPU。

在本发明的优选实施例中，第一宽度为10bit，第一长度和第二长度相等，均为32bit，对于发送部，CPU每次通过数据总线向FIFO写入32bit的数据，数据的格式如表1所示。

表1

其中，每条32bit数据的高2bit是待发送字节的数目，范围是1～3，因此CPU单次最多可写3个待发送字节（BYTE0～BYTE2）进入FIFO；低30bit是由待发送的字节组成，每个字节的位宽是10bit。32bit的数据会经由解码器解析成1～3个10bit字节，再按先后顺序写入FIFO。10bit的待发送字节分为两部分：高2bit是字节的类型（type），低8bit是字节本身（byte），类型是依据SCCB协议划分成ID、地址（address）、数据（data）和启停指令（command），具体表示如表2所示。

表2

启停指令（command）分为开始（start）、停止（stop）和长度（length）三种，command的8bit定义如表3所示。

表3

在写入控制方法中，多个具有第一宽度的字节包括写入启动位字节，ID及写操作符字节，写入地址字节和至少一个写入数据字节和写入停止位字节，写入启动位字节、ID及写操作符字节、写入地址字节、至少一个写入数据字节和写入停止位字节按先后顺序依次写入FIFO的发送部。

在读取控制方法中，将一读取启动位字节、一个ID及读操作符字节、一个读取地址字节和一个读取停止位字节按先后顺序写入FIFO的发送部，或者将一个读取启动位字节、一个长度字节、一个ID及读操作符字节、一个读取地址字节和一个读取停止位字节按先后顺序写入FIFO的发送部。

将写入启动位字节，ID及写操作符字节，写入地址字节、一个写入数据字节和写入停止位字节按顺序写入FIFO的发送部时，状态表示为单次写入（single write），参照图3a所示。将写入启动位字节、ID及写操作符字节、写入地址字节、多个写入数据字节和写入停止位字节按顺序写入FIFO的发送部时，状态表示为批量写入（burst write）。将一个读取启动位字节、一个ID及读操作符字节、一个读取地址字节和一个读取停止位字节按先后顺序写入FIFO的发送部时，状态表示为单次读取（single read），参照图3b所示。将一个读取启动位字节、一个长度字节、一个ID及读操作符字节、一个读取地址字节和一个读取停止位字节按先后顺序写入FIFO的发送部时，状态表示为批量读取（burstread）。

SCCB总线有效的传输均是以启动位（START condition）开始，以停止位（STOPcondition）结束。以单次写入（single write）为例，启动位之后依次为目标从机的ID、address、data和停止位，格式如表4所示。

表4

S

ID+W

ADDR

DATA

P

在本方案中，按表5中所示的顺序将10bit的待发送字节写入FIFO，即可实现一次单次写入。ID+W由从机的7bit ID和读写位0组成，表示对对应ID的从机进行写操作。

表5

11	start command
		00	ID+W
01	address
		10	data
11	stop command

单次写入（single write）扩展成批量写入（burst write），则格式如表6所示。

表6

S

ID+W

ADDR

DATA0

......

DATAn

P

在本方案中，按表7所示的顺序将10bit的待发送字节写入FIFO，即可实现一次批量写入（burst write）。

表7

11	start command
		00	ID+W
01	address
		10	data0
10	......
		10	datan
11	stop command

单次读取（single read）首选需要先向从机写入读取地址（address），再读取从机返回的数据（data），其格式如下表所示。

表8

S

ID+W

ADDR

Sr

ID+R

DATA

P

在本方案中，按表9所示的顺序将10bit的待发送字节写入FIFO，即可实现一次singleread。ID+R由从机的7bit ID和读写位1组成，表示对对应ID的从机进行读操作。

表9

11	start command
		00	ID+R
01	address
		11	stop command

单次读取（single read）也可扩展成批量读取（burst read），其格式如表10所示。

表10

S

ID+W

ADDR

Sr

ID+R

DATA0

......

DATAn

P

在本方案中，按表11所示的顺序将10bit的待发送字节写入FIFO，即可实现一次批量读取（burst read）。其中length command用于配置burst read的长度。

表11

11	start command
		11	length command
00	ID+R
		01	address
11	stop command

每次传输需由start command发起，由stop command终止。Start command的bit0一定为1，其余bit用作对传输的设置，具体参考表2；stop command 的bit0一定为0，一般为0x00。

本方案可支持SCCB总线上的一次传输由以上4种读写操作混合组成，而且目标从机可以同一个或是不同的。在此种应用中，Start command 除了用于发起传输，还可用于更新传输的设置，如一次传输的不同阶段需要不同的设置，可以在相应位置插入不同start command。

控制方法支持单次写入、批量写入、单次读取和批量读取四种读写操作的混合操作。混合操作为单次写入与批量写入，或者为单次写入与单次读取，或者为单次读取与批量写入，或者为单次读取与批量读取。从机可以为同一个从机或者不同从机的组合。图4至图7所示的是对同一从机进行读写操作的4种可能组合，图8和图9则示出了对不同从机进行读写操作的2种可能组合，图8中为从机a的单次写入和从机b的单次写入混合操作，图9为从机a的单次读取和从机b的单次读取的混合操作。

本发明支持单次写入从机的多个寄存器地址，从而减少CPU查询主机空闲状态的次数，CPU的使用效率提高至少一倍。

以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。

Claims (8)

1.一种支持批量读写从机寄存器的主机控制方法，其特征在于，通过FIFO实现，所述FIFO包括发送部和接收部，所述发送部用于缓存需要发送的字节，所述接收部用于缓存从从机读取回的字节，所述FIFO具有第一宽度；

所述控制方法包括写入控制方法和读取控制方法：

在所述写入控制方法中，外部CPU通过数据总线向所述FIFO写入具有第一长度的数据，所述第一长度的数据通过一解码器解析成多个具有所述第一宽度的字节，再按先后顺序依次写入所述FIFO的发送部，最后发送给从机；

在所述读取控制方法中，所述FIFO通过所述发送部将从外部CPU接收到的一读取地址写入从机后，根据所述读取地址读取从从机返回的数据至所述FIFO的接收部，最后通过一编码器生成具有第二长度的数据并传送给外部CPU；

所述第一长度和所述第二长度相等。

2.根据权利要求1所述支持批量读写从机寄存器的主机控制方法，其特征在于，在所述写入控制方法中，多个具有所述第一宽度的字节包括写入启动位字节，ID及写操作符字节，写入地址字节和至少一个写入数据字节和写入停止位字节，所述写入启动位字节、所述ID及写操作符字节、所述写入地址字节、至少一个所述写入数据字节和所述写入停止位字节按先后顺序依次写入所述FIFO的发送部。

3.根据权利要求2所述支持批量读写从机寄存器的主机控制方法，其特征在于，在所述读取控制方法中，将一读取启动位字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部；或者，将一读取启动位字节、一长度字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部。

4.根据权利要求3所述支持批量读写从机寄存器的主机控制方法，其特征在于，将所述写入启动位字节，所述ID及写操作符字节，所述写入地址字节、一个所述写入数据字节和所述写入停止位字节按顺序写入所述FIFO的发送部时，状态表示为单次写入；将所述写入启动位字节、所述ID及写操作符字节、所述写入地址字节、多个所述写入数据字节和所述写入停止位字节按顺序写入所述FIFO的发送部时，状态表示为批量写入；将一读取启动位字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部时，状态表示为单次读取；将一读取启动位字节、一长度字节、一ID及读操作符字节、一读取地址字节和一读取停止位字节按先后顺序写入所述FIFO的发送部时，状态表示为批量读取；

所述控制方法支持所述单次写入、所述批量写入、所述单次读取和所述批量读取四种读写操作的混合操作。

5.根据权利要求4所述支持批量读写从机寄存器的主机控制方法，其特征在于，所述混合操作为所述单次写入与所述批量写入，或者为所述单次写入与所述单次读取，或者为所述单次读取与所述批量写入，或者为所述单次读取与所述批量读取。

6.根据权利要求1至5中任意一项所述支持批量读写从机寄存器的主机控制方法，其特征在于，所述第一宽度为10bit，所述第一长度和所述第二长度为32bit。

7.根据权利要求6所述支持批量读写从机寄存器的主机控制方法，其特征在于，所述从机为同一个从机或者不同从机的组合。

8.根据权利要求1所述支持批量读写从机寄存器的主机控制方法，其特征在于，所述主机为SCCB主机或者I²C主机。