CN204480240U - 基于主机与dsp的双向数据交换系统 - Google Patents

Abstract

本申请公开了基于主机与DSP的双向数据交换系统，系统包括：计数器用于对从主机向DSP输入的脉冲信号进行时钟计数；译码器，用于将计数器传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；时序控制电路用于对译码器传来的无效数据位转化为控制时序指令；转换器用于对数据的格式进行转换；数据锁存器存放从译码器中发送的有效数据位和从转换器传来的与有效数据位相对应的数据进行存储；数据选择装置用于对数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。解决了现有技术无法实现的使主机与DSP之间的双向通信数据交换，且能够降低对主机接口的要求的技术问题。

Description

基于主机与DSP的双向数据交换系统

技术领域

本实用新型涉及通信测试领域，具体的说，是涉及基于主机与DSP的双向数据交换系统。

背景技术

DSP为高速、实时数字信号处理提供了很好的解决方案，高速的DSP芯片已经广泛的应用于各种领域。但是，当DSP芯片和主机通信时，传统的通信方式已经很难满足高速方便等要求。外观和主机通信需要一种接口来实现。

现在技术的常用方法一般会采用主机与DSP的主机接口直接连接的方法，或者通过一块专用芯片主机端用并口连接，DSP段转为UHPI接口，这种方法硬件上连接十分复杂，需要数据线，地址线，控制线，对主机要求比较高。

另外，现有技术中，公开了一种采用HPI接口来实现DSP与其他总线或CPU进行通信。HPI接口可以让外部的主处理器直接访问DSP内存映射中的部分内存，而无需DSP干预。通过主机接口还可以完成DSP的程序引导，DSP向主机发出中断信号要求主机响应中断等功能。HPI提供了一个16位宽的并口，使用14位地址，每个地址装一个16位的字。但是HPI不能直接访问其他的外设寄存器，如果主机需要从其他外设获取数据，则必须通过CPU或6个DMA通道中的一个，先将数据设置于DARAM中，反之依然；因而操作麻烦，应用性不强。

因此，如何研发一种基于主机与DSP的双向数据交换系统，解决上述问题，便成为亟待解决的技术问题。

实用新型内容

本申请解决的主要问题是提供基于主机与DSP的双向数据交换系统，以解决现有技术无法实现的使主机与DSP之间的双向通信数据交换，且能够降低对主机接口的要求的技术问题。

为了解决上述技术问题，本实用新型公开了一种基于主机与DSP的双向数据交换系统，包括：计数器、译码器、时序控制电路、数据锁存器、数据选择装置和转换器，其中，

所述计数器，与所述译码器相耦接，用于对从主机向DSP输入的脉冲信号进行时钟计数；

所述译码器，分别与所述计数器、时序控制电路和数据锁存器相耦接，用于将所述计数器传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；

所述时序控制电路，与所述计数器1相耦接，用于对所述译码器传来的无效数据位转化为控制时序指令，并对所述控制时序指令进行处理；

所述转换器，分别与所述译码器和所述数据锁存器相耦接，用于对数据的格式进行转换；

所述数据锁存器，分别与所述译码器、转换器和数据选择装置相耦接，用于存放从所述译码器中发送的有效数据位和从转换器传来的与所述有效数据位相对应的数据进行存储；

所述数据选择装置，与所述数据锁存器相耦接，用于对所述数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。

进一步地，其中，所述译码器，进一步包括：写译码电路和读译码电路。

进一步地，其中，所述译码器，进一步为二进制译码器、代码转换译码器或显示译码器。

进一步地，其中，所述转换器，进一步包括：串并转换电路和并串转换电路。

进一步地，其中，所述系统还包括：存储器，该存储器用于存储主机与DSP之间所传送的数据和数据位。

进一步地，其中，所述转换器，进一步为：串并—并串转换器。

进一步地，其中，所述译码器，进一步为：读/写译码器。

与现有技术相比，本申请所述的基于主机与DSP的双向数据交换系统及方法，达到了如下效果：

(1)本实用新型所述的基于主机与DSP的双向数据交换系统，包括：计数器、译码器、时序控制电路、数据锁存器、数据选择装置和转换器，整体系统设置简单，且不用再提供系统时钟同步，在传输的过程中一共传输48BIT数据，6个字节，利于主机的控制。

(2)本实用新型所述的基于主机与DSP的双向数据交换系统，不再需要数据线和地址线，容易实现主机与DSP之间的通信，且可以实现双向通信数据的交换，降低了对主机接口的要求。

(3)本实用新型所述的基于主机与DSP的双向数据交换方法，其方法简单，应用性强。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1是本实用新型实施例1所述的基于主机与DSP的双向数据交换系统的整体结构图。

图2是本实用新型实施例2所述的基于主机与DSP的双向数据交换方法的流程图。

图3是本实用新型实施例3所述的应用实施例的整体结构图。

具体实施方式

如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”为一开放式用语，故应解释成“包含但不限定于”。“大致”是指在可接收的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性耦接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电性耦接于所述第二装置，或通过其他装置或耦接手段间接地电性耦接至所述第二装置。说明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。

以下结合附图对本申请作进一步详细说明，但不作为对本申请的限定。实施例1

如图1所示，为本实用新型所述的一种基于主机与DSP的双向数据交换系统的整体结构图，包括：计数器1、译码器3、时序控制电路4、数据锁存器5、数据选择装置7和转换器2，其中，

所述计数器1，与所述译码器3相耦接；用于对从主机向DSP输入的脉冲信号进行时钟计数；

所述译码器3，分别与所述计数器1、时序控制电路4和数据锁存器5相耦接；用于将计数器1传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；

所述时序控制电路4，与所述计数器1相耦接，用于对所述译码器3传来的无效数据位转化为控制时序指令，并对所述控制时序指令进行处理；

所述转换器2，分别与所述译码器3和所述数据锁存器5相耦接，用于对数据格式进行转换；

所述数据锁存器5，分别与所述译码器3、转换器2和数据选择装置7相耦接，用于对从译码器3中发送的有效数据位和从转换器2传来的与所述有效数据位相对应的数据进行存储；

所述数据选择装置7，与所述数据锁存器5相耦接，用于对所述数据锁存器锁5存的有效数据进行组合选择，并发送至DSP中。

优选地，如图3所示，所述译码器3，包括写译码电路31和读译码电路32，其中，

所述写译码电路31，当主机发出写入指令时，所述写译码电路31将所述主机传来的脉冲信号译为数据位，并将该数据位和与数据位相对应的数据写入数据锁存器5中；

所述读译码电路32，当主机发出读取指令时，所述读译码电路32调取数据锁存器5中的数据位，并将所述数据位和与该数据位相对应的数据通过转换器2发送至主机中。

优选地，如图3所示，所述转换器2，进一步包括：串并转换电路22和并串转换电路21，其中，

所述串并转换电路22，用于将串行数据转换成并行数据；

所述并串转换电路21，用于将并行数据转换成串行数据。

另外，所述转换器2还可以为串并—并串转换电路，即在一个转换器中就可以实现串行数据和并行数据的相互转换。

优选地，所述系统还包括：存储器，该存储器用于存储主机与DSP之间所传送的数据和数据位。

具体实施时，主机向DSP中传输数据信息时，主机将所述数据信息分为脉冲信号和数据，将所述脉冲信号发送至计数器中，将所述数据发送至转换器中，由于从主机端发送的数据为串行数据，则若转换器为串并—并串转换电路，则直接发送至该串并—并串转换电路中即可，若转换器分为串并转换电路和并串转换电路，则将从主机端发送的数据需发送至串并转换电路进行转换。将数据转换为并行数据后发送至所述译码器中，所述译码器可以为读/写译码器，若译码器为读/写译码器，则将并行数据直接发送至所述读/译码器即可，若译码器分为读译码电路和写译码电路，则将并行数据发送至写译码电路。

当主机发出写入指令时，所述译码器将所述主机传来的脉冲信号译为数据位，并将该数据位和与所述数据位相对应的数据发送至数据锁存器中并存器，然后，所述数据选择装置对所述数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。

当主机发送读取指令时，所述时序控制电路将对所述控制时序指令进行处理后的结果，返回至所述译码器中；若为读/写译码器，则直接返回发送至所述读/写译码器中即可，若译码器分为读译码电路和写译码电路，则应发送至所述读译码电路中，另外所述译码器调取所述数据锁存器存储的有效数据，发送至所述转换器中；若所述转换器为串并—并串转换电路，则直接发送至该串并—并串转换电路中即可，若转换器分为串并转换电路和并串转换电路，则将从主机端发送的数据需发送至并串转换电路进行转换；所述转换器将所述有效数据转换为串行数据发送至主机中，所述计数器将无效数据位和与所述有效数据相对应的有效数据位发送至主机中。

实施例2

另外，如图2所示，本实用新型还公开了一种基于主机与DSP的双向数据交换方法，包括以下步骤：

步骤1：主机向DSP中发送脉冲信号和数据；

步骤2：计数器对从主机向DSP输入的脉冲信号进行时钟计数；

步骤3：转换器将主机发送的数据转换为并行数据；

步骤4：译码器将计数器传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；

步骤5：时序控制电路对所述译码器传来的无效数据位转化为控制时序指令，并对所述控制时序指令进行处理后，发送至DSP中；

步骤6：数据锁存器对从所述译码器中发送的有效数据位和从转换器传来的与所述有效数据位相对应的有效数据进行存储；

步骤7：数据选择装置对所述数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。

另外，本实用新型还公开了另外一种基于主机与DSP的双向数据交换方法，包括以下步骤：

步骤1：主机向DSP中发送脉冲信号和数据；

步骤2：计数器对从主机向DSP输入的脉冲信号进行时钟计数；

步骤3：转换器将主机发送的数据转换为并行数据；

步骤4：译码器将计数器传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；

步骤5：时序控制电路对所述译码器传来的无效数据位转化为控制时序指令，并对所述控制时序指令进行处理后，发送至DSP中；

步骤6：数据锁存器对从所述译码器中发送的有效数据位和从转换器传来的与所述有效数据位相对应的有效数据进行存储；

步骤7：数据选择装置对所述数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。

步骤8：所述时序控制电路将对所述控制时序指令进行处理后，将无效数据位返回至所述译码器中；

步骤9：所述译码器调取所述数据锁存器存储的有效数据，发送至所述转换器中，所述译码器将无效数据位发送至计数器中；

步骤10：所述转换器将所述有效数据转换为串行数据发送至主机中；

步骤11：所述计数器将译码器中的无效数据位和与所述有效数据相对应的有效数据位发送至主机中。

优选地，所述方法还包括步骤：

存储器对主机与DSP之间所传送的数据和数据位进行存储。

优选地，所述转换器，进一步包括：串并转换电路和并串转换电路，其中，

所述串并转换电路，用于将串行数据转换成并行数据；

所述并串转换电路，用于将并行数据转换成串行数据。

优选地，所述译码器，包括写译码电路和读译码电路，其中，

所述写译码电路，当主机发出写入指令时，所述写译码电路将所述主机传来的脉冲信号译为数据位，并将该数据位和与数据位相对应的数据写入数据锁存器中；

所述读译码电路，当主机发出读取指令时，所述读译码电路调取数据锁存器中的数据位，并将所述数据位和与该数据位相对应的数据通过转换器发送至主机中。

实施例3

本实用新型还公开了一种基于主机与DSP的双向数据交换系统的应用实施例，

具体地，如图3所示，为本应用实施例的系统流程图，所述主机向DSP中传输48BIT(6字节)数据信息时，主机将该48BIT的数据信息分为脉冲信号和数据，将所述脉冲信号发送至计数器1中，将所述数据发送至转换器2中，由于从主机端发送的数据为串行数据，将从主机端发送的数据发送至串并转换电路22进行转换。将数据转换为并行数据后发送至所述写译码电路32中。

当主机发出写入指令时，所述写译码电路32将所述主机传来的脉冲信号译为48位的数据位，并将该数据位和与所述数据位相对应的数据发送至数据锁存器5中并存储，然后，所述数据选择装置7对所述数据锁存器5锁存的有效数据进行组合选择，并发送至DSP中。当主机发出写入指令时，所述数据位与所述数据的对应关系，如表1所示，D43-D12位为有效数据位，所述D47-D44为控制位，所述D11-D0为无效数据位，D47位用于判断数据是否有效，D46位和D45位用于发送主机的控制信号；所述D44位用于确定读/写操作。一般情况下，在数据选择装置7进行组合选择后，会以高位数据和低位数据的组合，例如，即先将高16位，D0-D15位发送至DSP中，再将低16位，即D16-D31位发送至DSP中。

表1主机向DSP发送数据

D47	D46	D45	D44	D43-D12	D11,D10…D0
						是否有效	HCNTL1	HCNTL0	R/W	DATA(31:0)	xxx…xxx

当主机发送读取指令时，所述时序控制电路4将对所述控制时序指令进行处理后的结果，即返回至所述读译码电路31中；另外所述读译码电路31调取所述数据锁存器5存储的有效数据，发送至所述并串转换电路21中进行转换；所述并串转换电路21将所述有效数据转换为并行数据发送至主机中，所述计数器1将无效数据位和与所述有效数据相对应的有效数据位发送至主机中。当主机发出读取指令时，所述数据位与所述数据的对应关系，经数据返回后，所述数据位与所述数据的对应关系发生改变，如表2所示，D43-D32位为无效数据位，所述D47-D44为控制位，所述D31-D0为有效数据位，D47位用于判断数据是否有效，D46位和D45位用于发送主机的控制信号；所述D44位用于确定读/写操作。

表2主机读取主机向DSP发送的数据

D47	D46	D45	D44	D43_D32	D31…D0
						是否有效	HCNTL1	HCNTL0	R/W	xxx…xxx	DATA(31:0)

与现有技术相比，本申请所述的基于主机与DSP的双向数据交换系统，达到了如下效果：

(1)本实用新型所述的基于主机与DSP的双向数据交换系统，包括：计数器、译码器、时序控制电路、数据锁存器、数据选择装置和转换器，整体系统设置简单，且不用再提供系统时钟同步，在传输的过程中一共传输48BIT数据，6个字节，利于主机的控制。

(2)本实用新型所述的基于主机与DSP的双向数据交换系统，不再需要数据线和地址线，容易实现主机与DSP之间的通信，且可以实现双向通信数据的交换，降低了对主机的要求。

(3)本实用新型所述的基于主机与DSP的双向数据交换方法，其方法简单，应用性强。

由于方法部分已经对本申请实施例进行了详细描述，这里对实施例中涉及的系统与方法对应部分的展开描述省略，不再赘述。对于系统中具体内容的描述可参考方法实施例的内容，这里不再具体限定。

上述说明示出并描述了本申请的若干优选实施例，但如前所述，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述申请构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (7)

1.一种基于主机与DSP的双向数据交换系统，其特征在于，包括：计数器、译码器、时序控制电路、数据锁存器、数据选择装置和转换器，其中，

所述计数器，与所述译码器相耦接，用于对从主机向DSP输入的脉冲信号进行时钟计数；

所述译码器，分别与所述计数器、时序控制电路和数据锁存器相耦接，用于将所述计数器传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；

所述时序控制电路，与所述计数器相耦接，用于对所述译码器传来的无效数据位转化为控制时序指令，并对所述控制时序指令进行处理；

所述转换器，分别与所述译码器和所述数据锁存器相耦接，用于对数据的格式进行转换；

所述数据锁存器，分别与所述译码器、转换器和数据选择装置相耦接，用于存放从所述译码器中发送的有效数据位和从转换器传来的与所述有效数据位相对应的数据进行存储；

所述数据选择装置，与所述数据锁存器相耦接，用于对所述数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。

2.根据权利要求1所述的基于主机与DSP的双向数据交换系统，其特征在于，所述译码器，进一步包括：写译码电路和读译码电路。

3.根据权利要求1所述的基于主机与DSP的双向数据交换系统，其特征在于，所述译码器，进一步为二进制译码器、代码转换译码器或显示译码器。

4.根据权利要求1所述的基于主机与DSP的双向数据交换系统，其特征在于，所述转换器，进一步包括：串并转换电路和并串转换电路。

5.根据权利要求1所述的基于主机与DSP的双向数据交换系统，其特 征在于，所述系统还包括：存储器，该存储器用于存储主机与DSP之间所传送的数据和数据位。

6.根据权利要求1所述的基于主机与DSP的双向数据交换系统，其特征在于，所述转换器，进一步为：串并—并串转换电路。

7.根据权利要求1所述的基于主机与DSP的双向数据交换系统，其特征在于，所述译码器，进一步为：读/写译码器。