JP3496294B2 - シリアルデータ転送装置 - Google Patents
シリアルデータ転送装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数のチャネルを介し
てシリアルデータを時分割転送する技術に係り、特に、
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ、中央処理装置）制御下での非同期なシリアルデー
タ転送などを効率良く行なうのに好適なシリアルデータ
転送装置に関するものである。
てシリアルデータを時分割転送する技術に係り、特に、
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ、中央処理装置）制御下での非同期なシリアルデー
タ転送などを効率良く行なうのに好適なシリアルデータ
転送装置に関するものである。
【０００２】
【従来の技術】一般に、多くのシリアルデータ転送チャ
ネルが必要なときは、個々のチャネルを独立させて転送
を行なうか、または、時分割で個々のチャネルの転送を
行ない、チャネルの使用状態の管理を不要とすることが
考えられる。しかし、前者では回路規模が増大してしま
うデメリットがあり、また、後者では、転送要求から転
送終了までの待ち時間が多く発生する等のデメリットが
ある。従来のシリアルデータ転送を効率良く行なうため
の技術には、例えば、特開平２−１０４６０号公報や特
開平２−８５９５０号公報に記載のものがある。
ネルが必要なときは、個々のチャネルを独立させて転送
を行なうか、または、時分割で個々のチャネルの転送を
行ない、チャネルの使用状態の管理を不要とすることが
考えられる。しかし、前者では回路規模が増大してしま
うデメリットがあり、また、後者では、転送要求から転
送終了までの待ち時間が多く発生する等のデメリットが
ある。従来のシリアルデータ転送を効率良く行なうため
の技術には、例えば、特開平２−１０４６０号公報や特
開平２−８５９５０号公報に記載のものがある。
【０００３】特開平２−１０４６０号公報においては、
データをグループごとに各々独立にシリアル転送するこ
とにより、少ない信号線数で、転送サイクルの早いイン
タフェースを実現している。また、特開平２−８５９５
０号公報においては、システムバスの他に、転送方向を
任意に制御するため、シリアルコントローラと、Ｉ／Ｏ
機能ブロックとの間に、レジスタファイルを設けること
により、非同期に発生するシリアルコントローラからの
要求を待たせること無く高速に実行する。しかし、これ
らの技術では、回路構成や動作制御手順が複雑になる。
データをグループごとに各々独立にシリアル転送するこ
とにより、少ない信号線数で、転送サイクルの早いイン
タフェースを実現している。また、特開平２−８５９５
０号公報においては、システムバスの他に、転送方向を
任意に制御するため、シリアルコントローラと、Ｉ／Ｏ
機能ブロックとの間に、レジスタファイルを設けること
により、非同期に発生するシリアルコントローラからの
要求を待たせること無く高速に実行する。しかし、これ
らの技術では、回路構成や動作制御手順が複雑になる。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、簡素な回路構成や動作制御手順
で、非同期的に発生するシリアルデータの転送を高速に
行なうことができない点である。本発明の目的は、これ
ら従来技術の課題を解決し、効率の良いシリアルデータ
転送を可能とするシリアルデータ転送装置を提供するこ
とである。
点は、従来の技術では、簡素な回路構成や動作制御手順
で、非同期的に発生するシリアルデータの転送を高速に
行なうことができない点である。本発明の目的は、これ
ら従来技術の課題を解決し、効率の良いシリアルデータ
転送を可能とするシリアルデータ転送装置を提供するこ
とである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のシリアルデータ転送装置は、（１）複数の
シリアルデータをチャネル単位で時分割して転送するシ
リアルデータ転送装置において、任意の数のチャネルの
シリアルデータ転送中に新たに転送処理対象となった各
チャネルを記憶し、任意の数のチャネルのシリアルデー
タ転送完了後に、記憶した各チャネルのシリアルデータ
の転送を、予め各チャネル毎に設定された優先順序で許
可する転送要求競合回路２１を設け、この転送要求競合
回路２１で許可された各チャネルに対する優先順序での
転送処理を終了した後に、この転送処理中に転送処理対
象として転送要求競合回路２１で記憶された各チャネル
に対する転送処理を行なうことを特徴とする。また、
（２）複数のシリアルデータをチャネル単位で時分割し
て転送するシリアルデータ転送装置において、所定の周
期で発生する信号に予めチャネルを対応付けて記憶し、
この記憶したチャネルに予め設定された優先順位で、所
定の周期で発生するシリアルデータ転送要求に対する転
送を許可する転送要求競合回路２１を設け、記憶された
各チャネルに対する優先順序での転送処理を終了した後
に、この転送処理中に転送処理対象として記憶された各
チャネルに対する転送処理を行なうことを特徴とする。
また、（３）複数のシリアルデータをチャネル単位で時
分割して転送するシリアルデータ転送装置において、所
定の周期で発生する信号に予め対応付けたチャネルを含
み、任意の数のチャネルのシリアルデータ転送中に新た
に転送処理対象となった各チャネルを記憶し、任意の数
のチャネルのシリアルデータ転送完了後に、記憶した各
チャネルのシリアルデータの転送を、予め各チャネル毎
に設定された優先順序で許可する転送要求競合回路２１
を設け、記憶された各チャネルに対する優先順序での転
送処理を終了した後に、この転送処理中に転送処理対象
として記憶された各チャネルに対する転送処理を行なう
ことを特徴とする。また、（４）上記（１）から（３）
のいずれかに記載のシリアルデータ転送装置において、
転送要求競合回路２１に、優先順に転送許可した各チャ
ネルの識別情報を外部端子に出力する手段（シーケンサ
４）を設け、外部に接続されたシリアルデータの転送先
装置の判定に用いることを特徴とする。
め、本発明のシリアルデータ転送装置は、（１）複数の
シリアルデータをチャネル単位で時分割して転送するシ
リアルデータ転送装置において、任意の数のチャネルの
シリアルデータ転送中に新たに転送処理対象となった各
チャネルを記憶し、任意の数のチャネルのシリアルデー
タ転送完了後に、記憶した各チャネルのシリアルデータ
の転送を、予め各チャネル毎に設定された優先順序で許
可する転送要求競合回路２１を設け、この転送要求競合
回路２１で許可された各チャネルに対する優先順序での
転送処理を終了した後に、この転送処理中に転送処理対
象として転送要求競合回路２１で記憶された各チャネル
に対する転送処理を行なうことを特徴とする。また、
（２）複数のシリアルデータをチャネル単位で時分割し
て転送するシリアルデータ転送装置において、所定の周
期で発生する信号に予めチャネルを対応付けて記憶し、
この記憶したチャネルに予め設定された優先順位で、所
定の周期で発生するシリアルデータ転送要求に対する転
送を許可する転送要求競合回路２１を設け、記憶された
各チャネルに対する優先順序での転送処理を終了した後
に、この転送処理中に転送処理対象として記憶された各
チャネルに対する転送処理を行なうことを特徴とする。
また、（３）複数のシリアルデータをチャネル単位で時
分割して転送するシリアルデータ転送装置において、所
定の周期で発生する信号に予め対応付けたチャネルを含
み、任意の数のチャネルのシリアルデータ転送中に新た
に転送処理対象となった各チャネルを記憶し、任意の数
のチャネルのシリアルデータ転送完了後に、記憶した各
チャネルのシリアルデータの転送を、予め各チャネル毎
に設定された優先順序で許可する転送要求競合回路２１
を設け、記憶された各チャネルに対する優先順序での転
送処理を終了した後に、この転送処理中に転送処理対象
として記憶された各チャネルに対する転送処理を行なう
ことを特徴とする。また、（４）上記（１）から（３）
のいずれかに記載のシリアルデータ転送装置において、
転送要求競合回路２１に、優先順に転送許可した各チャ
ネルの識別情報を外部端子に出力する手段（シーケンサ
４）を設け、外部に接続されたシリアルデータの転送先
装置の判定に用いることを特徴とする。
【０００６】
【作用】本発明においては、例えば、任意の数のチャネ
ルでのシリアルデータの転送処理中に、ＣＰＵ等からの
非同期なシリアルデータ転送要求が発生すれば、各シリ
アルデータを転送する各チャネルを記憶しておき、転送
処理中であったシリアルデータの転送処理が完了した後
に、記憶しておいて各チャネルのシリアルデータ転送
を、予め各チャネル毎に定められた優先順に従って連続
して行なう。このことにより、各チャネルの転送待ち時
間を少なくすることができる。また、回路規模を小さく
でき、さらに、ソフトウェアによるチャネル競合管理を
無くすことができる。この結果、簡単な構成／制御で、
多数のシリアルデータ転送を効率良く行なうことが可能
となる。また、周期的にシリアルで取り込むデータに関
しては、自ら転送要求を発生してデータを取り込み、Ｃ
ＰＵからの起動は不要とする。このことにより、ソフト
ウェア制御の負担を軽減することができる。このような
周期的に発生するシリアルデータに対する転送制御と、
上述の各チャネルの優先順に従った転送制御とを複合さ
せることにより、さらに効率の良いシリアルデータ転送
を行なうことができる。また、複数のデータ転送先に対
して、総転送先数に見合ったセレクト信号として、転送
許可した各チャネルの識別情報を出力し、各チャネルの
選択または分配を外部で可能な構成とする。このことに
より、外部と送受信する入出力信号を少なくすることが
できる。
ルでのシリアルデータの転送処理中に、ＣＰＵ等からの
非同期なシリアルデータ転送要求が発生すれば、各シリ
アルデータを転送する各チャネルを記憶しておき、転送
処理中であったシリアルデータの転送処理が完了した後
に、記憶しておいて各チャネルのシリアルデータ転送
を、予め各チャネル毎に定められた優先順に従って連続
して行なう。このことにより、各チャネルの転送待ち時
間を少なくすることができる。また、回路規模を小さく
でき、さらに、ソフトウェアによるチャネル競合管理を
無くすことができる。この結果、簡単な構成／制御で、
多数のシリアルデータ転送を効率良く行なうことが可能
となる。また、周期的にシリアルで取り込むデータに関
しては、自ら転送要求を発生してデータを取り込み、Ｃ
ＰＵからの起動は不要とする。このことにより、ソフト
ウェア制御の負担を軽減することができる。このような
周期的に発生するシリアルデータに対する転送制御と、
上述の各チャネルの優先順に従った転送制御とを複合さ
せることにより、さらに効率の良いシリアルデータ転送
を行なうことができる。また、複数のデータ転送先に対
して、総転送先数に見合ったセレクト信号として、転送
許可した各チャネルの識別情報を出力し、各チャネルの
選択または分配を外部で可能な構成とする。このことに
より、外部と送受信する入出力信号を少なくすることが
できる。
【０００７】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のシリアルデータ転送装置の
本発明に係る構成の一実施例を示すブロック図、図２
は、本発明のシリアルデータ転送装置を設けたシステム
の構成例を示すブロック図である。図２において、１０
１はＣＰＵ、１０２はアドレスバス、１０３はデータバ
ス、１０４はアドレスデコーダ（図中、デコーダと記
載）、１０５は本発明のシリアルデータ転送装置、１０
６はＣＰＵ１０１からのリード信号（図中、ＲＤと記
載）、１０７はＣＰＵ１０１からのライト信号（図中、
ＷＲと記載）、１０８はシリアルデータ転送装置１０５
のセレクト信号（図中、ＣＳと記載）である。シリアル
データ転送装置１０５は、ＣＰＵ１０１から見て１つの
入出力装置（Ｉ／Ｏ）である。
説明する。図１は、本発明のシリアルデータ転送装置の
本発明に係る構成の一実施例を示すブロック図、図２
は、本発明のシリアルデータ転送装置を設けたシステム
の構成例を示すブロック図である。図２において、１０
１はＣＰＵ、１０２はアドレスバス、１０３はデータバ
ス、１０４はアドレスデコーダ（図中、デコーダと記
載）、１０５は本発明のシリアルデータ転送装置、１０
６はＣＰＵ１０１からのリード信号（図中、ＲＤと記
載）、１０７はＣＰＵ１０１からのライト信号（図中、
ＷＲと記載）、１０８はシリアルデータ転送装置１０５
のセレクト信号（図中、ＣＳと記載）である。シリアル
データ転送装置１０５は、ＣＰＵ１０１から見て１つの
入出力装置（Ｉ／Ｏ）である。
【０００８】以下、このシリアルデータ転送装置１０５
の内部構成およびその動作説明を、図１を用いて行な
う。図１において、１はＣＰＵからの転送要求、すなわ
ち、チャネル１〜チャネル９に与えられたアドレスをデ
コードするためのアドレスデコーダ（図中、ＡＤＤＤＥ
Ｃと記載）、２はチャネル０〜チャネル９の転送要求時
に該当するフラグをアクティブにする１０ビットフラグ
レジスタ（図中、ＦＬＡＧ０〜９と記載）、３は１０ビ
ットフラグレジスタ２からのパラレル信号をシリアル変
換するＰ／Ｓ変換器（図中、Ｐ／Ｓと記載）、４は１０
ビットフラグレジスタ２からのパラレル信号のＰ／Ｓ変
換器３への取り込みタイミングを制御するシーケンサ
（図中、ＳＥＱＵＥＮＣＥＲと記載）、５はライトデー
タを各チャネル（１〜９）対応に登録するレジスタ群
（図中、ＲＥＧ１〜９と記載）、６は転送対象の各チャ
ネル（１〜９）に対応するライトデータをレジスタ群５
から選択するマルチプレクサ（図中、ＭＰＸと記載）、
７はパラレル信号のシリアル変換およびシリアル信号の
パラレル変換を行なうパラシリ・シリパラ変換器（図
中、Ｐ／Ｓ・Ｓ／Ｐと記載）、８はシリアルデータの転
送タイミングを制御するタイミング制御部、９はパラシ
リ・シリパラ変換器７のパラレル変換結果を各チャネル
（０〜９）対応に登録するレジスタ群（図中、ＲＥＧ０
〜９と記載）、１０は転送対象の各チャネル（０〜９）
に対応するリードデータをレジスタ群９から選択するマ
ルチプレクサ（図中、ＭＰＸと記載）である。
の内部構成およびその動作説明を、図１を用いて行な
う。図１において、１はＣＰＵからの転送要求、すなわ
ち、チャネル１〜チャネル９に与えられたアドレスをデ
コードするためのアドレスデコーダ（図中、ＡＤＤＤＥ
Ｃと記載）、２はチャネル０〜チャネル９の転送要求時
に該当するフラグをアクティブにする１０ビットフラグ
レジスタ（図中、ＦＬＡＧ０〜９と記載）、３は１０ビ
ットフラグレジスタ２からのパラレル信号をシリアル変
換するＰ／Ｓ変換器（図中、Ｐ／Ｓと記載）、４は１０
ビットフラグレジスタ２からのパラレル信号のＰ／Ｓ変
換器３への取り込みタイミングを制御するシーケンサ
（図中、ＳＥＱＵＥＮＣＥＲと記載）、５はライトデー
タを各チャネル（１〜９）対応に登録するレジスタ群
（図中、ＲＥＧ１〜９と記載）、６は転送対象の各チャ
ネル（１〜９）に対応するライトデータをレジスタ群５
から選択するマルチプレクサ（図中、ＭＰＸと記載）、
７はパラレル信号のシリアル変換およびシリアル信号の
パラレル変換を行なうパラシリ・シリパラ変換器（図
中、Ｐ／Ｓ・Ｓ／Ｐと記載）、８はシリアルデータの転
送タイミングを制御するタイミング制御部、９はパラシ
リ・シリパラ変換器７のパラレル変換結果を各チャネル
（０〜９）対応に登録するレジスタ群（図中、ＲＥＧ０
〜９と記載）、１０は転送対象の各チャネル（０〜９）
に対応するリードデータをレジスタ群９から選択するマ
ルチプレクサ（図中、ＭＰＸと記載）である。
【０００９】１０ビットフラグレジスタ２とＰ／Ｓ変換
器３、および、シーケンサ４により、本発明に係る転送
要求競合回路２１を構成している。以下、動作の説明を
行なう。本例では、８ビットのシリアルデータ送受信を
１チャネルとしたとき、チャネル０〜チャネル９までの
１０チャネルの構成となっている。優先順位はチャネル
０＞チャネル１＞・・・＞チャネル９であり、チャネル
０は、周期的な転送要求信号１３によって、１０ビット
フラグレジスタ２におけるチャネル０のフラグがアクテ
ィブになる。その他のフラグは、図２のＣＰＵ１からの
転送要求、すなわち、アドレスバス１１上のチャネル１
〜チャネル９に与えられたアドレスをライトすることに
よって行なわれ、アドレスデコーダ１で、このアドレス
をデコードする。
器３、および、シーケンサ４により、本発明に係る転送
要求競合回路２１を構成している。以下、動作の説明を
行なう。本例では、８ビットのシリアルデータ送受信を
１チャネルとしたとき、チャネル０〜チャネル９までの
１０チャネルの構成となっている。優先順位はチャネル
０＞チャネル１＞・・・＞チャネル９であり、チャネル
０は、周期的な転送要求信号１３によって、１０ビット
フラグレジスタ２におけるチャネル０のフラグがアクテ
ィブになる。その他のフラグは、図２のＣＰＵ１からの
転送要求、すなわち、アドレスバス１１上のチャネル１
〜チャネル９に与えられたアドレスをライトすることに
よって行なわれ、アドレスデコーダ１で、このアドレス
をデコードする。
【００１０】アドレスデコーダ１のそれぞれの信号がア
クティブのとき、ライトバス１４を通してチャネル１〜
９のレジスタ群５にデータがライトされると共に、１０
ビットフラグレジスタ２の該当ビットがアクティブにな
る。１０ビットフラグレジスタ２においてチャネル０〜
９のいずれかのフラグがアクティブになったとき、クロ
ック（図中、ＣＬＯＣＫと記載）１２で動作するシーケ
ンサ４からタイミング制御が発生して、Ｐ／Ｓ変換器３
が起動する。Ｐ／Ｓ変換器３は、１０ビットフラグレジ
スタ２のフラグの内容（１０ビットパラレル）をロード
してシリアル信号に変換する。
クティブのとき、ライトバス１４を通してチャネル１〜
９のレジスタ群５にデータがライトされると共に、１０
ビットフラグレジスタ２の該当ビットがアクティブにな
る。１０ビットフラグレジスタ２においてチャネル０〜
９のいずれかのフラグがアクティブになったとき、クロ
ック（図中、ＣＬＯＣＫと記載）１２で動作するシーケ
ンサ４からタイミング制御が発生して、Ｐ／Ｓ変換器３
が起動する。Ｐ／Ｓ変換器３は、１０ビットフラグレジ
スタ２のフラグの内容（１０ビットパラレル）をロード
してシリアル信号に変換する。
【００１１】このＰ／Ｓ変換器３の出力がアクティブの
時、シーケンサ４はスタート信号（ＳＴＡＲＴ）をタイ
ミング制御部８に送出してタイミング制御部８を起動さ
せる。起動したタイミング制御部８は、８ビットシリア
ル転送のタイミング信号を、パラシリ・シリパラ変換器
７に送出する。このタイミング信号に基づき、パラシリ
・シリパラ変換器７は、マルチプレクサ６でフラグに対
応して選択したパラレルデータをシリアルデータ（ＳＯ
Ｄ）に変換し、出力信号線１８に送出すると共に、入力
信号線１９からのシリアルデータ（ＳＩＤ）をパラレル
データに変換する。このパラシリ・シリパラ変換器７で
変換したパラレルデータを、レジスタ群９で、各チャネ
ル（０〜９）対応に登録し、マルチプレクサ１０によ
り、フラグ（０〜９）に対応して選択し、リードバス１
７に送出する。
時、シーケンサ４はスタート信号（ＳＴＡＲＴ）をタイ
ミング制御部８に送出してタイミング制御部８を起動さ
せる。起動したタイミング制御部８は、８ビットシリア
ル転送のタイミング信号を、パラシリ・シリパラ変換器
７に送出する。このタイミング信号に基づき、パラシリ
・シリパラ変換器７は、マルチプレクサ６でフラグに対
応して選択したパラレルデータをシリアルデータ（ＳＯ
Ｄ）に変換し、出力信号線１８に送出すると共に、入力
信号線１９からのシリアルデータ（ＳＩＤ）をパラレル
データに変換する。このパラシリ・シリパラ変換器７で
変換したパラレルデータを、レジスタ群９で、各チャネ
ル（０〜９）対応に登録し、マルチプレクサ１０によ
り、フラグ（０〜９）に対応して選択し、リードバス１
７に送出する。
【００１２】また、Ｐ／Ｓ変換器３の出力がインアクテ
ィブの時は、アクティブになるまで、Ｐ／Ｓ変換器３の
出力を順次にシフトする。また、タイミング制御部８で
は、シフトクロック（ＳＣＫ）１６およびラッチパルス
（ＬＡＴＣＨ）１５を発生すると共に、ＣＬＲ信号を１
０ビットフラグレジスタ２に送出し、１０ビットフラグ
レジスタ２は、転送を終了したチャネルに対応するフラ
グをインアクティブにする。
ィブの時は、アクティブになるまで、Ｐ／Ｓ変換器３の
出力を順次にシフトする。また、タイミング制御部８で
は、シフトクロック（ＳＣＫ）１６およびラッチパルス
（ＬＡＴＣＨ）１５を発生すると共に、ＣＬＲ信号を１
０ビットフラグレジスタ２に送出し、１０ビットフラグ
レジスタ２は、転送を終了したチャネルに対応するフラ
グをインアクティブにする。
【００１３】全ての要求に対する転送を終了すると、待
機状態に戻り、その時点で要求があるとき、すなわち、
１０ビットフラグレジスタ２においてチャネル０〜９の
いずれかのフラグがアクティブになったときは、再びシ
ーケンサ４からタイミング制御が発生して、Ｐ／Ｓ変換
器３が起動し、１０ビットフラグレジスタ２のフラグを
Ｐ／Ｓ変換器３に取り込む。尚、図１におけるＣＰＵ１
０１がデータをリードする際は、最初に、１０ビットフ
ラグレジスタ２のフラグをリードして、該当するフラグ
がインアクティブになっていることを確認した後にマル
チプレクサ１０を起動し、リードバス１７を介してデー
タのリードを行なう。
機状態に戻り、その時点で要求があるとき、すなわち、
１０ビットフラグレジスタ２においてチャネル０〜９の
いずれかのフラグがアクティブになったときは、再びシ
ーケンサ４からタイミング制御が発生して、Ｐ／Ｓ変換
器３が起動し、１０ビットフラグレジスタ２のフラグを
Ｐ／Ｓ変換器３に取り込む。尚、図１におけるＣＰＵ１
０１がデータをリードする際は、最初に、１０ビットフ
ラグレジスタ２のフラグをリードして、該当するフラグ
がインアクティブになっていることを確認した後にマル
チプレクサ１０を起動し、リードバス１７を介してデー
タのリードを行なう。
【００１４】このように、本実施例では、ＣＰＵの非同
期なアクセス（チャネル１〜９）、または、周期的な転
送要求信号（チャネル０）に対して、優先順に従って転
送を行なうので、ＣＰＵは、転送を要求するシリアルデ
ータチャネル以外の転送中／待機中に係らず、非同期な
アクセスが可能となる。また、転送要求を立てたとき、
シリアルデータ転送装置が動作中のときには、次回の要
求サンプリング時に、転送要求が取り込まれ、優先順に
従って転送を行ない、待機中には、直ちに転送を行な
う。この結果、非同期に発生する各チャネルでのシリア
ルデータを、同一チャネルで連続して転送することを回
避できる。
期なアクセス（チャネル１〜９）、または、周期的な転
送要求信号（チャネル０）に対して、優先順に従って転
送を行なうので、ＣＰＵは、転送を要求するシリアルデ
ータチャネル以外の転送中／待機中に係らず、非同期な
アクセスが可能となる。また、転送要求を立てたとき、
シリアルデータ転送装置が動作中のときには、次回の要
求サンプリング時に、転送要求が取り込まれ、優先順に
従って転送を行ない、待機中には、直ちに転送を行な
う。この結果、非同期に発生する各チャネルでのシリア
ルデータを、同一チャネルで連続して転送することを回
避できる。
【００１５】また、シーケンサ４では、シフト回数に応
じた外部セレクト信号２０（ＳＥＬ０〜３）を発生す
る。このように、複数のシリアル転送先に対して、１シ
リアル転送先分の端子と、総転送先数に見合ったセレク
ト信号を出力し、転送先によってセレクト信号を変化さ
せ、セレクト信号を基に、外部で、それぞれの転送先を
選択可能または分配可能な構成としている。このことに
より、シリアル転送装置の入出力ピンを、１チャネル分
のみとすることが可能となり、外部へのピン数が減り、
コネクタやＬＳＩ等のピンを減らすことができる。
じた外部セレクト信号２０（ＳＥＬ０〜３）を発生す
る。このように、複数のシリアル転送先に対して、１シ
リアル転送先分の端子と、総転送先数に見合ったセレク
ト信号を出力し、転送先によってセレクト信号を変化さ
せ、セレクト信号を基に、外部で、それぞれの転送先を
選択可能または分配可能な構成としている。このことに
より、シリアル転送装置の入出力ピンを、１チャネル分
のみとすることが可能となり、外部へのピン数が減り、
コネクタやＬＳＩ等のピンを減らすことができる。
【００１６】図３は、図１におけるシリアルデータ転送
装置の本発明に係る動作例を示すタイミングチャートで
ある。本図３では、周期的な転送要求信号によるチャネ
ル０の受信動作と、チャネル０転送中に、チャネル９、
６、７の順で要求が発生したときの、転送処理タイミン
グ例を示している。ここでは、先ずチャネル０を転送
し、次に、このチャネル０の転送中に発生した転送要求
（チャネル９、６、７）をサンプリングし、優先順（チ
ャネル６＞チャネル７＞チャネル９）に従って、順次転
送を行なっている。
装置の本発明に係る動作例を示すタイミングチャートで
ある。本図３では、周期的な転送要求信号によるチャネ
ル０の受信動作と、チャネル０転送中に、チャネル９、
６、７の順で要求が発生したときの、転送処理タイミン
グ例を示している。ここでは、先ずチャネル０を転送
し、次に、このチャネル０の転送中に発生した転送要求
（チャネル９、６、７）をサンプリングし、優先順（チ
ャネル６＞チャネル７＞チャネル９）に従って、順次転
送を行なっている。
【００１７】以上、図１〜図３を用いて説明したよう
に、ホストにＣＰＵを持ち、このＣＰＵの制御下で動作
を行なう本実施例のシリアルデータ転送装置では、ＣＰ
Ｕからの非同期なアクセスを１転送要求とみなし、複数
の転送要求の競合制御を行なう転送要求競合回路２１を
設け、転送要求のある要求源に対してのみ、優先順位に
従って連続したシリアルデータ転送を行なうと共に、転
送終了した転送要求をクリアし、さらに、全ての要求源
に対してサービスを終了した時点で、次の転送要求があ
るときには、転送要求を再サンプリングし、上述した動
作を、転送要求が無くなるまで行なう。このことによ
り、ＣＰＵは、転送を要求するシリアルデータチャネル
以外の転送中／待機中に係らず、非同期なアクセスが可
能となる。また、転送要求を立てたとき、シリアルデー
タ転送動作中のときには、次回の要求サンプリング時
に、この転送要求を取り込み優先順に従って転送を行な
い、また、待機中には直ちに転送を行なうので、要求か
ら転送終了までの時間が最低限となる。
に、ホストにＣＰＵを持ち、このＣＰＵの制御下で動作
を行なう本実施例のシリアルデータ転送装置では、ＣＰ
Ｕからの非同期なアクセスを１転送要求とみなし、複数
の転送要求の競合制御を行なう転送要求競合回路２１を
設け、転送要求のある要求源に対してのみ、優先順位に
従って連続したシリアルデータ転送を行なうと共に、転
送終了した転送要求をクリアし、さらに、全ての要求源
に対してサービスを終了した時点で、次の転送要求があ
るときには、転送要求を再サンプリングし、上述した動
作を、転送要求が無くなるまで行なう。このことによ
り、ＣＰＵは、転送を要求するシリアルデータチャネル
以外の転送中／待機中に係らず、非同期なアクセスが可
能となる。また、転送要求を立てたとき、シリアルデー
タ転送動作中のときには、次回の要求サンプリング時
に、この転送要求を取り込み優先順に従って転送を行な
い、また、待機中には直ちに転送を行なうので、要求か
ら転送終了までの時間が最低限となる。
【００１８】また、周期的な信号で自ら転送要求を立て
（チャネル０）るので、例えば、センサ情報など周期的
に取り込むデータを、ＣＰＵから起動すること無く自動
的にデータを取り込むことができるので、シリアルポー
トでありながら、パラレルポートと同様に使用すること
ができる。また、この周期的に取り込むデータのチャネ
ルと、送信／受信するチャネルを共用しているので、こ
れらのことを、１つのシリアルチャネルで得ることがで
きる。また、複数のシリアルデータ転送先に対して、総
転送先数に見合ったセレクト信号を出力し、各チャネル
の選択または分配を外部で可能な構成としているので、
シリアルデータ転送装置の入出力ピンを１チャネル分の
みとすることが可能となり、外部へのピン数が減り、コ
ネクタやＬＳＩ等のピンを減らすことができる。
（チャネル０）るので、例えば、センサ情報など周期的
に取り込むデータを、ＣＰＵから起動すること無く自動
的にデータを取り込むことができるので、シリアルポー
トでありながら、パラレルポートと同様に使用すること
ができる。また、この周期的に取り込むデータのチャネ
ルと、送信／受信するチャネルを共用しているので、こ
れらのことを、１つのシリアルチャネルで得ることがで
きる。また、複数のシリアルデータ転送先に対して、総
転送先数に見合ったセレクト信号を出力し、各チャネル
の選択または分配を外部で可能な構成としているので、
シリアルデータ転送装置の入出力ピンを１チャネル分の
みとすることが可能となり、外部へのピン数が減り、コ
ネクタやＬＳＩ等のピンを減らすことができる。
【００１９】尚、本発明は、図１〜図３を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、優先順
位を可変とすることも可能であり、この場合、システム
毎に最適な優先順位を設定することが可能となり、汎用
的なシリアルデータ転送装置を得ることができる。
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、優先順
位を可変とすることも可能であり、この場合、システム
毎に最適な優先順位を設定することが可能となり、汎用
的なシリアルデータ転送装置を得ることができる。
【００２０】
【発明の効果】本発明によれば、簡素な回路構成や動作
制御手順で、非同期的に発生するシリアルデータの転送
を高速に行なうことができると共に、周期的に取り込む
データをＣＰＵから起動すること無く自動的にデータを
取り込むことによりソフトウェア制御の負担を軽減する
ことができ、また、各チャネルの選択または分配を外部
で行なうことによりシリアルデータ転送装置の入出力ピ
ンを少なくでき、効率の良いシリアルデータ転送が可能
となる。
制御手順で、非同期的に発生するシリアルデータの転送
を高速に行なうことができると共に、周期的に取り込む
データをＣＰＵから起動すること無く自動的にデータを
取り込むことによりソフトウェア制御の負担を軽減する
ことができ、また、各チャネルの選択または分配を外部
で行なうことによりシリアルデータ転送装置の入出力ピ
ンを少なくでき、効率の良いシリアルデータ転送が可能
となる。
【図１】本発明のシリアルデータ転送装置の本発明に係
る構成の一実施例を示すブロック図である。
る構成の一実施例を示すブロック図である。
【図２】本発明のシリアルデータ転送装置を設けたシス
テムの構成例を示すブロック図である。
テムの構成例を示すブロック図である。
【図３】図１におけるシリアルデータ転送装置の本発明
に係る動作例を示すタイミングチャートである。
に係る動作例を示すタイミングチャートである。
１：アドレスデコーダ、２：１０ビットフラグレジス
タ、３：Ｐ／Ｓ変換器、４：シーケンサ、５：レジスタ
群、６：マルチプレクサ、７：パラシリ・シリパラ変換
器、８：タイミング制御部、９：レジスタ群、１０：マ
ルチプレクサ、１１：アドレスバス、１２：クロック、
１３：周期的な転送要求信号、１４：ライトバス、１
５：ラッチパルス（ＬＡＴＣＨ）、１６：シフトクロッ
ク（ＳＣＫ）、１７：リードバス、１８：出力信号線、
１９：入力信号線、２０：外部セレクト信号、２１：転
送要求競合回路、１０１：ＣＰＵ、１０２：アドレスバ
ス、１０３：データバス、１０４：アドレスデコーダ、
１０５：シリアルデータ転送装置、１０６：リード信
号、１０７：ライト信号、１０８：セレクト信号
タ、３：Ｐ／Ｓ変換器、４：シーケンサ、５：レジスタ
群、６：マルチプレクサ、７：パラシリ・シリパラ変換
器、８：タイミング制御部、９：レジスタ群、１０：マ
ルチプレクサ、１１：アドレスバス、１２：クロック、
１３：周期的な転送要求信号、１４：ライトバス、１
５：ラッチパルス（ＬＡＴＣＨ）、１６：シフトクロッ
ク（ＳＣＫ）、１７：リードバス、１８：出力信号線、
１９：入力信号線、２０：外部セレクト信号、２１：転
送要求競合回路、１０１：ＣＰＵ、１０２：アドレスバ
ス、１０３：データバス、１０４：アドレスデコーダ、
１０５：シリアルデータ転送装置、１０６：リード信
号、１０７：ライト信号、１０８：セレクト信号
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/10 - 13/38
Claims (4)
- 【請求項１】 複数のシリアルデータをチャネル単位で
時分割して転送するシリアルデータ転送装置において、
任意の数の上記チャネルのシリアルデータ転送中に新た
に転送処理対象となった各チャネルを記憶し、上記任意
の数のチャネルのシリアルデータ転送完了後に、上記記
憶した各チャネルのシリアルデータの転送を、予め各チ
ャネル毎に設定された優先順序で許可する転送要求競合
手段を設け、該転送要求競合手段で許可された各チャネ
ルに対する上記優先順序での転送処理を終了した後に、
該転送処理中に転送処理対象として上記転送要求競合手
段で記憶された各チャネルに対する転送処理を行なうこ
とを特徴とするシリアルデータ転送装置。 - 【請求項２】 複数のシリアルデータをチャネル単位で
時分割して転送するシリアルデータ転送装置において、
所定の周期で発生する信号に予めチャネルを対応付けて
記憶し、該記憶したチャネルに予め設定された優先順位
で、上記所定の周期で発生するシリアルデータ転送要求
に対する転送を許可する転送要求競合手段を設け、上記
記憶された各チャネルに対する上記優先順序での転送処
理を終了した後に、該転送処理中に転送処理対象として
記憶された各チャネルに対する転送処理を行なうことを
特徴とするシリアルデータ転送装置。 - 【請求項３】 複数のシリアルデータをチャネル単位で
時分割して転送するシリアルデータ転送装置において、
所定の周期で発生する信号に予め対応付けた上記チャネ
ルを含み、任意の数のチャネルのシリアルデータ転送中
に新たに転送処理対象となった各チャネルを記憶し、上
記任意の数のチャネルのシリアルデータ転送完了後に、
上記記憶した各チャネルのシリアルデータの転送を、予
め各チャネル毎に設定された優先順序で許可する転送要
求競合手段を設け、上記記憶された各チャネルに対する
上記優先順序での転送処理を終了した後に、該転送処理
中に転送処理対象として記憶された各チャネルに対する
転送処理を行なうことを特徴とするシリアルデータ転送
装置。 - 【請求項４】 請求項１から請求項３のいずれかに記載
のシリアルデータ転送装置において、上記転送要求競合
手段に、上記優先順に転送許可した各チャネルの識別情
報を外部端子に出力する手段を設け、外部に接続された
上記シリアルデータの転送先装置の判定に用いることを
特徴とするシリアルデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27213894A JP3496294B2 (ja) | 1994-11-07 | 1994-11-07 | シリアルデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27213894A JP3496294B2 (ja) | 1994-11-07 | 1994-11-07 | シリアルデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08137780A JPH08137780A (ja) | 1996-05-31 |
| JP3496294B2 true JP3496294B2 (ja) | 2004-02-09 |
Family
ID=17509622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27213894A Expired - Lifetime JP3496294B2 (ja) | 1994-11-07 | 1994-11-07 | シリアルデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496294B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10269171A (ja) * | 1997-03-24 | 1998-10-09 | Nippon Denki Ido Tsushin Kk | データ通信方式 |
| DE69923219T2 (de) * | 1998-11-26 | 2005-12-29 | Matsushita Electric Industrial Co., Ltd., Kadoma | Bildverarbeitungsgerät |
| WO2011129112A1 (ja) * | 2010-04-13 | 2011-10-20 | パナソニック株式会社 | サーボ制御装置、光ディスク装置及びデータ転送方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625158B2 (ja) * | 1988-06-29 | 1997-07-02 | 日本電気株式会社 | インタフエース回路 |
| JPH0285950A (ja) * | 1988-09-22 | 1990-03-27 | Nec Corp | バス間転送方式 |
| JPH03179850A (ja) * | 1989-12-07 | 1991-08-05 | Nec Corp | 共通バス送信権制御方式 |
| JPH04119445A (ja) * | 1990-09-11 | 1992-04-20 | Canon Inc | 計算機システム |
| JP3479847B2 (ja) * | 1993-09-21 | 2003-12-15 | 株式会社日立製作所 | 入力装置、出力装置、及び入出力装置 |
-
1994
- 1994-11-07 JP JP27213894A patent/JP3496294B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08137780A (ja) | 1996-05-31 |
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