JPH04119445A - 計算機システム - Google Patents

計算機システム

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JPH04119445A
JPH04119445A JP2239051A JP23905190A JPH04119445A JP H04119445 A JPH04119445 A JP H04119445A JP 2239051 A JP2239051 A JP 2239051A JP 23905190 A JP23905190 A JP 23905190A JP H04119445 A JPH04119445 A JP H04119445A
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JP
Japan
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bus
cpu
request
main memory
memory
Prior art date
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JP2239051A
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English (en)
Inventor
Kazumasa Hamaguchi
濱口　一正
Shigeki Shibayama
柴山　茂樹
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Canon Inc
Original Assignee
Canon Inc
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野コ 本発明は計算機システム、特に複数のユニット例えば複
数のＣＰＵ部及び／又は複数の主記憶バンクか共有バス
で接続される計算機システムに関するものである。
［従来の技術］ 計算機システムの共有バスは、従来よりコストパフォー
マンスの高いユニット間の情報転送手段として広く使わ
れている。はとんどの場合、バスの要素は電気的には一
本の導線であり、ある時刻の１点においては情報を送出
しようとするユニットがこれを占有し、１個以上の情報
を受けるユニツ１〜かこれを受信する。計算機システム
のユニット間の情報の伝送にばらつきがあるので、共有
バスのコストパフォーマンスの高さは、それをバスとい
う単一のハードウェアで共用することにある。しかし、
特に縮小命令セットタイプのＣＰＵ　（ＲＩ　ＳＣ）が
出現したことなどにより、バス特にＣＰＵと主記憶とを
結ぶメモリバスの帯域幅がＣＰＵの速度向上によるデー
タの供給能力に追いつかなくなってきている。
そこで、この問題の解消法としてＣＰＵと主記憶とをバ
スよりも複雑な構造を持つネットワークで結ぶ方法、Ｃ
ＰＵと主記憶とを複数のバスで接続し、主記憶を複数の
バンクに分割してアドレスでもってバスを使いわける方
法、バスのデータ幅を広げる方法などかとられている。
［発明が解決しようとしている課題］ しかしながら、上に述べた従来の技術には、それぞれに
以下に述べるような問題点があった。
ＣＰＵと主記憶とを複雑な構造を持つネットワークで接
続する方式では、コストの面でバスに比べて劣る。複数
の主記憶バンクをアドレスでもって分割しバンク毎に専
用のバスを割当てる方式では、固定的にアドレスでバス
を割り振るのでバス間での負荷の分散が図れず、あるバ
スは混雑している一方で他のバスの使用率が低いという
状況が起きるという欠点かある。バスのデータ幅を広げ
る方法では、やはり特定のメモリバンクに対してアクセ
スが集中するという問題点がある。
本発明は、かかる従来の問題点に鑑みてなされたもので
あり、その目的とするところは、複数のユニットか共有
バスに接続されたシステムで、コストパフォーマンスか
良くバスを高い使用率で用いることのできる計算機シス
テムを提供することにある。
［課題を解決するだめの手段］ この課題を解決するために、本発明の計算機システムは
、複数のユニットが共有バスに接続される計算機システ
ムであって、 複数の共有バスと、バスの使用中を表わす信号と少なく
とも次のバスの使用予定を表わす信号とに基づいて、前
記複数の共有バスの使用を制御するバス制御手段とを備
える。
ここで、前記複数のユニットは、複数のＣＰＵ及び／又
は複数のメモリバンクを含む。
又、本発明の計算機システムは、複数のＣＰＵ部と、各
ＣＰＵ部に付属するＣＰＵバスインクフェース手段と、
複数の主記憶バンクと、各主記憶バンクに付属する主記
憶バスインタフェース手段と、前記ＣＰＵバスインタフ
ェース手段と前記主記憶バスインタフェース手段とに共
通に接続される複数のバス手段とを備え、 前記ＣＰＵバスインタフェース手段は、前記ＣＰＵ部か
らのメモリアクセス要求を接続された前記バス手段に選
択的に送出する手段を有し、前記主記憶バスインタフェ
ース手段は、前記メモリアクセス要求を選択して直接接
続する前記主記憶バンクに施す手段と、アクセス結果を
メモリアクセス要求のあった前記ＣＰＵバスインタフェ
ースに対して前記バス手段に選択的に送出する手段とを
有する。
［作用］ 以上の構成によれば、複数のバスを主記憶のアドレスに
固定的に割り降るのでなく、アクセスリクエスト時及び
アクセスレスポンス時のそれぞれで、独立に適当なバス
を選択することが可能なので、バス間の負荷の分散か良
好に行なわれる。
また、ｒ）クエストを出してからレスポンスを受６プる
まてバスを解放できることによりバスの可用性を高める
ことか可能である。
「実施例」 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は本実施例の計算機システムの構成の一例を示す
ブロック図である。本計算機システムは、ｎ個のｃｐｕ
ユニット１１１　１１２・・・］、　］、　ｎ　）　、
ｍ個の主記憶バンク１２１　１２２−・・１２ｍ）と、
２本のメモリバス１３１，１３２、各ＣＰＵユニットの
ＣＰＵ側バスインタフェース１４１．１４２・・・１４
ｎと、各主記憶バンク側のバスインタフェース１５１，
１５２・・・１５ｍと、アービタ１６１，１６２とから
構成されている。
第２Ａ図にバスインタフェースのバス選択部の詳細なブ
ロック図を示す。バスインタフェースの構成はＣＰＵ側
もメモリ側も基本的に共通であり、特にバス選択部は同
じ構成を有している。
バス１．３］、、１．３２ともに、制御線としてバス使
用要求（ＢＲＱ）、バス使用許可（ＢＡＫ）、バスビジ
ー（ＢＵＳＹ）　、将来のバスビジー（ＦＢＵＳＹ）が
対称的に存在する。データ線等は図示していない。
ＣＰＵ又は主記憶からバス使用要求か到着すると、リク
エスト・フリップフロップ３１かセットされる。バスセ
レクト回路３２は、その時点でのバス使用状態のＢＵＳ
Ｙと将来のバス使用状態のＦＢＵＳＹとを検知しており
、例えば第２Ｂ図のようなテーブルに基づいてバスを選
択し、リクエスト・フリップフロップ３１にセットされ
たＲＱ信号を、バス１シク工スト分配回路３３を切り替
えてＢＲＱ信号として送り出す。
尚、バスセレクト回路３２はルックアップテーブルで構
成すると簡単であるか、回路により構成された方が速度
は早い。バス選択の一例を示すと、現在使用中でなく又
将来も使用予約のないバスかあればこれを選択し、その
バスにバスリクエスト分配回路３３を切り替えて使用要
求を出す。そういう状態のバスがなげれば、将来の使用
予約のないバスに使用要求を出す。これにも該当するバ
スがないと現在使用中でないバスに使用要求を出す。こ
れにも該当するバスかない時は、バス１３１，１３２の
どちらか予め決めてあった側、もしくはランダムに使用
要求を出す。
また、バスに要求を出す上述のような優先度がバス１３
１，１３２で共に等しい時も、やはり予め決めてあった
側、もしくはランダムに使用要求を出す。
この要求に対するアクノレツジ（ＢＡＫ信号）か返され
るとその時点てＦ　Ｂ　Ｕ　Ｓ　、Ｙを表明し、ＢＵＳ
Ｙが取消されて自分がそのバスを使う際にＢＵＳＹを表
明するように制御すればよい。
尚、第２Ｂ図のテーブルは同し条件の場合にはバス１３
１を優先する一例であるが、更に先の予定を選択の条件
に入れてもよく、又ＣＰＵ側とメモリ側とで異ならせた
り、ＣＰＵ間１メモリ間で異ならせたりして、それぞれ
のシステムに最適な選択条件を考えればよい。
第３図には、やはりバスの一部のタグ線４１とその比較
ロジックとを示す。
バストランザクションを行っている時に、リクエストと
レスポンスとを分離するため、リクエスト送出時はこの
タグ線４１でタグレジスタ４２からＣＰＵの識別番号を
メモリに送出する。この識別番号はメモリ側のタグレジ
スタ４４に記憶され、各メモリ側バスインタフェースは
、リクエストに対するレスポンスを送出する際に、リク
エストと同じタグをタグレジスタ４５からバスに送出し
、行先のＣＰＵ側バスインタフェースにレスポンスの識
別を行わせる。ＣＰＵ側バスインタフェースでは、自分
の固有のタグ番号を保持するタグレジスタ４２とタグ線
４１との内容をコンパレータ４３により比較し、自分に
対するレスポンスであることの確認を図示しない通常の
バストランザクションロジックに通知する。
第４図は以上の構成要素により実現される第１図に示し
た計算機システムの動作の一例である。以下、この動作
のタイミングチャートを用いて説明を行なう。
まず、ＣＰＵＩ　１１がメモ１ノリードリクエスト１１
ＡをＣＰＵ側バスインタフェース１４１に出す。ＣＰＵ
側バスインタフェース１４１はその時のバスはバス１３
１．］、３２とも空いているので、バス１３１を選択し
てり−１・するアドレスをサイクルｌＩＢで主記憶バン
クに送る。尚、主記憶バンクは、アドレスのモジュロ値
によって分割されており、モジュロ値の異なるアドレス
のアクセスは異なるパンクで並行にアクセスが可能なよ
うに構成されており、アドレスにより例えばメモリ１２
２がアクセスされる。ＣＰＵ側バスインタフェース１４
１はリードするアドレスを送ると、バス１３１を解放す
る。
また、ＣＰＵ１１２がメモリリートリクエスト２１Ａを
ＣＰＵ側バスインタフェース１４２に出すと、バス１３
２はＣＰＵ１１ｎからのリクエストｎｌＡによって占有
されることがバス１３２のＦＢＵＳＹによって検知でき
、バス１３１はＦＢＵＳＹが立っていないので、ＣＰＵ
側バスインタフェース１４２ばＦＢＵＳＹか立っていな
いバス１３１をリートリフニスｌ−２］、　Ａを送出す
るバスとして確保し、サイクル２１Ｂでバス１３１にリ
ードリクエスト２１Ａを出す。
リードリクエスト１２Ａは例えばメモリ１２１に対して
送られる。
次にバス１３１では、リートリクエストＩ］、Ａに対す
るレスポンス１１ｃがメモリ１２２から戻される。レス
ポンスＩＩＣがＣＰＵ側バスインタフェース１４１に対
してバス１３１から戻されると、ＣＰＵｌ１．］のメモ
リリクエスト１１Ａが取消される。
ＣＰＵＩ　１１は、すぐに次のリードリクエスト１２Ａ
を出すが、ＣＰ　Ｕ　（１１１１バスインタフエース１
４１はバス１３１がＣＰＵ１１２からのリートリクエス
ト２１Ａに対するメモリ１２１からのレスポンス２１Ｃ
によって次に占有されることをバス１３１のＦＢＹＳＹ
から検知し、バス１３２はＦＢＹＳＹが立っていないの
でバス１３２にサイクル１２Ｂでリクエスト１２△を出
す。
リフニスｌ−１２Ａは例えばメモリ１２１ｎに対するリ
クエストである。
メモリ１２ｍは、リクエスト１２Ａに対する処理終了後
の２クロツク目からリクエストへのレスポンスを返そう
とするが、この時にはリクエストを受は取ったバス１３
２はＣＰＵ１１ｎのリクエストｎ２Ａによって占有され
ているので、その時に使用されてないバス１３１にレス
ポンス１２Ｃを返す。
このように、リクエストとレスポンスとを分離する機能
と、リクエスト時とレスポンス時とに先に利用可能なバ
スを選択して情報を転送することにより、高いバスの使
用率が得られ、ひいてはシステムの特性を向上させるこ
とが可能となる。
あるバス上でのバス使用要求の解決は、アービタ１６１
．１６２によって通常の技術として確立している手順で
行なえばよい。
なお、本発明のバスセレクトの優先度は、更に将来のバ
ス使用に関する情報を持つ信号線や、バスに対するキュ
ーがあるバスでは、そのキューの’Ｉ’ｉ！；報を用い
てこの実施例に示した以外の選択方法で設定することも
可能である。また、この実施例と同じ意味の信号線を用
いた場合でも、システムの性質によってバスの可用性を
高めるための別の優先順位を設定することも可能である
。
バスのリクエストとレスポンスを分離した時にはその対
応をとる方法としては、実施例に示した方法の他に、）
＼ストランザクジョンのＩＤを生成し、それを用いると
いった方法も可能である。
要するに、本発明はその技術思想を逸脱しない範囲で種
々変形して実施することが可能である。
［発明の効果］ 本発明により、複数のユニットが共有バスに接続された
システムで、コストパフォーマンスが曵くバスを高い使
用率で用いることのできる計算機システムを提供できる
。
すなわち、ＣＰＵ側バスインクフェース、メモリ側バス
インタフェース、両インタフェース内のバスセレクトロ
ジックの連携動作により、複数本あるバスを有効に利用
し、高いデータ転送確率を持つ計算機システムを構成で
きるという効果を得られる。また、複数本あるバスのセ
レクトの条件として、固定的にエラーとなったバス線を
選択対象から外すことによって、フォールト・トレラン
トな計算機システムを構成できるという効果も得られる
。
【図面の簡単な説明】
第１図は本実施例の計算機システムの構成を示すブロッ
ク図、 第２Ａ図はバスリクエスト／アクルツジ回路の例を示す
図、 第２Ｂ図はバスセレクト回路によるバス選択のテーブル
を示す図、 第３図はタグ比較回路の例を示す図、 第４図は本実施例の動作のタイミングの一例を示す図で
ある。 図中、１１１〜１１　ｎ・ＣＰＵ、１２１〜１２ｍ・・
・主記憶バンク、１３１，１３２・・・バス、１４１〜
１４ｎ・・・ＣＰＵ部バスインタフェース、１５１〜］
、　５　ｎ・・・主記憶部バスインタフェース、１６１
　１６２・・・バスアビータ、３１・・・リクエストフ
リップフロップ（ＦＦ）、３２・・・バスセレクト回路
、３３・・・バスリクエスト分配回路、４１・・・タグ
線、４２・・・ＣＰＵ側タグレジスタ、４３・・・タグ
比較器、４４・・・メモリ側タグレジスタである。

Claims (3)

    【特許請求の範囲】
  1. （１）複数のユニットが共有バスに接続される計算機シ
    ステムであつて、 複数の共有バスと、 バスの使用中を表わす信号と少なくとも次のバスの使用
    予定を表わす信号とに基づいて、前記複数の共有バスの
    使用を制御するバス制御手段とを備えることを特徴とす
    る計算機システム。
  2. （２）前記複数のユニットは、複数のＣＰＵ及び／又は
    複数のメモリバンクを含むことを特徴する請求項第１項
    記載の計算機システム。
  3. （３）複数のＣＰＵ部と、各ＣＰＵ部に付属するＣＰＵ
    バスインタフェース手段と、複数の主記憶バンクと、各
    主記憶バンクに付属する主記憶バスインタフェース手段
    と、前記ＣＰＵバスインタフェース手段と前記主記憶バ
    スインタフェース手段とに共通に接続される複数のバス
    手段とを備え、 前記ＣＰＵバスインタフェース手段は、前記ＣＰＵ部か
    らのメモリアクセス要求を接続された前記バス手段に選
    択的に送出する手段を有し、前記主記憶バスインタフェ
    ース手段は、前記メモリアクセス要求を選択して直接接
    続する前記主記憶バンクに施す手段と、アクセス結果を
    メモリアクセス要求のあつた前記ＣＰＵバスインタフェ
    ースに対して前記バス手段に選択的に送出する手段とを
    有することを特徴とする計算機システム。
JP2239051A 1990-09-11 1990-09-11 計算機システム Pending JPH04119445A (ja)

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