JPH0120807B2 - - Google Patents
Info
- Publication number
- JPH0120807B2 JPH0120807B2 JP54157685A JP15768579A JPH0120807B2 JP H0120807 B2 JPH0120807 B2 JP H0120807B2 JP 54157685 A JP54157685 A JP 54157685A JP 15768579 A JP15768579 A JP 15768579A JP H0120807 B2 JPH0120807 B2 JP H0120807B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- contents
- rom
- counter
- timing pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Description
【発明の詳細な説明】
本発明は複数のパルス信号の個々の発生時刻な
らびにパルス巾を任意に設定することのできるパ
ルス信号を発生するタイミング・パルス発生器に
関するものである。
らびにパルス巾を任意に設定することのできるパ
ルス信号を発生するタイミング・パルス発生器に
関するものである。
この種のタイミング・パルス発生器は種々の電
子機器の制御を司どる制御回路などに用いられる
重要な部分である。例えば、磁気バブル・メモリ
に用いられている記憶モジユールの各構成要素を
駆動するために必要な各種タイミング・パルス信
号の発生に利用される。
子機器の制御を司どる制御回路などに用いられる
重要な部分である。例えば、磁気バブル・メモリ
に用いられている記憶モジユールの各構成要素を
駆動するために必要な各種タイミング・パルス信
号の発生に利用される。
従来、異なる位相と幅を持つ複数のタイミン
グ・パルス信号の発生は、RC放電回路に依存し
た複数個の単安定マルチ・バイブレータによつて
行なわれていた。しかし単安定マルチ・バイブレ
ータを用いたタイミング・パルス発生器は電源電
圧や温度の変化によりパルス信号の位相や幅が変
化してしまうという欠点を有していた。
グ・パルス信号の発生は、RC放電回路に依存し
た複数個の単安定マルチ・バイブレータによつて
行なわれていた。しかし単安定マルチ・バイブレ
ータを用いたタイミング・パルス発生器は電源電
圧や温度の変化によりパルス信号の位相や幅が変
化してしまうという欠点を有していた。
この問題に対処する方法として、読取り専用メ
モリ（以下ROMと記す）の内容を一定周期のク
ロツク信号に同期して順次出力する方法が特開昭
51−142237号公報や特開昭52−149933号公報に述
べられている。
モリ（以下ROMと記す）の内容を一定周期のク
ロツク信号に同期して順次出力する方法が特開昭
51−142237号公報や特開昭52−149933号公報に述
べられている。
しかし、この方法は発生しようとするタイミン
グ・パルス信号のシーケンスに含まれるクロツク
信号の数に対応したワード数を有する大容量の
ROMを必要とし、コスト上昇を招く。特に、こ
のパルス発生器を他の電子回路とともにLSI化し
た場合、チツプ・サイズが増大し、歩留りが低下
し、コスト上昇と信頼性の低下をもたらす欠点を
有している。
グ・パルス信号のシーケンスに含まれるクロツク
信号の数に対応したワード数を有する大容量の
ROMを必要とし、コスト上昇を招く。特に、こ
のパルス発生器を他の電子回路とともにLSI化し
た場合、チツプ・サイズが増大し、歩留りが低下
し、コスト上昇と信頼性の低下をもたらす欠点を
有している。
本発明の目的は、上記従来の欠点を容易に解決
したタイミング・パルス発生器を提供することに
ある。
したタイミング・パルス発生器を提供することに
ある。
このために、本発明では例えば上記ROMを２
分割し、一方に複数のタイミング・パルス信号の
状態を、他方に各状態の継続期間（クロツク数）
を対応させて記憶させる。
分割し、一方に複数のタイミング・パルス信号の
状態を、他方に各状態の継続期間（クロツク数）
を対応させて記憶させる。
本発明によれば、スタート信号とキヤリー信号
とを入力とする論理和ゲートと、この論理和ゲー
トの出力信号により内容がクロツク信号に同期し
て設定され、設定された値から前記クロツク信号
の計数を開始し、内容が特定値に達した時期に前
記キヤリー信号を発生する第１計数手段と、前記
スタート信号により内容が前記クロツク信号に同
期して初期値に設定され、前記キヤリー信号を計
数する第２計数手段と、この第２計数手段の内容
をアドレス入力とし、読取り出力を前記第１計数
手段の内容設定入力に供給する第１記憶手段と、
この第１記憶手段とアドレスが共通で読み取り出
力が複数のタイミング・パルス信号を形成する第
２記憶手段とを有することを特徴とするタイミン
グパルス発生器が得られる。
とを入力とする論理和ゲートと、この論理和ゲー
トの出力信号により内容がクロツク信号に同期し
て設定され、設定された値から前記クロツク信号
の計数を開始し、内容が特定値に達した時期に前
記キヤリー信号を発生する第１計数手段と、前記
スタート信号により内容が前記クロツク信号に同
期して初期値に設定され、前記キヤリー信号を計
数する第２計数手段と、この第２計数手段の内容
をアドレス入力とし、読取り出力を前記第１計数
手段の内容設定入力に供給する第１記憶手段と、
この第１記憶手段とアドレスが共通で読み取り出
力が複数のタイミング・パルス信号を形成する第
２記憶手段とを有することを特徴とするタイミン
グパルス発生器が得られる。
以下、図面を用いて本発明を更に詳しく説明す
る。
る。
第１図は本発明によるタイミング・パルス発生
器の一実施例である。ここではクロツク信号１の
入力数を計数する第１カウンタ２と、この第１カ
ウンタ２の内容がオーバーフローしたことを示す
キヤリー信号３の発生数を計数し、スタート信号
４により初期値設定される第２カウンタ５と、こ
の第２のカウンタ５の内容７で指定されるアドレ
スの内容８を前記第１カウンタ２に供給する第１
記憶手段としての第1ROM９と、前記キヤリー
信号３とスタート信号４のOR論理を行ない、第
１カウンタ２へ第1ROM９の内容設定を行なう
ORゲート６と、第２カウンタ５の内容７で指定
されるアドレスの記憶内容１０を出力する第２記
憶手段としての第2ROM１１と、この第2ROM
１１の記憶内容１０を入力としてクロツク信号１
に同期してタイミング・パルス信号１２を出力す
る出力レジスタ１３とから成つている。
器の一実施例である。ここではクロツク信号１の
入力数を計数する第１カウンタ２と、この第１カ
ウンタ２の内容がオーバーフローしたことを示す
キヤリー信号３の発生数を計数し、スタート信号
４により初期値設定される第２カウンタ５と、こ
の第２のカウンタ５の内容７で指定されるアドレ
スの内容８を前記第１カウンタ２に供給する第１
記憶手段としての第1ROM９と、前記キヤリー
信号３とスタート信号４のOR論理を行ない、第
１カウンタ２へ第1ROM９の内容設定を行なう
ORゲート６と、第２カウンタ５の内容７で指定
されるアドレスの記憶内容１０を出力する第２記
憶手段としての第2ROM１１と、この第2ROM
１１の記憶内容１０を入力としてクロツク信号１
に同期してタイミング・パルス信号１２を出力す
る出力レジスタ１３とから成つている。
一般に第１、第２のROMの構成及び第１、第
２のカウンタ２，５と出力レジスタ１３のビツト
数は発生しようとするタイミング・パルス信号の
ビツト数とパルス幅やパルスパターンの変化の数
により定められるが、こゝでは一例として、第
1ROM９及び第2ROM１１の構成を第２図に示
すように16ワード・４ビツトとする。この時の第
１カウンタ２、第２カウンタ５及び出力レジスタ
１３はそれぞれ４ビツトとなる。すなわち、４ビ
ツトの信号がパルス巾16クロツクまでの範囲にお
いて、16種の変化をとる場合を想定している。
２のカウンタ２，５と出力レジスタ１３のビツト
数は発生しようとするタイミング・パルス信号の
ビツト数とパルス幅やパルスパターンの変化の数
により定められるが、こゝでは一例として、第
1ROM９及び第2ROM１１の構成を第２図に示
すように16ワード・４ビツトとする。この時の第
１カウンタ２、第２カウンタ５及び出力レジスタ
１３はそれぞれ４ビツトとなる。すなわち、４ビ
ツトの信号がパルス巾16クロツクまでの範囲にお
いて、16種の変化をとる場合を想定している。
第３図は第２図に示した第1ROM９の内容２
０９及び第2ROM１１の内容２１１を用いた場
合におけるタイミング・パルス発生器各部の信号
波形を示す。
０９及び第2ROM１１の内容２１１を用いた場
合におけるタイミング・パルス発生器各部の信号
波形を示す。
信号３０４はスタート信号、信号３０１はクロ
ツク信号、信号３０３は第１カウンタ２のキヤリ
ー信号を示しており、信号３３２は第１カウンタ
２の内容を16進のコード名で示し、信号３３７は
第２カウンタ５の内容を16進コード名で示してい
る。４つの信号３１２は出力レジスタ１３の出力
を示している。
ツク信号、信号３０３は第１カウンタ２のキヤリ
ー信号を示しており、信号３３２は第１カウンタ
２の内容を16進のコード名で示し、信号３３７は
第２カウンタ５の内容を16進コード名で示してい
る。４つの信号３１２は出力レジスタ１３の出力
を示している。
タイミング・パルス信号１２の高レベルは第
2ROMの内容の“１”に対応し、低レベルは
“０”に対応する。
2ROMの内容の“１”に対応し、低レベルは
“０”に対応する。
次に、第１，２及び３図を用いて本発明による
タイミング・パルス発生器の動作を説明する。
タイミング・パルス発生器の動作を説明する。
第３図において、まずスタート信号４が低レベ
ルになると、第２カウンタ５の内容は零に初期値
設定され、同時に第１カウンタ２には第1ROM
９の０ワード目の内容、すなわち16進数の
D′（1011）がセツトされる。（以後、16進数の表
現に対しては′で区別する）次にクロツク信号１
が入力されると出力レジスタ１３には第2ROM
１１の０ワード目の内容、すなわち0′がセツトさ
れ、一方、第１カウンタ２の内容は１だけ増加し
E′となる。引続きクロツク信号１が供給され、第
１カウンタ２の内容がF′に達した時期に第１カウ
ンタ２からキヤリー信号３が発生する。キヤリー
信号３の発生により、第２カウンタ５の内容７
は、その時のクロツク信号１の立下り時に１だけ
増加する。これは第1ROMのアドレスが０ワー
ド目から１ワード目に変ることに相当する。その
結果、キヤリー信号３の発生後のクロツク信号１
の立上り時に、第１カウンタ２には第1ROM９
の１ワード目の内容E′がセツトされ、さらにレジ
スタ１３には第2ROM１１の１ワード目の内容
が新たにセツトされる。
ルになると、第２カウンタ５の内容は零に初期値
設定され、同時に第１カウンタ２には第1ROM
９の０ワード目の内容、すなわち16進数の
D′（1011）がセツトされる。（以後、16進数の表
現に対しては′で区別する）次にクロツク信号１
が入力されると出力レジスタ１３には第2ROM
１１の０ワード目の内容、すなわち0′がセツトさ
れ、一方、第１カウンタ２の内容は１だけ増加し
E′となる。引続きクロツク信号１が供給され、第
１カウンタ２の内容がF′に達した時期に第１カウ
ンタ２からキヤリー信号３が発生する。キヤリー
信号３の発生により、第２カウンタ５の内容７
は、その時のクロツク信号１の立下り時に１だけ
増加する。これは第1ROMのアドレスが０ワー
ド目から１ワード目に変ることに相当する。その
結果、キヤリー信号３の発生後のクロツク信号１
の立上り時に、第１カウンタ２には第1ROM９
の１ワード目の内容E′がセツトされ、さらにレジ
スタ１３には第2ROM１１の１ワード目の内容
が新たにセツトされる。
以上の動作が繰返し行なわれることにより、出
力レジスタ１３はキヤリー信号３が発生するごと
に第2ROM１１の内容を順次出力し、第３図に
示されているような４ビツトのタイミング・パル
ス信号１２のシーケンスを発生する。第２カウン
タ５の内容７がF′に達した後は、最初の動作に戻
り、引続きタイミング・パルス信号１２のシーケ
ンスが繰返される。
力レジスタ１３はキヤリー信号３が発生するごと
に第2ROM１１の内容を順次出力し、第３図に
示されているような４ビツトのタイミング・パル
ス信号１２のシーケンスを発生する。第２カウン
タ５の内容７がF′に達した後は、最初の動作に戻
り、引続きタイミング・パルス信号１２のシーケ
ンスが繰返される。
このように第1ROM９の各アドレスにタイミ
ング・パルス信号の状態の継続期間をクロツク信
号の周期数として格納し、第2ROM１１にタイ
ミング・パルス信号の状態を論理値で記憶してお
くと所望のタイミング・パルス信号を発生でき
る。前に引用した特開昭51−142237号に述べられ
ているタイミング・パルス発生器ではタイミン
グ・パルス信号の状態をクロツク信号の１周期に
対してROMの１ビツトで表現しているため、大
容量のROMを必要としていた。しかし、通常の
タイミング・パルス信号の状態はたえず変化して
いるのではなく、第３図に示すようにある期間同
一状態を継続する区間を多く含んでいる。
ング・パルス信号の状態の継続期間をクロツク信
号の周期数として格納し、第2ROM１１にタイ
ミング・パルス信号の状態を論理値で記憶してお
くと所望のタイミング・パルス信号を発生でき
る。前に引用した特開昭51−142237号に述べられ
ているタイミング・パルス発生器ではタイミン
グ・パルス信号の状態をクロツク信号の１周期に
対してROMの１ビツトで表現しているため、大
容量のROMを必要としていた。しかし、通常の
タイミング・パルス信号の状態はたえず変化して
いるのではなく、第３図に示すようにある期間同
一状態を継続する区間を多く含んでいる。
本発明によるタイミング・パルス発生器によれ
ば、タイミング・パルス信号の状態パターンとそ
の継続期間を別々に第１、第2ROMに格納させ
ているので、状態パターンに変化が起るまで、
ROMをアクセスしないで済む。その結果、本発
明によれば上記の従来のタイミング・パルス発生
器に比べ、著しくROMの容量を節減することが
できる。
ば、タイミング・パルス信号の状態パターンとそ
の継続期間を別々に第１、第2ROMに格納させ
ているので、状態パターンに変化が起るまで、
ROMをアクセスしないで済む。その結果、本発
明によれば上記の従来のタイミング・パルス発生
器に比べ、著しくROMの容量を節減することが
できる。
以上、説明したように本発明によれば、従来の
タイミング・パルス発生器の欠陥を容易に解決す
ることができる。特に、磁気バブルメモリのコン
トローラとして本発明は大きな効果を発揮する。
その際に、LSI化を考えると、ROMの容量の節
減がそのままチツプ・サイズの小型化を可能にす
るので、歩留りと信頼性が向上し、結果として価
格が大幅に低減される。
タイミング・パルス発生器の欠陥を容易に解決す
ることができる。特に、磁気バブルメモリのコン
トローラとして本発明は大きな効果を発揮する。
その際に、LSI化を考えると、ROMの容量の節
減がそのままチツプ・サイズの小型化を可能にす
るので、歩留りと信頼性が向上し、結果として価
格が大幅に低減される。
なお、以上の説明で第１カウンタ２として通常
のアツプ・カウンタを用いたが、ダウン・カウン
タを用いることもできる。また、記憶手段として
ROMの代りに通常の書き替え可能メモリ
（RAM）を用いることも可能である。
のアツプ・カウンタを用いたが、ダウン・カウン
タを用いることもできる。また、記憶手段として
ROMの代りに通常の書き替え可能メモリ
（RAM）を用いることも可能である。
第１図は本発明の一実施例を示すブロツク図で
あり、第２図は第１図に示した第1ROM９及び
第2ROM１１の内容を示す一例であり、第３図
は本発明によるタイミング・パルス発生器の各部
信号波形の一例を示す波形図である。 ２……第１カウンタ、５……第２カウンタ、６
……ORゲート、９……第1ROM、１１……第
2ROM、１３……出力レジスタ、２０９……第
1ROMの内容、２１１……第2ROMの内容、３
０４……スタート信号、３０１……クロツク信
号、３３２……第１カウンタの内容、３０３……
第１カウンタのキヤリー信号、３３７……第２カ
ウンタの内容、３１２……タイミング・パルス信
号。
あり、第２図は第１図に示した第1ROM９及び
第2ROM１１の内容を示す一例であり、第３図
は本発明によるタイミング・パルス発生器の各部
信号波形の一例を示す波形図である。 ２……第１カウンタ、５……第２カウンタ、６
……ORゲート、９……第1ROM、１１……第
2ROM、１３……出力レジスタ、２０９……第
1ROMの内容、２１１……第2ROMの内容、３
０４……スタート信号、３０１……クロツク信
号、３３２……第１カウンタの内容、３０３……
第１カウンタのキヤリー信号、３３７……第２カ
ウンタの内容、３１２……タイミング・パルス信
号。
Claims (1)
- １ スタート信号とキヤリー信号とを入力とする
論理和ゲートと、この論理和ゲートの出力信号に
より内容がクロツク信号に同期して設定され、設
定された値から前記クロツク信号の計数を開始
し、内容が特定値に達した時期に前記キヤリー信
号を発生する第１計数手段と、前記スタート信号
により内容が前記クロツク信号に同期して初期値
に設定され、前記キヤリー信号を計数する第２計
数手段と、この第２計数手段の内容をアドレス入
力とし、読取り出力を前記第１計数手段の内容設
定入力に供給する第１記憶手段と、この第１記憶
手段とアドレスが共通で読取り出力が複数のタイ
ミング・パルス信号を形成する第２記憶手段とを
有することを特徴とするタイミング・パルス発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15768579A JPS5680922A (en) | 1979-12-05 | 1979-12-05 | Timing pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15768579A JPS5680922A (en) | 1979-12-05 | 1979-12-05 | Timing pulse generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5680922A JPS5680922A (en) | 1981-07-02 |
| JPH0120807B2 true JPH0120807B2 (ja) | 1989-04-18 |
Family
ID=15655141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15768579A Granted JPS5680922A (en) | 1979-12-05 | 1979-12-05 | Timing pulse generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5680922A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074818A (ja) * | 1983-09-30 | 1985-04-27 | Yokogawa Hokushin Electric Corp | パルス計数装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
| JPS53145458A (en) * | 1977-05-24 | 1978-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Digital signal generator circuit |
-
1979
- 1979-12-05 JP JP15768579A patent/JPS5680922A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
| JPS53145458A (en) * | 1977-05-24 | 1978-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Digital signal generator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5680922A (en) | 1981-07-02 |
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