JPWO2018158650A1 - 半導体装置、および半導体装置の駆動方法 - Google Patents

半導体装置、および半導体装置の駆動方法 Download PDF

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Abstract

安定した負電位を高精度に生成するとともに、低消費電力化が図られた半導体装置を提供すること。電圧変換回路と、コンパレータと、論理回路と、トランジスタと、容量素子と、を有する。電圧変換回路は、論理回路が出力するクロック信号に応じて、入力される第１の信号の電圧を変換した信号を第２の信号として出力する機能を有する。コンパレータは、パワーゲーティング信号に応じて電源電圧の供給または停止が制御される機能を有する。トランジスタは、当該トランジスタを非導通状態とする期間において容量素子にコンパレータの出力電圧を保持する機能を有する。論理回路は、コンパレータへの電源電圧が停止する期間において、容量素子に保持された電圧を基にクロック信号の供給または停止を切り替える機能を有する構成とする。

Description

本発明の一態様は、半導体装置、および半導体装置の駆動方法に関する。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。特許文献１には第１ゲート電極と第２ゲート電極を有するＯＳトランジスタにおいて第２ゲート電極に負電圧を印加する構成について開示している。特許文献１では、ＯＳトランジスタのしきい値電圧をプラス側にシフトさせて、ＯＳトランジスタをオフにした際のリーク電流（オフ電流）を小さくしている。
第２ゲート電極に与える負電圧は、チャージポンプ回路によって生成される。特許文献２および特許文献３には、負電圧を高精度に生成するためのチャージポンプ回路の技術が開示されている。特許文献２および特許文献３では、チャージポンプ回路から出力される負電圧を正電圧に変換し、この正電圧と正の基準電圧との差異をコンパレータ回路によって検出し、検出結果をフィードバックすることでチャージポンプ回路の動作を制御している。
米国特許出願公開第２０１２／００５１１１８号公報 特開平７−２３１６４７号公報 特開平１１−１５０２３０号公報
精度の高い負電圧の生成によってＯＳトランジスタの特性を安定化させることができる。しかしながら、コンパレータ回路を常時動作させる場合、コンパレータ回路における消費電流が大きいため、消費電力が大きくなってしまうといった問題がある。
消費電力を低減するためには、コンパレータ回路のパワーゲーティングが有効である。しかしながら、パワーゲーティングの前後、つまり電源供給の停止と再開の前後でコンパレータ回路の出力が不安定になり、ＯＳトランジスタを有する回路の動作が不安定になる虞がある。
本発明の一態様は、消費電力の低減することができる、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、パワーゲーティングの前後におけるコンパレータの出力を安定したものとすることができる、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、パワーゲーティングの前後におけるコンパレータの出力の安定化と、低消費電力化との両立を図ることができる、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
本発明の一態様は、電圧変換回路と、コンパレータと、論理回路と、トランジスタと、容量素子と、を有し、電圧変換回路は、論理回路が出力するクロック信号に応じて、入力される第１の信号の電圧を変換した信号を第２の信号として出力する機能を有し、コンパレータは、パワーゲーティング信号に応じて電源電圧の供給または停止が制御される機能を有し、トランジスタは、トランジスタを非導通状態とする期間において容量素子にコンパレータの出力電圧を保持する機能を有し、論理回路は、コンパレータへの電源電圧が停止する期間において、容量素子に保持された電圧を基にクロック信号の供給または停止を切り替える機能を有する半導体装置である。
本発明の一態様において、トランジスタは、チャネル形成領域が酸化物半導体を有する半導体装置が好ましい。
本発明の一態様において、コンパレータは、トランジスタを導通状態とする期間において、電源電圧の供給が行われる半導体装置が好ましい。
または本発明の一態様は、上記半導体装置の駆動方法であって、トランジスタの非導通状態から導通状態への切り替えは、コンパレータの電源電圧の停止状態から供給状態への切り替えよりも前に行う半導体装置の駆動方法である。
本発明の一態様は、消費電力を低減することができる、新規な半導体装置を提供することができる。または、本発明の一態様は、パワーゲーティングの前後におけるコンパレータの出力を安定したものとすることができる、新規な記憶装置を提供することができる。または、本発明の一態様は、パワーゲーティングの前後におけるコンパレータの出力の安定化と、低消費電力化との両立を図ることができる、新規な記憶装置を提供することができる。または、本発明の一態様は、新規な半導体装置を提供することができる。
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示すブロック図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 メモリセルの構成を説明する図。 メモリセルの構成を説明する図。 比較回路の構成例を示す回路図、およびトランジスタのドレイン電流−ゲート電圧特性を模式的に示す図。 比較回路の構成例を示す回路図。 比較回路の構成例を示す回路図。 電子部品の作製方法例を示すフローチャート、半導体ウエハの上面図とその拡大図、チップの構成例を示す模式図、および電子部品の構成例を示す斜視模式図。 電子機器の構成例を示す図。 電子機器の構成例を示す図。
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
また、本明細書等において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層にシリコンを用いたトランジスタを「Ｓｉトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
（実施の形態１）
本実施の形態は、本発明の一態様の半導体装置について説明する。
＜半導体装置の一例＞
図１（Ａ）に示す半導体装置１０は、電圧変換回路５０、コンパレータ５１、論理回路５２、入力端子である端子ＩＮ、出力端子である端子ＢＧ、入力端子である端子ＣＬＡ、トランジスタＦＥ３、容量素子ＣＡ３、端子ＳＥＮ、端子ＶＣＯＭＰを有する。電圧変換回路５０は、トランジスタＦＥ１、容量素子ＣＡ１、トランジスタＦＥ２、および容量素子ＣＡ２を有する。
半導体装置１０は、コンパレータ５１を用いて端子ＢＧ側から出力される電位の変動を測定し、変動が生じた際に端子ＩＮ側より電位を供給する。論理回路５２は、容量素子ＣＡ１の一方の電極にクロック信号を与えて容量素子ＣＡ１の他方の電極の電位を変化させることで、端子ＢＧの電位を調整する。
コンパレータ５１は、入力端子である端子ＣＩおよび端子ＲＥＦと、出力端子である端子ＣＯと、を有する。端子ＲＥＦには参照電位（Ｖｒｅｆ）が入力される。端子ＣＩは例えば非反転入力端子であり、端子ＲＥＦは例えば反転入力端子である。
コンパレータ５１は、端子ＣＩに与えられる電位（以下、Ｖｂｇ）とＶｒｅｆとの比較結果に応じた電位（コンパレータの出力電圧）を端子ＣＯより出力する。端子ＣＯは例えば、ＶｂｇがＶｒｅｆより大きい場合には高電位（以下、ＶＣＨ）を出力し、ＶｂｇがＶｒｅｆ以下である場合には低電位を出力する。後述する図５に示すタイミングチャートの例では、端子ＣＯより出力される低電位として接地電位（以下ＧＮＤ）を用いる。またコンパレータ５１は、電源電圧の供給または停止を制御する端子ＶＣＯＭＰに接続される。端子ＶＣＯＭＰは、電位を切り替えることで、コンパレータ５１への電源電圧の供給または停止を制御する。端子ＶＣＯＭＰに与える信号は、パワーゲーティング信号ともいう。
トランジスタＦＥ３は、ゲートに接続された端子ＳＥＮより与えられる信号によって導通状態または非導通状態が制御される。トランジスタＦＥ３のソースまたはドレインの一方が端子ＣＯに接続される。トランジスタＦＥ３のソースまたはドレインの他方が容量素子ＣＡ３および論理回路５２に接続される。トランジスタＦＥ３が導通状態となることで端子ＣＯの電位が容量素子ＣＡ３および論理回路５２に与えられる。トランジスタＦＥ３が非導通状態となることで容量素子ＣＡ３に蓄積された電荷が保持される。
トランジスタＦＥ３はｎチャネル型ＯＳトランジスタであることが好ましく、カットオフ電流（例えばフロントゲートとソースが同電位における電流）が小さいことが好ましい。よって、トランジスタＦＥ３のしきい値は、カットオフ電流が充分小さく抑えられる程度に大きいことが好ましい。例えばしきい値は、０．５Ｖ以上６Ｖ以下、あるいは１Ｖ以上４Ｖ以下である。
論理回路５２には端子ＣＬＡの電位と容量素子ＣＡ３に蓄積された電荷に応じた電位とが与えられる。論理回路５２は出力端子であるＬＫ１を有する。論理回路５２は、容量素子ＣＡ３に蓄積された電荷に応じた電位が高電位である場合に、端子ＣＬＡの電位を端子ＬＫ１より出力する。
容量素子ＣＡ３の容量は、容量素子ＣＡ１の容量よりも大きいことが好ましい。例えば容量素子ＣＡ３の容量は、容量素子ＣＡ１の容量の３倍、あるいは５倍、あるいは１０倍である。当該構成とすることで容量素子ＣＡ３に保持される電荷に応じた電位の変動を小さくすることができる。
また、図１（Ｂ）に示すようにトランジスタＦＥ１およびトランジスタＦＥ２は第２のゲート（以下、バックゲートと呼ぶ）を有してもよい。トランジスタＦＥ１のバックゲートはトランジスタＦＥ１のソースおよびドレインの一方と接続することが好ましい。トランジスタＦＥ２のバックゲートはトランジスタＦＥ２のソースおよびドレインの一方と接続することが好ましい。ここで、第１のゲートをフロントゲートと呼ぶ場合がある。
また各トランジスタにおいて、バックゲートをフロントゲートと導通させ、同電位を与えてもよい。あるいは、バックゲートに与える電位は、フロントゲートに与える電位と異なってもよい。バックゲートに電位を与えることによりトランジスタのしきい値をシフトさせることができる。例えばｎチャネル型トランジスタのバックゲートに負の定電位を与えると、トランジスタのしきい値がプラスシフトする場合がある。また、バックゲートに電位を与えることにより電流駆動能力が向上する場合がある。また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、平面視において、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
トランジスタＦＥ２のソースおよびドレインの一方は、容量素子ＣＡ２の第１の電極、端子ＣＩ、および端子ＢＧと電気的に接続される。容量素子ＣＡ２の第２の電極には例えばＧＮＤが与えられる。
トランジスタＦＥ２の第１のゲートはトランジスタＦＥ２のソースおよびドレインの一方と接続される。
ここで、トランジスタＦＥ２のソースおよびドレインの他方を、ノードＮＤと呼ぶ。トランジスタＦＥ１の第１のゲートおよび容量素子ＣＡ１の第１の電極は、ノードＮＤと電気的に接続される。
トランジスタＦＥ１のソースおよびドレインの他方と、コンパレータの入力端子ＲＥＦと、は端子ＩＮと電気的に接続される。よって、図１（Ａ）および図１（Ｂ）において、Ｖｒｅｆは、端子ＩＮに与えられる電位（以下、Ｖｂｇ＿ｉｎ）と共通である。容量素子ＣＡ１の第２の電極は、論理回路５２の端子ＬＫ１と電気的に接続される。トランジスタＦＥ１は、ダイオードとして機能する。ここで、図１（Ａ）、（Ｂ）に示す半導体装置１０においてはトランジスタＦＥ１をダイオード接続させて用いたが、ダイオードとして機能する他の半導体素子に置き換えても構わない。
容量素子ＣＡ２の容量は、容量素子ＣＡ１の容量よりも大きいことが好ましい。例えば容量素子ＣＡ２の容量は、容量素子ＣＡ１の容量の３倍、あるいは５倍、あるいは１０倍である。また、容量素子ＣＡ１として例えば、トランジスタＦＥ１が有する寄生容量、あるいはトランジスタＦＥ１と配線との寄生容量、など用いても構わない。
トランジスタＦＥ２としてＯＳトランジスタを用いることにより、電荷の保持に優れる半導体装置を実現することができる。図１（Ａ）および（Ｂ）に示す半導体装置１０は、トランジスタＦＥ２のオフ電流が極めて小さいため、電位を安定に供給することができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、半導体装置１０の出力電圧の絶対値を大きくすることができる。
また、ソースとドレイン間の絶縁耐圧が高いため、信頼性の良好なトランジスタを提供できる。よって、信頼性の良好な半導体装置などを提供できる。
また、半導体装置１０がトランジスタＦＥ１を有することにより、端子ＩＮに与えられる電位を変化させることができる。すなわち、半導体装置１０の中で、電位の調整を行うことができる。電位の調整は、論理回路５２の端子ＬＫ１からの信号により制御される。半導体装置１０の中に電位を調整する機能を有することにより、回路設計の自由度が向上する。
図１（Ｂ）に示す半導体装置１０は、図６（Ａ）に示す半導体装置１０と比較して、端子数を削減できる。また、配線を減らせる。また、電圧の生成を行う回路が端子ごとに必要な場合には、端子数の削減に伴い、該回路の数を減らせる。
図６（Ａ）に示す半導体装置１０は、図１（Ｂ）と比較して、コンパレータ５１の端子ＲＥＦが端子ＩＮと電気的に接続されていない点が異なる。図１（Ｂ）に示す半導体装置１０は、図６（Ａ）に示す半導体装置１０と比較して、面積をより小さくできる。なお、図６（Ａ）に示す半導体装置１０においては、端子ＲＥＦと端子ＩＮとに異なる電位を与えることができる。
図６（Ｂ）に示す半導体装置１０は、トランジスタＦＥ１および容量素子ＣＡ１を有さない例を示す。図６（Ｂ）において端子ＩＮと端子ＲＥＦを電気的に接続させる場合には、ＶｂｇはトランジスタＦＥ２のしきい値分だけ上昇する。図１（Ｂ）や図６（Ａ）のようにトランジスタＦＥ１および容量素子ＣＡ１を有することにより、出力されるＶｂｇの調整（ここでは降圧）が可能となる。
ここで、トランジスタＦＥ１およびＦＥ２はｎチャネル型ＯＳトランジスタであることが好ましく、カットオフ電流（例えばフロントゲートとソースが同電位における電流）が小さいことが好ましい。よって、トランジスタＦＥ１およびＦＥ２のしきい値は、カットオフ電流が充分小さく抑えられる程度に大きいことが好ましい。例えばしきい値は、０．５Ｖ以上６Ｖ以下、あるいは１Ｖ以上４Ｖ以下である。
図１等において、半導体装置１０として負電圧を保持する回路の例を示すが、トランジスタのダイオード接続の向きを変えることにより、半導体装置１０を正電圧保持回路とすることができる。図７に示すように、トランジスタＦＥ１のゲートを、ノードＮＤではなく、端子ＩＮに接続することにより、容量素子ＣＡ１およびトランジスタＦＥ１を用いて正電圧を生成することができる。よって、半導体装置１０は正電圧を保持する回路とすることができる。
図２にはコンパレータ５１に接続される端子ＶＣＯＭＰ、およびトランジスタＦＥ３に接続される端子ＳＥＮに与えられる信号を説明するためのタイミングチャートを図示する。コンパレータ５１への電源電圧の供給は、端子ＶＣＯＭＰの電位を高電位に切り替えることで行われる。またコンパレータ５１への電源電圧の停止は、端子ＶＣＯＭＰの電位を低電位に切り替えることで行われる。トランジスタＦＥ３を導通状態とする場合、端子ＳＥＮの電位は高電位に切り替えられる。またトランジスタＦＥ３を非導通状態とする場合、端子ＳＥＮの電位は低電位に切り替えられる。
図２において、時刻ｔ１１からｔ２１まではコンパレータ５１への電源電圧の供給を行って一旦停止させた後、再度電源電圧の供給を行う期間Ｔｐｏｗを図示している。期間Ｔｐｏｗでの端子ＶＣＯＭＰの電位を低電位とする期間は、コンパレータ５１への電源電圧が停止する期間に相当する。論理回路５２は、当該期間で容量素子ＣＡ３に蓄積された電荷に応じた電圧を基にクロック信号ＣＬＫの端子ＬＫ１への供給または停止を切り替える。
図２において時刻ｔ１１では端子ＶＣＯＭＰの電位を高電位とし、コンパレータ５１を動作させる。コンパレータ５１を動作させることで、端子ＣＯでの電位を更新することができる。次いで図２において時刻ｔ１２では端子ＳＥＮの電位を高電位とし、トランジスタを導通状態とする。トランジスタを導通状態とすることで、端子ＣＯの電位に応じた電荷を容量素子ＣＡ３に蓄積させることができる。次いで図２において時刻ｔ１３では端子ＳＥＮの電位を低電位とし、トランジスタを非導通状態とする。トランジスタを非導通状態とすることで、端子ＣＯの電位に応じた電荷を容量素子ＣＡ３に保持し続けさせることができる。次いで図２において時刻ｔ１４では端子ＶＣＯＭＰの電位を低電位とし、コンパレータ５１の動作を停止させる。コンパレータ５１を停止させることで、端子ＣＯでの電位が更新されなくなるもののコンパレータ５１における消費電力を低くすることができる。コンパレータ５１を動作させて端子ＣＯの電位を確定させたのちに、端子ＳＥＮの電位を高電位として容量素子ＣＡ３に端子ＣＯの電位に応じた電荷を蓄積させることでパワーゲーティングの前後におけるコンパレータ５１の出力を安定したものとすることができる。
本発明の一態様の構成では、コンパレータ５１における消費電力を低くするとともに、端子ＣＯの電位に応じた電荷を容量素子ＣＡ３に保持し続けさせる構成とする。コンパレータ５１への電源電圧の供給を停止し、端子ＣＯの電位が更新されなくても容量素子ＣＡ３に蓄積された電荷に応じた電位として端子ＣＯでの電位を論理回路５２に与え続けることができる。トランジスタＦＥ３をＯＳトランジスタとすることでカットオフ電流を小さくできるため、容量素子ＣＡ３に蓄積された電荷を保持できる期間を長くすることができる。コンパレータ５１をパワーゲーティングした状態でも端子ＣＯの電位を論理回路５２に与え続けることができるため、パワーゲーティングの前後におけるコンパレータの出力の安定と、低消費電力化との両立を図ることができる。
図３（Ａ）に示す半導体装置１０は、トランジスタＦＥ１とトランジスタＦＥ２との間に、トランジスタＦＥ４を有する点が、図１（Ｂ）と異なる。また、図３（Ａ）に示す半導体装置１０は容量素子ＣＡ４を有する点が、図１（Ｂ）と異なる。
トランジスタＦＥ４のソースおよびドレインの一方はノードＮＤと電気的に接続され、他方はトランジスタＦＥ１のソースおよびドレインの一方と電気的に接続される。容量素子ＣＡ４の一方の電極はトランジスタＦＥ４のソースおよびドレインの一方に電気的に接続される。容量素子ＣＡ１の他方の電極は、インバータを介して端子ＬＫ１と電気的に接続される。容量素子ＣＡ４の他方の電極は、２段のインバータを介して、端子ＬＫ１と電気的に接続される。
図３（Ｂ）は、端子ＩＮと端子ＲＥＦが電気的に接続されない点が図３（Ａ）と異なる。
＜半導体装置１０の適用例＞
図４（Ａ）に示す半導体装置３００は、制御部４１と、電圧生成部４２と、電圧保持部４３と、セルアレイ４４と、を有する。セルアレイ４４は例えば、記憶装置、ＣＰＵ、または撮像装置、等の一部を構成する。セルアレイ４４は一以上のＯＳトランジスタを有することが好ましい。また、電圧保持部４３より出力される電位は、該ＯＳトランジスタのバックゲートに与えられる。
電圧生成部４２は、チャージポンプ８０ａを有する。電圧生成部４２は複数のチャージポンプを有してもよい。例えばチャージポンプ８０ａと、第２のチャージポンプと、を有し、それぞれから、異なる電位を出力してもよい。また後述するように、電圧生成部４２はクロックバッファ回路を有してもよい。
電圧保持部４３は、半導体装置１０を有する。なお半導体装置１０が有する容量素子ＣＡ３（具体的には容量素子ＣＡ３に蓄積された電荷に応じた電位を与える端子；以下端子ＣＡＯ）は論理回路５２に接続される構成の他、図４（Ｂ）に示すように端子ＣＡＯからの信号を制御部４１に入力し、制御部４１を介してチャージポンプに信号（図中の信号Ｓ１）を与えてもよい。図４（Ａ）および図４（Ｂ）において、半導体装置１０が有する端子ＩＮは電圧保持部４３の入力端子として機能し、端子ＢＧは、電圧保持部４３の出力端子として機能する。
制御部４１は、論理回路５６およびクロック生成回路５７を有する。クロック生成回路５７は、信号ＣＬ１および信号ＣＬ２等のクロック信号を生成することができる。
制御部４１は、チャージポンプ８０ａに信号ＣＬ２を与える。また、制御部４１は、電圧保持部４３が有する半導体装置１０の論理回路５２の端子ＣＬＡに信号ＣＬ１を与える。
ここで、電圧保持部４３が有するトランジスタＦＥ１およびトランジスタＦＥ２は耐圧が高い。また、電圧保持部４３は、半導体装置１０を用いて降圧を行うことができる。よって、半導体装置３００は、電圧生成部４２の耐圧よりも絶対値の大きな電圧を得ることができる。
セルアレイ４４は、バックゲートを有するＯＳトランジスタを一以上有することが好ましい。該バックゲートには、電圧保持部４３が有する半導体装置１０から出力される電位が与えられる。図４に示すセルアレイ４４は、トランジスタＭＷと、容量素子ＣＳと、配線ＷＬと、を有する。トランジスタＭＷは、バックゲートを有するＯＳトランジスタである。トランジスタＭＷのフロントゲートは配線ＷＬと電気的に接続される。トランジスタＭＷのソースおよびドレインの一方は、容量素子ＣＳの一方の電極に電気的に接続される。容量素子ＣＳの他方の電極は例えば、ＧＮＤ等に接続される。電圧保持部４３が有する半導体装置１０の端子ＢＧと、トランジスタＭＷと、は電気的に接続される。
ここで、電圧保持部４３が有する半導体装置１０の端子ＢＧと、トランジスタＭＷと、は間にバッファ回路等を介して電気的に接続されてもよい。
＜半導体装置３００の動作例＞
図５には、図４（Ｂ）に示す半導体装置３００の動作の一例を説明するタイミングチャートを示す。
時刻ｔ０における半導体装置３００の動作を説明する。電圧保持部４３が有する半導体装置１０において、ＶｂｇとＶｒｅｆの比較結果に応じた電位が端子ＣＯから出力される。端子ＣＯの電位は論理回路５２へ与えられる。図５では、半導体装置１０においてＶｂｇがＶｒｅｆより大きい例を示し、端子ＣＯからＶＣＨが出力され、論理回路５２へＶＣＨが与えられる。
また、半導体装置１０の端子ＣＡＯからＶＣＨが制御部４１に与えられる。端子ＣＡＯの電位がＶＣＨの場合には、制御部４１から半導体装置１０の論理回路５２に信号ＣＬ１が与えられる。上述したように端子ＣＡＯの電位は、コンパレータ５１に接続された端子ＣＯの出力信号を間欠的に取得した電位に相当する。なおコンパレータ５１は上述したように間欠的にパワーゲーティングするよう制御されるため、端子ＣＯの電位は不定値（ｕｎｋｎｏｗｎ）となる。本発明の一態様の構成では、コンパレータ５１への電源電圧の供給を停止させても、端子ＣＯの電位（ＶＣＨ）に応じた電荷を容量素子ＣＡ３に保持し続けさせる構成とすることができるため、動作の安定化と、低消費電力化との両立を図ることができる。端子ＣＡＯがＶＣＨの場合には、制御部４１から半導体装置１０の論理回路５２に信号ＣＬ１が与えられる。
制御部４１にＶＣＨが与えられると、制御部４１から電圧生成部４２へ信号ＣＬ２が与えられ、チャージポンプ８０ａが動作状態になる。時刻ｔ０から時刻ｔ１までの期間で、端子ＩＮに与えられる電位（以下、Ｖｂｇ＿ｉｎ）は、チャージポンプ８０ａの動作に伴い、徐々に上昇あるいは降下する（図５に示す例では１クロック毎に電位が降下する）。図１（Ａ）、図１（Ｂ）および図３（Ａ）に示す半導体装置１０を用いる場合には、ＶｒｅｆとＶｂｇ＿ｉｎの電位は、同じチャージポンプから供給することができる。よって、半導体装置３００が有するチャージポンプの数を減らすことができ、回路面積の縮小が可能となる。また、消費電力を低減できる。
時刻ｔ０以前は論理回路５２の端子ＬＫ１の電位は高電位で保持されている。時刻ｔ０において、論理回路５２にＶＣＨが与えられると、論理回路５２は端子ＬＫ１より信号ＣＬ１を出力し、容量素子ＣＡ１の他方の電極に信号ＣＬ１が与えられる。信号ＣＬ１が高電位から低電位に切り替わることにより、容量素子ＣＡ１の他方の電極の電位が下がる。例えば、容量素子ＣＡ１の他方の電極がΔＶＣ低下する。それに伴いノードＮＤに与えられる電位（以下、Ｖｂｇ＿ｎｄ）と、端子ＢＧの電位（Ｖｂｇ）が下がる。トランジスタＦＥ１のしきい値をＶｔ１、トランジスタＦＥ２のしきい値をＶｔ２とする。Ｖｂｇ＿ｎｄは［Ｖｂｇ＿ｉｎ＋Ｖｔ１−ΔＶＣ］となる。Ｖｂｇは［Ｖｂｇ＿ｎｄ＋Ｖｔ２］となる。ここでは半導体装置１０が負電圧を生成する例として、電圧が降下する場合を例として示すが、半導体装置１０が正電圧を生成する場合には、端子ＬＫ１から信号を出力することによりノードＮＤの電位が上昇してもよい。
次に、時刻ｔ１において、半導体装置１０で端子ＢＧのＶｂｇがＶｒｅｆより低くなると端子ＣＯからＧＮＤが出力され、端子ＣＡＯの電位もＧＮＤとなる。そのため、論理回路５２の端子ＬＫ１は信号ＣＬ１の出力を停止し、高電位が保持される。また、制御部４１において信号ＣＬ１の生成が停止される。
コンパレータ５１は上述したように間欠的にパワーゲーティングするよう制御されるため、端子ＣＯの電位は間欠的に不定値（ｕｎｋｎｏｗｎ）となる。本発明の一態様の構成では、コンパレータ５１への電源電圧の供給を停止（パワーゲーティング）させても、端子ＣＯの電位（ＧＮＤ）に応じた電荷を容量素子ＣＡ３に保持し続けさせる構成とすることができるため、動作の安定化と、低消費電力化との両立を図ることができる。
例えば時刻ｔ１において、Ｖｂｇ＿ｉｎは−５Ｖ、Ｖｂｇ＿ｎｄは−８Ｖ、Ｖｂｇは−５Ｖである。
時刻ｔ１からｔ２までの間、ＶｂｇおよびＶｂｇ＿ｎｄは、セルアレイ４４等のリーク電流により少しずつ変動する。
時刻ｔ２において、半導体装置１０においてＶｂｇがＶｒｅｆより大きくなる。すると、半導体装置１０が有するコンパレータ５１から、制御部４１と、該半導体装置が有する論理回路５２と、にＶＣＨが与えられる。
時刻ｔ２で、端子ＣＯからＶＣＨが出力され、端子ＣＡＯの電位もＶＣＨとなり、論理回路５２にＶＣＨが与えられる。その後、時刻ｔ３において論理回路５２は、端子ＬＫ１から、ノードＮＤに低電位を与える。
半導体装置１０でＶｂｇがＶｒｅｆ以下となると端子ＣＯからＶＣＨが出力され、端子ＣＡＯの電位もＶＣＨとなり、論理回路５２の端子ＬＫ１では高電位が保持される。また、制御部４１において信号ＣＬ１の生成が停止される。
電圧生成部４２は、チャージポンプ回路等で構成することができる。以下に、電圧生成部４２の構成例を示す。
図８（Ａ）に示す負電位生成回路１５０は、チャージポンプ１６０、クロックバッファ回路１７０、を有する。負電位生成回路１５０は電圧生成部４２に、チャージポンプ１６０はチャージポンプ８０ａに、それぞれ適用することができる。
＜クロックバッファ回路＞
クロックバッファ回路１７０は、インバータ７０乃至７５、端子ａ１乃至ａ３を有する。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐから信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐを生成する機能を有する。端子ａ１は信号ＣＬＫ＿ｃｐの入力端子であり、端子ａ２、ａ３は、信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐの出力端子である。信号ＣＬＫ＿ｃｐは、制御部４１から出力されるクロック信号である。例えば、制御部４１は、基準クロック信号を分周して、信号ＣＬＫ＿ｃｐを生成する。信号ＣＫ１＿ｃｐと信号ＣＫＢ１＿ｃｐとは相補関係にあるクロック信号である。
レベルシフタ（ＬＳ）をクロックバッファ回路に設けてもよい。そのような構成例を図８（Ｂ）に示す。図８（Ｂ）に示すクロックバッファ回路１７１は、ＬＳ１７２、インバータ７６乃至７９を有する。ＬＳ１７２は信号ＣＬＫ＿ｃｐをレベルシフトし、信号ＣＫ１＿ＬＳ、ＣＫＢ１＿ＬＳを生成する。インバータ７７から信号ＣＫ１＿ｃｐが出力され、インバータ７９から信号ＣＫＢ１＿ｃｐが出力される。
ここでは、クロックバッファ回路１７０に、６個のインバータを設けているが、インバータの数は６に限定されない。クロックバッファ回路１７０は、少なくともインバータ７０、７１を有していればよい。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐの遅延回路としての機能をもたせることができる。そのため、遅延時間に応じて、インバータの数を決めればよい。例えば、クロックバッファ回路１７１についても同様である。
＜チャージポンプ＞
チャージポンプ１６０は、降圧型チャージポンプであり、電位ＧＮＤを降圧して、電位Ｖｃｐ１を生成する機能を有する。なお、入力電位は電位ＧＮＤに限定されない。チャージポンプ１６０は、トランジスタＭＮ６１乃至ＭＮ６５、容量素子Ｃ６１乃至Ｃ６５を有する。チャージポンプ１６０の段数は５であるが、段数はこれに限定されない。
トランジスタＭＮ６１乃至ＭＮ６５はダイオード接続されたｎチャネル型Ｓｉトランジスタである。トランジスタＭＮ６１乃至ＭＮ６５に代えて、ダイオード接続されたｐチャネル型Ｓｉトランジスタを設けてもよいし、ダイオード接続されたＯＳトランジスタを設けてもよい。ＯＳトランジスタを設ける場合、バックゲートを有するＯＳトランジスタを設けてもよい。そのような構成例を図８（Ｃ）、（Ｄ）、（Ｅ）に示す。
図８（Ｃ）に示すチャージポンプ１６１は、トランジスタＭ６１乃至Ｍ６５、容量素子Ｃ６１乃至Ｃ６５を有する。図８（Ｄ）、（Ｅ）に示すチャージポンプ１６２、１６３は、チャージポンプ１６１の変形例である。チャージポンプ１６１、１６２および１６３はそれぞれ、チャージポンプ８０ａに適用することができる。
ここでは、負電位生成部に、ディクソン型チャージポンプを設ける例を示したが、コッククロフト−ウォルトン型チャージポンプを設けてもよい。
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、チャージポンプ１６１、１６２、１６３等にＯＳトランジスタを用いることが好ましい。
また、Ｓｉトランジスタと、ＯＳトランジスタを併用することもできる。より高い電圧がソース−ドレイン間に印加される後段のトランジスタに、ＯＳトランジスタを用いることが好ましい。また、ＯＳトランジスタはバックゲートを有することが好ましい。例えば、図９（Ａ）、図９（Ｄ）および図９（Ｅ）に示すチャージポンプ１６１、１６２および１６３はそれぞれ図８（Ａ）、（Ｂ）および（Ｃ）に示すチャージポンプ１６１、１６２および１６３において、トランジスタＭ６１およびＭ６２にＳｉトランジスタ、トランジスタＭ６３乃至Ｍ６５にＯＳトランジスタを用いる例を示す。
ここで、トランジスタがバックチャネル側の半導体層と絶縁層の界面、あるいは絶縁層内に有する電荷（例えば固定電荷等）は、しきい値のばらつきや変動の要因になる場合がある。すなわち、トランジスタの安定性を低下させる要因になり得る。バックゲートを設けることにより、優れた信頼性のトランジスタを実現でき、チャージポンプの信頼性を向上させることができる。また、バックゲートに例えばフロントゲートと同じ電位を与えることにより、トランジスタの電流駆動能力が向上し、チャージポンプが有する容量への充電速度が向上する場合がある。
ここで、本発明の一態様の半導体装置において、Ｓｉトランジスタを用いた回路上にＯＳトランジスタを積層して配置することができる。積層して配置することにより、上面から見た回路面積を縮小することができる。
図９（Ｂ）は、容量素子Ｃ６２、Ｃ６４およびＣ６５がＧＮＤに電気的に接続される例を示す。
図９（Ｃ）は、トランジスタＭ６２とＭ６３の間にＳｉトランジスタであるトランジスタＭ６６を有する例を示す。トランジスタＭ６６のソースまたはドレインには、容量素子Ｃ６６が接続される。Ｓｉトランジスタが３段直列に接続され、その後段にＯＳトランジスタが３段直列に接続される。３段目および６段目の容量素子Ｃ６６および容量素子Ｃ６５はＧＮＤに電気的に接続される。
＜メモリセルの構成例＞
図１０（Ａ）乃至（Ｅ）には、図４（Ａ）で説明したセルアレイ４４のセル（以下一例としてメモリセル）が取り得る回路構成の一例を示す。図１０（Ａ）乃至（Ｅ）に示すメモリセルの回路図では、ソース線ＳＬあるいはビット線ＢＬからデータ電圧を書きこみ、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬの電圧を制御することで、データ電圧の書き込みあるいは読み出しを制御することができる。
図１０（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタＭ１と、トランジスタＭ２＿Ａと、容量素子ＣＳと、を有する。トランジスタＭ１はバックゲート電極を有し、バックゲート線ＢＧＬによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ２＿Ａは、ｐチャネルトランジスタである。トランジスタＭ１を非導通状態にすることで、ノードＳＮにデータ電圧に応じた電荷を保持することができる。トランジスタＭ２＿Ａは、保持されるデータ電圧に応じた電荷に応じて流れる電流が制御される。図１０（Ａ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
図１０（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタＭ１と、トランジスタＭ２＿Ｂと、容量素子ＣＳと、を有する。図１０（Ａ）と異なる点として、トランジスタＭ２＿Ｂは、ｎチャネルトランジスタである。図１０（Ｂ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
図１０（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ１と、トランジスタＭ２＿Ａと、トランジスタＭ３と、容量素子ＣＳと、を有する。図１０（Ａ）と異なる点として、メモリセルＭＣ＿Ｃは、トランジスタＭ３を有する。トランジスタＭ３は、トランジスタＭ２＿Ａと同じｐチャネルトランジスタである。トランジスタＭ３を非導通状態にすることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流を制御できる。図１０（Ｃ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
図１０（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタＭ１と、トランジスタＭ２＿Ａと、容量素子ＣＳと、を有する。トランジスタＭ１は、書き込みビット線ＷＢＬに接続され、トランジスタＭ２＿Ａは、読み出しビット線ＲＢＬに接続される。図１０（Ｄ）の構成では、例えば、読み出しビット線ＲＢＬをデータ電圧の読み出し用、書き込みビット線ＷＢＬをデータ電圧の書き込み用とすることができる。図１０（Ｄ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
図１０（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタＭ１と、トランジスタＭ２＿Ａと、トランジスタＭ３と、容量素子ＣＳと、を有する。図１０（Ａ）と異なる点として、メモリセルＭＣ＿Ｅは、トランジスタＭ３を有する。トランジスタＭ３は、トランジスタＭ２＿Ａと同じｐチャネルトランジスタである。トランジスタＭ３を非導通状態にすることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流を制御できる。加えて図１０（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタＭ１は、書き込みビット線ＷＢＬに接続され、トランジスタＭ２＿Ａは、読み出しビット線ＲＢＬに接続される。図１０（Ｅ）の構成では、例えば、読み出しビット線ＲＢＬをデータ電圧の読み出し用、書き込みビット線ＷＢＬをデータ電圧の書き込み用とすることができる。図１０（Ｅ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
図１１（Ａ）に示すメモリセルＭＣ＿Ｆは、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を構成するトランジスタＭ４、Ｍ５、インバータＩＮＶ１、ＩＮＶ２と、トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢと、容量素子ＣＳと、を有する。
メモリセルＭＣ＿Ｆは、制御線ＥＮＬを制御して、ＳＲＡＭのノードＱ，ＱＢのデータ電圧のノードＳＮ１、ＳＮ２へのバックアップ、及びノードＱ，ＱＢへのノードＳＮ１、ＳＮ２からのデータ電圧のリカバリーを制御する。トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢは、バックゲート電極を有し、バックゲート線ＢＧＬによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢを非導通状態にすることで、ノードＳＮ１、ＳＮ２にデータ電圧に応じた電荷を保持することができる。図１１（Ａ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
図１１（Ｂ）に示すメモリセルＭＣ＿Ｇは、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を構成するトランジスタＭ４、Ｍ５、インバータＩＮＶ１、ＩＮＶ２と、トランジスタＭ１、Ｍ６と、容量素子ＣＳと、インバータＩＮＶ３と、を有する。
メモリセルＭＣ＿Ｇは、書き込み制御線ＷＥＮを制御して、ＳＲＡＭのノードＱのデータ電圧のノードＳＮへのバックアップを制御する。またメモリセルＭＣ＿Ｇは、読み出し制御線ＲＥＮを制御して、ノードＱＢへのノードＳＮからのインバータＩＮＶ３を介したデータ電圧のリカバリーを制御する。トランジスタＭ１は、バックゲート電極を有し、バックゲート線ＢＧＬ＿Ａによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ６は、バックゲート電極を有し、バックゲート線ＢＧＬ＿Ｂによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ１を非導通状態にすることで、ノードＳＮにデータ電圧に応じた電荷を保持することができる。トランジスタＭ６を非導通状態にすることで、ノードＱＢからのリーク電流を抑制できる。図１１（Ｂ）の構成を、図４（Ａ）のセルアレイ４４に適用可能である。
以上説明したように、本発明の一態様は、様々な構成に適用することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すコンパレータ５１等に用いることができるコンパレータとして、２つの負電圧を直接的に比較する機能を備える半導体装置などについて説明する。本実施の形態に示すコンパレータの端子ＩＮ１、端子ＩＮ２および端子ＯＵＴ１には、実施の形態１に示す端子ＣＩ、端子ＲＥＦおよび端子ＣＯを適用することができる。
また、本実施の形態に示すコンパレータは、ＯＳトランジスタを有することが好ましい。また、該ＯＳトランジスタは、バックゲートを有することが好ましい。該ＯＳトランジスタと、実施の形態１に示すトランジスタＦＥ１およびトランジスタＦＥ２を有する半導体装置の構造例については、後述の実施の形態に述べる。
＜コンパレータの構成例１＞
図１２（Ａ）は、コンパレータの構成例を示す回路図である。コンパレータ２０は、端子ＩＮ１、ＩＮ２、ＯＵＴ１、ＶＨ１、ＶＬ１、ＢＩＳ、ＯＳＧ１、およびＯＳＧ３を有する。コンパレータ２０は、端子ＩＮ１の電位Ｖｉ１と端子ＩＮ２の電位Ｖｉ２とを比較する機能、および、比較結果に応じた電位レベルを持つ電位Ｖｃｍｐを端子ＯＵＴ１から出力する機能を有する。
図１２（Ａ）の例では、端子ＩＮ１が非反転入力端子（端子（＋））であり、端子ＩＮ２が反転入力端子（端子（−））であるため、Ｖｉ１＜Ｖｉ２であれば、端子ＯＵＴ１から出力される電位Ｖｃｍｐは低レベルであり、Ｖｉ１＞Ｖｉ２であれば、電位Ｖｃｍｐは高レベルである。
端子ＶＨ１は、高電源電位Ｖｄｄ（以下、電位Ｖｄｄと呼ぶ。）用の入力端子である。端子ＶＬ１は、低電源電位Ｖｓｓ（以下、電位Ｖｓｓと呼ぶ。）用の入力端子である。端子ＢＩＳ、ＯＢＧ１、ＯＢＧ３は、それぞれ、バイアス電位用の入力端子である。
図１２（Ｂ）にコンパレータ２０のより具体的な構成例を示す。図１２（Ｂ）は、コンパレータ２０を、差動対を有する差動増幅回路で構成した例である。コンパレータ２０はトランジスタＭＰ１、ＭＰ２、Ｍ１乃至Ｍ３、を有する。これらトランジスタにより差動増幅回路が構成されている。
トランジスタＭ１、Ｍ２は差動対を構成するトランジスタである。トランジスタＭ１のゲートは端子ＩＮ１に電気的に接続され、トランジスタＭ２のゲートは端子ＩＮ２に電気的に接続されている。トランジスタＭ１、Ｍ２のバックゲートは端子ＯＢＧ１に電気的に接続されている。トランジスタＭ２のドレインは端子ＯＵＴ１に電気的に接続されている。
トランジスタＭ３は、電流Ｉｓｓを供給する電流源として機能する。トランジスタＭ３のゲートは端子ＢＩＳに、バックゲートは端子ＯＢＧ３に、ソースは端子ＶＬ１に、それぞれ電気的に接続されている。端子ＯＢＧ３には、トランジスタＭ３のバックゲート電位を制御するバイアス電位Ｖｂｇ３（以下、電位Ｖｂｇ３と呼ぶ。）が入力される。例えば、端子ＯＢＧ３に電位Ｖｓｓが入力される。端子ＢＩＳには、電流Ｉｓｓの大きさを決めるバイアス電位Ｖｂｓ（以下、電位Ｖｂｓと呼ぶ。）が入力される。
トランジスタＭＰ１はトランジスタＭ１の負荷として機能し、トランジスタＭＰ２はトランジスタＭ２の負荷として機能する。ここでは、トランジスタＭＰ１とトランジスタＭＰ２とは、カレントミラー回路が構成されている。
トランジスタＭＰ１、ＭＰ２はｐチャネル型トランジスタであり、トランジスタの種類に特段の制約はない。トランジスタＭＰ１、ＭＰ２は、例えば、Ｓｉトランジスタである。
トランジスタＭ１−Ｍ３は、バックゲートを有するｎチャネル型トランジスタである。トランジスタＭ１−Ｍ３には、チャネル形成領域を挟んでバックゲートとゲートとが対向しているトランジスタを用いることができる。
トランジスタＭ１、トランジスタＭ２およびトランジスタＭ３のチャネル形成領域に用いられる半導体としては、金属酸化物でなる半導体（酸化物半導体）、シリコン等を上げることができる。トランジスタＭ１、トランジスタＭ２およびトランジスタＭ３は、ＯＳトランジスタであることが好ましい。
＜コンパレータの動作例＞
ここで、トランジスタＭ１乃至Ｍ３がバックゲートを有さない場合を考える。トランジスタＭ１乃至Ｍ３のしきい値電圧（以下、Ｖｔと呼ぶ場合がある。）は０Ｖよりも大きい。
コンパレータ２０が、電位Ｖｉ１と電位Ｖｉ２とを比較する機能を発現するには、トランジスタＭ１、ＭＮ２が導通し、かつトランジスタＭ３が電流Ｉｓｓを流すことが必要である。例えば、電位Ｖｄｄは３Ｖ、電位Ｖｂｓは３Ｖ、電位Ｖｉ１は−２Ｖ、電位Ｖｉ２は−３Ｖである場合、電位Ｖｓｓは−３Ｖよりも低くする必要がある。つまり、電位Ｖｉ１、Ｖｉ２が負電位であることで、コンパレータ２０の電位Ｖｓｓが負電位となってしまう。コンパレータ２０が高精度の比較を行うためには、高精度に電位Ｖｓｓを供給することが要求されるが、電位Ｖｓｓが負電位であることは、比較精度の向上の低下の原因となる。そのため、２つの負電位を高精度に比較するには、コンパレータ２０よりも複雑なコンパレータを用いることとなる。
コンパレータ２０において、基板電位が接地電位（＝０Ｖ）であると、ｎチャネル型トランジスタ（トランジスタＭ３）のソースに負の電位Ｖｓｓを入力する場合、ｐ型ウエルとソース領域との間の寄生ダイオード（ｐｎ接合ダイオード）には順方向バイアス電位が印加される。そのため、基板からソース領域に大電流が逆流することとなる。電流の逆流を防止するために、通常、ｎチャネル型トランジスタを、ｎ型ウエルで取り囲むトリプルウエル構造としている。しかしながら、ｎチャネル型トランジスタをトリプルウエル構造とすることで、コンパレータ２０の面積が大きくなってしまう。
本実施の形態により、上掲の問題点を解消したコンパレータ２０を提供することが可能である。図１２（Ｂ）、図１２（Ｃ）を用いて、コンパレータ２０の動作例を説明する。ここでは、電位Ｖｄｄが３Ｖ、電位Ｖｂｓが３Ｖ、電位Ｖｉ１が−２Ｖ、電位Ｖｉ２が−３Ｖである場合を例に、コンパレータ２０の動作について説明する。
図１２（Ｃ）は、トランジスタＭ１、Ｍ２のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を模式的に示した図である。曲線５は、電位Ｖｂｇ１が０ＶのときのＩｄ−Ｖｇ特性を表し、曲線６は、電位Ｖｂｇ１が正電位のときのＩｄ−Ｖｇ特性を表す。
電位Ｖｂｇ１が０Ｖである場合、電位Ｖｓｓが接地電位（以下、電位ＧＮＤと呼ぶ場合がある。）であるときは、トランジスタＭ１、Ｍ２のＶｔが電位Ｖｉ１、Ｖｉ２よりも高いので、コンパレータ２０は動作しない。
端子ＯＢＧ１に正電位を入力することで、トランジスタＭ１、Ｍ２のＶｔを負電位側にシフトさせ、電位Ｖｉ１、Ｖｉ２よりも低くすることができる。例えば、端子ＯＢＧ１、ＯＢＧ３にそれぞれ電位Ｖｄｄを入力することで、動作に必要な電位の数を増やさずに、トランジスタＭ１乃至Ｍ３のＶｔを負電位側にシフトさせることができる。
トランジスタＭ１、Ｍ２が曲線６に示す電気特性を持つことで、電位Ｖｓｓが０Ｖ（接地電位）であっても、トランジスタＭ１、Ｍ２をオン状態にできる。したがって、コンパレータ２０は動作可能であり、電位Ｖｉ１と電位Ｖｉ２との差分を検出する。ここでは、Ｖｉ１＞Ｖｉ２であるので、コンパレータ２０は高レベルの電位Ｖｃｍｐを出力する。
上掲したように、コンパレータ２０は、複雑な回路構成を持たずに、２つの負電位を直接的に比較することが可能である。電位Ｖｓｓを０Ｖ（接地電位）にすることができるため、コンパレータ２０の精度を向上できる。トランジスタＭ１乃至Ｍ３をＯＳトランジスタとすることで、トリプルウエル構造を採用せずに、トランジスタＭ１−Ｍ３のチャネル形成領域を基板から絶縁した状態とすることができる。そのため、コンパレータ２０の回路面積を縮小できる。
以下、図１２（Ａ）乃至図１４（Ｂ）を参照して、コンパレータの他の構成例を説明する。
＜コンパレータの構成例２乃至４＞
ここでは、コンパレータ２０の電流源として機能するトランジスタＭ３の変形例について示す。図１２（Ｂ）に示すトランジスタＭ３において、バックゲートがフロントゲート、またはドレインと電気的に接続されてもよい。また、図１２（Ｂ）に示すトランジスタＭ３に代えてバックゲートを有さないトランジスタを用いてもよい。電流源に、バックゲートを備えるトランジスタＭ３を用いることで、例えば、次のような効果が得られる。図１２（Ｃ）から理解できるように、トランジスタＭ３のバックゲートに正の電位Ｖｂｇ３を入力することで、電位Ｖｂｓを低くすることができ、例えばＧＮＤとすることが可能である。電位Ｖｂｇ３によって、コンパレータ２０のトランスコンダクタンスを制御することができるので、コンパレータ２０の高速化が図れる。
＜コンパレータの構成例５＞
ここでは、差動対の変形例を示す。図１２（Ｂ）においては、端子ＯＢＧ１よりトランジスタＭ１およびＭ２に同じ電位が与えられるが、２つの端子を設け、トランジスタＭ１のバックゲートと、トランジスタＭ２のバックゲートと、に異なる電位が与えられてもよい。例えば、トランジスタＭ１のバックゲートおよびトランジスタＭ２のバックゲートに電位Ｖｇ１および電位Ｖｂｇ２が与えられる。このような構成とすることで、トランジスタＭ１のバックゲート電位とトランジスタＭ２のバックゲート電位とを独立して制御することができる。トランジスタＭ１とトランジスタＭ２は、同じ電気特性をもつように設計されるが、実際には、プロセスばらつきによりトランジスタＭ１とトランジスタＭ２の電気特性は完全に一致しない。そのため、オフセット電圧がキャンセルされるように、電位Ｖｂｇ１、Ｖｂｇ２を決めればよい。ここで、端子ＯＢＧ３に、電位Ｖｓｓ、Ｖｂｇ１、Ｖｂｇ２の何れかを入力することで、コンパレータ２０が使用する電位の数を低減できる。また、電位Ｖｂｇ１、電位Ｖｂｇ２の一方が電位Ｖｄｄであることで、コンパレータ２０が使用する電位の数を低減できる。
また、トランジスタＭ１、Ｍ２のバックゲートにバイアス電位Ｖｂｓ２を与えて、定電流源として機能されることもできる。または、トランジスタＭ１、Ｍ２をそれぞれダイオード接続させてもよい。または、トランジスタＭ１、Ｍ２をそれぞれ抵抗素子に置き換えてもよい。
また、図１３（Ａ）乃至（Ｂ）に、コンパレータの変形例を示す。
図１３（Ａ）乃至図１３（Ｂ）に示すコンパレータは、負荷を２個のｎチャネル型トランジスタで構成した例である。
図１３（Ａ）に示すコンパレータ３０では、端子ＯＢＧ４、およびトランジスタＭ４、Ｍ５を有する。トランジスタＭ４、Ｍ５は、ダイオード接続されたトランジスタであり、負荷として機能する。
トランジスタＭ４、Ｍ５はバックゲートを有する。トランジスタＭ４、Ｍ５は、トランジスタＭ１と同様、ＯＳトランジスタとすることができる。トランジスタＭ４、Ｍ５のバックゲートは端子ＯＢＧ４に電気的に接続されている。端子ＯＢＧ４はバイアス電位入力用の端子であり、電位Ｖｂｇ４が入力される。電位Ｖｂｇ４によって、トランジスタＭ４、Ｍ５のバックゲート電位を調節することで、トランジスタＭ４、Ｍ５を流れるドレイン電流を調整することができる。例えば電位Ｖｂｇ４を正電位とすることで、トランジスタＭ４、Ｍ５の電流駆動能力を向上することができる。
図１３（Ｂ）に示すコンパレータ３１は、コンパレータ３０の変形例である。コンパレータ３１は、端子ＯＢＧ５を有し、トランジスタＭ５のバックゲートが端子ＯＢＧ５電気的に接続されている。端子ＯＢＧ５はバイアス電位入力用の端子であり、電位Ｖｂｇ５が入力される。
コンパレータ３１では、トランジスタＭ４のバックゲート電位とトランジスタＭ５のバックゲート電位とを独立して制御することができる。つまり、電位Ｖｂｇ４、Ｖｂｇ５の入力によって、トランジスタＭ４のＶｔのシフト量と、トランジスタＭ５のＶｔのシフト量を独立して設定することができる。トランジスタＭ４とトランジスタＭ５の電気特性のばらつきがキャンセルされるように、電位Ｖｂｇ４、Ｖｂｇ５を決めるとよい。
図１３（Ｃ）に示すコンパレータ３２は、コンパレータ３０の変形例である。コンパレータ３２には、トランジスタＭ４、Ｍ５に代えて、バックゲートを有さないトランジスタＭ１４、Ｍ１５が設けられている。トランジスタＭ１４、Ｍ１５は、トランジスタＭ１と同様にＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
＜コンパレータの構成例６、７＞
図１４（Ａ）、図１４（Ｂ）に、リセットが可能なコンパレータの構成例を示す。
図１４（Ａ）に示すコンパレータ３５は、コンパレータ２０に、トランジスタＭＮ３０を設けた回路に相当する。図１４（Ｂ）に示すコンパレータ３６は、コンパレータ２０に、トランジスタＭＮ３１、ＭＮ３２を設けた回路に相当する。なお、コンパレータ３５として、他の構成のコンパレータを設けてもよい。コンパレータ３６も同様である。
コンパレータ３５のトランジスタＭＮ３０は、端子ＩＮ１と端子ＩＮ２とを等電位にするためのスイッチとして機能する。トランジスタＭＮ３０のゲートには信号ＲＳＴ（リセット信号）が入力される。
コンパレータ３６のトランジスタＭＮ３１は、端子ＩＮ１の電位を電位Ｖｒｓｔにリセットする機能を有し、トランジスタＭＮ３２は、端子ＩＮ２の電位を電位Ｖｒｓｔにリセットする機能を有する。トランジスタＭＮ３１、ＭＮ３２のゲートには信号ＲＳＴが入力される。例えば、電位Ｖｒｓｔとして、電位Ｖｓｓを入力する。
トランジスタＭＮ３０はＳｉトランジスタでもよいし、ＯＳトランジスタでもよい。ＯＳトランジスタである場合、トランジスタＭＮ３０に、ゲートに電気的に接続されているバックゲートを設けることができる。トランジスタＭＮ３０はｐチャネル型トランジスタであってもよい。トランジスタＭＮ３１、ＭＮ３２についても同様である。
（実施の形態３）
本実施の形態では、半導体装置の適用例として、ＩＣチップ、電子部品、電子機器等について説明する。
＜電子部品の作製方法例＞
図１５（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
図１５（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１５（Ｃ）は、図１５（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。
回路領域７１０２には、本発明の形態に係る半導体装置が設けられている。
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程（ステップＳＴ７２）では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１５（Ｄ）にチップ７１１０の拡大図を示す。
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
完成した電子部品の斜視模式図を図１５（Ｅ）に示す。図１５（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
以下に、図１６（Ａ）乃至図１７（Ｅ）を参照して、電子機器の構成例を示す。図１６（Ａ）等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
図１６（Ａ）に示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
図１６（Ｂ）に腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
図１６（Ｃ）に、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知し知ることで、情報端末２０４０を操作することができる。
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
図１７（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
図１７（Ｂ）示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
図１７（Ｃ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
図１７（Ｄ）に示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
図１７（Ｅ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。
ａ１ 端子
ａ２ 端子
ａ３ 端子
Ｃ６１ 容量素子
Ｃ６２ 容量素子
Ｃ６３ 容量素子
Ｃ６４ 容量素子
Ｃ６５ 容量素子
Ｃ６６ 容量素子
ＣＡ１ 容量素子
ＣＡ２ 容量素子
ＣＡ３ 容量素子
ＣＡ４ 容量素子
ＣＫ１＿ｃｐ 信号
ＣＫ１＿ＬＳ 信号
ＣＫＢ１＿ｃｐ 信号
ＣＬ１ 信号
ＣＬ２ 信号
ＦＥ１ トランジスタ
ＦＥ２ トランジスタ
ＦＥ３ トランジスタ
ＦＥ４ トランジスタ
ＩＮＶ１ インバータ
ＩＮＶ２ インバータ
ＩＮＶ３ インバータ
ＬＫ１ 端子
Ｍ１ トランジスタ
Ｍ１＿Ｑ トランジスタ
Ｍ１＿ＱＢ トランジスタ
Ｍ２＿Ａ トランジスタ
Ｍ２＿Ｂ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｍ５ トランジスタ
Ｍ６ トランジスタ
Ｍ６１ トランジスタ
Ｍ６２ トランジスタ
Ｍ６３ トランジスタ
Ｍ６４ トランジスタ
Ｍ６５ トランジスタ
Ｍ６６ トランジスタ
ＭＮ６１ トランジスタ
ＭＮ６２ トランジスタ
ＭＮ６３ トランジスタ
ＭＮ６４ トランジスタ
ＭＮ６５ トランジスタ
２０５０ ノート型ＰＣ
Ｓ１ 信号
ＳＥＮ 端子
ＳＮ１ ノード
ＳＮ２ ノード
ｔ０ 時刻
ｔ１ 時刻
ｔ２ 時刻
ｔ３ 時刻
Ｖｃｐ１ 電位
１０ 半導体装置
２０ コンパレータ
３０ コンパレータ
３１ コンパレータ
３２ コンパレータ
３５ コンパレータ
３６ コンパレータ
４１ 制御部
４２ 電圧生成部
４３ 電圧保持部
４４ セルアレイ
５０ 電圧変換回路
５１ コンパレータ
５２ 論理回路
５６ 論理回路
５７ クロック生成回路
７０ インバータ
７１ インバータ
７２ インバータ
７３ インバータ
７４ インバータ
７５ インバータ
７６ インバータ
７７ インバータ
７８ インバータ
７９ インバータ
８０ａ チャージポンプ
１５０ 負電位生成回路
１６０ チャージポンプ
１６１ チャージポンプ
１６２ チャージポンプ
１６３ チャージポンプ
１７０ クロックバッファ回路
１７１ クロックバッファ回路
１７２ ＬＳ
３００ 半導体装置
２０１０ 情報端末
２０１１ 筐体
２０１２ 表示部
２０１３ 操作ボタン
２０１４ 外部接続ポート
２０１５ スピーカ
２０１６ マイクロフォン
２０２０ 無線信号
２０２１ 無線信号
２０３０ 情報端末
２０３１ 筐体
２０３２ 表示部
２０３３ リュウズ
２０３４ ベルト
２０３５ 検知部
２０４０ 情報端末
２０４１ 装着部
２０４２ 筐体
２０４５ ケーブル
２０４６ バッテリ
２０４７ 表示部
２０５１ 筐体
２０５２ 表示部
２０５３ キーボード
２０５４ ポインティングデバイス
２０７０ ビデオカメラ
２０７１ 筐体
２０７２ 表示部
２０７３ 筐体
２０７４ 操作キー
２０７５ レンズ
２０７６ 接続部
２１１０ 携帯型遊技機
２１１１ 筐体
２１１２ 表示部
２１１３ スピーカ
２１１４ ＬＥＤランプ
２１１５ 操作キーボタン
２１１６ 接続端子
２１１７ カメラ
２１１８ マイクロフォン
２１１９ 記録媒体読込部
２１５０ 電気冷凍冷蔵庫
２１５１ 筐体
２１５２ 冷蔵室用扉
２１５３ 冷凍室用扉
２１７０ 自動車
２１７１ 車体
２１７２ 車輪
２１７３ ダッシュボード
２１７４ ライト
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００４ 回路基板
７１００ 半導体ウエハ
７１０２ 回路領域
７１０４ 分離領域
７１０６ 分離線
７１１０ チップ

Claims (4)

  1. 電圧変換回路と、コンパレータと、論理回路と、トランジスタと、容量素子と、を有し、
    前記電圧変換回路は、前記論理回路が出力するクロック信号に応じて、入力される第１の信号の電圧を変換した信号を第２の信号として出力する機能を有し、
    前記コンパレータは、パワーゲーティング信号に応じて電源電圧の供給または停止が制御される機能を有し、
    前記トランジスタは、前記トランジスタを非導通状態とする期間において前記容量素子に前記コンパレータの出力電圧を保持する機能を有し、
    前記論理回路は、前記コンパレータへの電源電圧が停止する期間において、前記容量素子に保持された電圧を基に前記クロック信号の供給または停止を切り替える機能を有する、ことを特徴とする半導体装置。
  2. 請求項１において、前記トランジスタは、チャネル形成領域が酸化物半導体を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記コンパレータは、前記トランジスタを導通状態とする期間において、電源電圧の供給が行われることを特徴とする半導体装置。
  4. 請求項１または請求項２に記載の半導体装置の駆動方法であって、
    前記トランジスタの非導通状態から導通状態への切り替えは、前記コンパレータの電源電圧の停止状態から供給状態への切り替えよりも前に行うことを特徴とする半導体装置の駆動方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07231647A (ja) * 1994-02-15 1995-08-29 Mitsubishi Electric Corp 半導体装置
JPH11150230A (ja) * 1997-11-17 1999-06-02 Nec Corp 負電圧生成回路
JP2012069932A (ja) * 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置
JP2012239166A (ja) * 2011-04-29 2012-12-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2017201569A (ja) * 2016-04-15 2017-11-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の動作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5251153A (en) 1988-09-28 1993-10-05 Solatrol, Inc. Flexibly programmable irrigation system controller
JP4109340B2 (ja) 1997-12-26 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置
US6204721B1 (en) 1998-05-20 2001-03-20 Programmable Microelectronics Corp. Method and apparatus for switching a well potential in response to an output voltage
JP4229636B2 (ja) * 2001-11-13 2009-02-25 株式会社ルネサステクノロジ 半導体装置
US7889477B2 (en) * 2007-06-22 2011-02-15 Illinois Tool Works Inc. High voltage power supply for static neutralizers
JP5381195B2 (ja) * 2009-03-17 2014-01-08 株式会社リコー 半導体装置及びその動作制御方法
JP2011172389A (ja) * 2010-02-19 2011-09-01 Nec Corp スイッチングレギュレータ
US8339837B2 (en) * 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP2013153335A (ja) * 2012-01-25 2013-08-08 Denso Corp コンパレータ
JP5890207B2 (ja) * 2012-03-13 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置
US9160195B2 (en) * 2012-07-17 2015-10-13 Semiconductor Energy Laboratory Co., Ltd. Charging device
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8803619B1 (en) * 2013-01-30 2014-08-12 Freescale Semiconductor, Inc. Relaxation oscillator with self-biased comparator
TWI663820B (zh) 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102613318B1 (ko) 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9953695B2 (en) 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07231647A (ja) * 1994-02-15 1995-08-29 Mitsubishi Electric Corp 半導体装置
JPH11150230A (ja) * 1997-11-17 1999-06-02 Nec Corp 負電圧生成回路
JP2012069932A (ja) * 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置
JP2012239166A (ja) * 2011-04-29 2012-12-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2017201569A (ja) * 2016-04-15 2017-11-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の動作方法

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