JP2013153335A - コンパレータ - Google Patents

Abstract

【課題】寄生容量のチャージ量を調整することで、高速化されたコンパレータを提供する。
【解決手段】第１トランジスタと第２トランジスタから成る差動対及び定電流生成部を有する差動入力部と、差動入力部の出力信号に基づいて、Ｈｉ信号又はＬｏ信号を出力する出力部と、を有するコンパレータ。第１入力端子と第１トランジスタの制御電極との間に接続された、第１入力端子から第１トランジスタへ順方向電流が流れる第１整流素子と、第２入力端子と第２トランジスタの制御電極との間に接続された、第２入力端子から第２トランジスタへ順方向電流が流れる第２整流素子と、第１入力電圧が入力されていない状態にて、２つのトランジスタに電流が均等に流れ、第１トランジスタが活性状態となる手前の電圧レベルの補助電圧を、第１整流素子と第１トランジスタの制御電極との間に印加する電圧印加部と、を有する。
【選択図】図１

Description

本発明は、差動増幅回路を備えるコンパレータに関するものである。

従来、例えば特許文献１に示されるように、バイアス電流によって活性化されるコンパレータ回路が提案されている。このコンパレータ回路は、入力電圧と任意に設定された基準電圧との比較に基づいたバイアス増強電流をバイアス電流に加算するバイアス増強回路を具備している。この構成により、特許文献１に記載のコンパレータ回路では、各回路を構成するＭＯＳＦＥＴの動作速度を高速化させ、入力信号の周波数が上昇しても、出力信号の周波数を入力信号に追随させている。

特開２００２−２１７６９１号公報

ところで、上記したように、特許文献１に示されるコンパレータ回路では、バイアス増強電流をＭＯＳＦＥＴに流すことで、ＭＯＳＦＥＴの動作速度を高速化させている。しかしながら、ＭＯＳＦＥＴの寄生容量のチャージ量を調整することで、ＭＯＳＦＥＴの動作速度を高速化しているコンパレータは、未だ提案されていない。

そこで、本発明は上記問題点に鑑み、寄生容量のチャージ量を調整することで、高速化されたコンパレータを提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、第１入力端子、第２入力端子、第１入力端子に入力される第１入力電圧が第２入力端子に入力される第２入力電圧よりも高い場合に一方がＯＮ状態、第１入力電圧よりも第２入力電圧が高い場合に他方がＯＮ状態となる、対を成す第１トランジスタと第２トランジスタ、及び、第１トランジスタと第２トランジスタそれぞれのソース電極若しくはエミッタ電極に定電流を供給する定電流生成部を有する差動入力部と、該差動入力部の出力信号に基づいて、Ｈｉ信号、若しくは、Ｈｉ信号よりも電圧レベルの低いＬｏ信号を出力する出力部と、を有するコンパレータであって、第１入力端子と第１トランジスタの制御電極との間に接続された、第１入力端子から第１トランジスタへ順方向電流が流れる第１整流素子と、第２入力端子と第２トランジスタの制御電極との間に接続された、第２入力端子から第２トランジスタへ順方向電流が流れる第２整流素子と、第１入力端子に第１入力電圧が入力されていない状態にて、第１トランジスタと第２トランジスタの双方に電流が均等に流れ、第１トランジスタが活性状態となる手前の電圧レベルの補助電圧を、定電流生成部の生成した定電流に基づいて生成し、生成された補助電圧を第１整流素子と第１トランジスタの制御電極との間に印加する電圧印加部と、を有することを特徴とする。

このように本発明によれば、補助電圧が第１トランジスタの制御電極に絶えず入力されている。このため、第１トランジスタの寄生容量が全く充電されず、第１トランジスタがＯＮ状態に移行し難い状態になること、すなわち、第１トランジスタが著しく不活性状態になることが抑制される。これにより、第１トランジスタの入力電圧に対する動作速度の高速化が実現される。

ところで、第１トランジスタと第２トランジスタそれぞれのソース電極若しくはエミッタ電極に定電流が供給されるので、第１トランジスタと第２トランジスタそれぞれを流れる電流の総和（総和定電流量）は、一定となっている。上記したように、第１トランジスタには、絶えず補助電圧が印加されるので、第１トランジスタに流れる電流量は、一定量確保されることとなる。そのため、第２トランジスタに流れる電流量は、上記総和定電流量よりも第１トランジスタに流れる電流量だけ少なくなる。しかしながら、逆に言えば、第１トランジスタに定電流生成部から流れ込む電流量は、補助電圧印加分、少なくなっている。そのため、第２トランジスタに流れる電流量は、２つの入力電圧の電圧レベルが一致し、且つ、双方のトランジスタに均等の電流（総和定電流量の１／２）が流れる活性状態に近くなっており、一定量よりも少なくなることはなくなっている。したがって、第２トランジスタが著しく不活性状態になることも抑制される。これにより、第２トランジスタの入力電圧に対する動作速度の高速化が実現される。以上、示したように、対を成す第１トランジスタと第２トランジスタそれぞれの動作速度の高速化（入力電圧に対する応答性の向上）が実現される。

請求項２に記載のように、定電流生成部は、第１定電圧源、該第１定電圧源とグランドとの間に接続された電圧降下素子、及び、該電圧降下素子とグランドとの間に接続された第１ミラートランジスタと、第１トランジスタ及び第２トランジスタそれぞれのソース電極若しくはエミッタ電極とグランドとの間に接続された第２ミラートランジスタとによって構成される第１カレントミラー回路を有し、電圧印加部は、第１ミラートランジスタと第２カレントミラー回路を構成する、第２定電圧源とグランドとの間に接続された第３ミラートランジスタ、第１ミラートランジスタと第３カレントミラー回路を構成する、第３定電圧源及び第４定電圧源それぞれとグランドとの間に接続された第４ミラートランジスタ、第２定電圧源と第３ミラートランジスタとの間に接続された第５ミラートランジスタ、該第５ミラートランジスタと第４カレントミラー回路を構成する、第３定電圧源と第４ミラートランジスタとの間に接続された第６ミラートランジスタ、該第６ミラートランジスタと第４ミラートランジスタとの間に接続された第３トランジスタ、第４定電圧源と第４ミラートランジスタとの間に接続された定電圧素子、該定電圧素子と第４ミラートランジスタとの間に接続された第４トランジスタ、第３トランジスタの制御電極とグランドとの間に接続された第１定電流回路、第４トランジスタとグランドとの間に接続された第２定電流回路、及び、第３トランジスタの制御電極から、第１整流素子と第１トランジスタとの間に向かって順に直列接続されたオペアンプとダイオードを有し、第１ミラートランジスタの制御電極は、第１ミラートランジスタと電圧降下素子との間、及び、第２ミラートランジスタ、第３ミラートランジスタ、第４ミラートランジスタそれぞれの制御電極と接続され、第５ミラートランジスタの制御電極は、第５ミラートランジスタと第３ミラートランジスタとの間、及び、第６ミラートランジスタの制御電極と接続され、第３トランジスタの制御電極は、第３トランジスタと第６ミラートランジスタとの間、及び、オペアンプとダイオードを介して、第１整流素子と第１トランジスタの制御電極との間に接続され、第４トランジスタの制御電極は、第２整流素子と第２トランジスタの制御電極との間に接続され、オペアンプの非反転入力端子に第３トランジスタの制御電極が接続され、反転入力端子と出力端子とが接続されて、ボルテージホロアー回路が構成され、オペアンプの出力端子と反転入力端子との接続点に、ダイオードのカソード電極が接続され、オペアンプの出力端子に、ダイオードのアノード電極が接続されており、第１ミラートランジスタと、第２ミラートランジスタ及び第４ミラートランジスタそれぞれとは、同一の特性を有し、第１カレントミラー回路、及び、第３カレントミラー回路それぞれのミラーする電流量は等倍であり、第１ミラートランジスタと第３ミラートランジスタ、及び、第５ミラートランジスタと第６ミラートランジスタの少なくとも一方の組では、異なる特性を有し、第６ミラートランジスタを流れる電流量が、第１カレントミラー回路を流れる電流量よりも少なくなっており、補助電圧は、第３トランジスタの制御電極を流れる電流量によって決定された構成が好適である。

これによれば、第３トランジスタと第４トランジスタとによって差動対が構成され、これら差動対に流れる電流に応じた電圧が、補助電圧として生成される。この補助電圧は、請求項２に記載のように、第３トランジスタの制御電極を流れる電流量に比例し、その電流量は、第１、第３、第５、第６ミラートランジスタそれぞれの特性によって決定される。したがって、上記した４つのミラートランジスタの特性を調整することで、補助電圧を決定することができる。

請求項３に記載のように、第１〜第６ミラートランジスタは、ＭＯＳＦＥＴであり、第１ミラートランジスタ、第３ミラートランジスタ、第５ミラートランジスタ、及び、第６ミラートランジスタそれぞれのチャネル幅をチャネル長にて割った値を、α１、α３、α５、α６とすると、α１とα３、及び、α５とα６の少なくとも一方の組では、値が異なる構成が好ましい。

第１ミラートランジスタを流れる電流をｉとすると、第６ミラートランジスタを流れる電流は、ｉ×（α３／α１）×（α６／α５）と現される。そのため、請求項３に記載のように、α１とα３、及び、α５とα６の少なくとも一方の組で値が異なっていれば、第６ミラートランジスタを流れる電流量を、第１カレントミラーを流れる電流量と異ならせ、第１カレントミラー回路を流れる電流量よりも少なくすることができる。

請求項４に記載のように、第１整流素子は、カソード電極が、第１トランジスタの制御電極に接続された第１ダイオードであり、第２整流素子は、カソード電極が、第２トランジスタの制御電極に接続された第２ダイオードである構成を採用することができる。

請求項５〜８に記載の発明の作用効果は、請求項１〜４に記載の発明の作用効果と同等なので、その記載を省略する。

請求項９に記載のように、請求項４に記載のコンパレータとしての第１コンパレータと、請求項８に記載のコンパレータとしての第２コンパレータと、上記した２つのコンパレータの出力信号のいずれか一方を出力する論理回路と、を有するコンパレータであって、第１コンパレータの第１入力端子と第２コンパレータの第１入力端子とが電気的に接続され、第１コンパレータの第２入力端子と第２コンパレータの第２入力端子とが同電位となっており、論理回路は、第１コンパレータの第１トランジスタがＯＮ状態の場合に、第１コンパレータの出力信号と電圧レベルが同一の信号を出力し、第２コンパレータの第１トランジスタがＯＦＦ状態の場合に、第２コンパレータの出力信号と電圧レベルが同一の信号を出力する構成が好ましい。

詳しくは、各実施形態にて説明するが、第１コンパレータの第１トランジスタがＯＮ状態に移行する時の応答速度は、第２コンパレータの第１トランジスタがＯＮ状態に移行する立ち上がり時の応答速度より速い。また、第２コンパレータの第１トランジスタがＯＦＦ状態に移行する時の応答速度は、第１コンパレータの第１トランジスタがＯＦＦ状態に移行する時の応答速度より速い。これに対して、請求項９では、第１コンパレータの第１トランジスタがＯＮ状態の場合に、第１コンパレータの出力信号を出力し、第２コンパレータの第１トランジスタがＯＦＦ状態の場合に、第２コンパレータの出力信号を出力する。これにより、第１入力端子と第２入力端子それぞれに入力される入力電圧の全ての場合において、コンパレータの応答速度が向上される。

第１実施形態に係るコンパレータの概略構成を示すブロック図である。 図１に示すコンパレータの回路図である。 寄生容量の充電状態を示すグラフ図である。 第２実施形態に係るコンパレータの概略構成を示すブロック図である。 図４に示すコンパレータの回路図である。 寄生容量の充電状態を示すグラフ図である。 第３実施形態に係るコンパレータの概略構成を示すブロック図である。 図７に示すコンパレータの論理回路の動作を説明するタイミングチャートである。 論理回路の変形例を示す回路図である。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
以下、図１〜図３に基づいて、第１実施形態に係るコンパレータを説明する。図１に示すように、コンパレータ１００は、要部として、差動入力部１０、出力部３０、整流素子５１，５２、電圧印加部６０を有する。差動入力部１０に入力電圧が入力されると、その入力電圧に応じて差動入力部１０が作動する。出力部３０は、差動入力部１０の作動に応じた出力信号（Ｈｉ信号若しくはＬｏ信号）を外部に出力する。整流素子５１，５２、及び、電圧印加部６０は、コンパレータ１００の特徴点なので、後で詳説する。

作動入力部１０は、差動対１１と、定電流生成部１２と、を有する。図２に示すように、差動対１１は、対を成す第１トランジスタ１３と第２トランジスタ１４から成り、第１トランジスタ１３の制御電極が第１整流素子５１を介して第１入力端子１５に接続され、第２トランジスタ１４の制御電極が第２整流素子５２を介して第２入力端子１６に接続されている。本実施形態に係るトランジスタ１３，１４はＮチャネル型ＭＯＳＦＥＴであり、第１トランジスタ１３のゲート電極が第１整流素子５１を介して第１入力端子１５に接続され、第２トランジスタ１４のゲート電極が第２整流素子５２を介して第２入力端子１６に接続されている。そして、トランジスタ１３，１４それぞれのソース電極が互いに電気的に接続され、トランジスタ１３，１４それぞれのドレイン電極が、電気的に独立して出力部３０に接続されている。トランジスタ１３，１４の制御電極に入力される入力電圧によって、各トランジスタ１３，１４の活性状態（寄生容量の充電量）が変動し、各トランジスタ１３，１４を流れる電流量が変動する。

定電流生成部１２は、第１定電圧源１７、第１定電圧源１７とグランドとの間に接続された電圧降下素子１８、電圧降下素子１８とグランドとの間に接続された第１ミラートランジスタ１９、及び、トランジスタ１３，１４それぞれのソース電極とグランドとの間に接続された第２ミラートランジスタ２０を有する。第１ミラートランジスタ１９の制御電極が、電圧降下素子１８と第１ミラートランジスタ１９との間、及び、第２ミラートランジスタ２０の制御電極に接続され、ミラートランジスタ１９，２０によって第１カレントミラー回路が構成されている。ミラートランジスタ１９，２０は、互いに同一の特性を有し、第１カレントミラー回路のミラーする電流量は等倍となっている。したがって、電圧降下素子１８と第１ミラートランジスタ１９とを流れる第１電流ｉ１と同量の電流が、第２ミラートランジスタ２０に流れ、ミラートランジスタ１９，２０それぞれを流れる電流量の総和が、第１電流ｉ１と等しくなっている。以上の構成により、トランジスタ１３，１４の制御電極に入力される入力電圧によって、第１トランジスタ１３が、第２トランジスタ１４よりも活性状態になると、第１トランジスタ１３に流れる電流量が、第２トランジスタ１４を流れる電流量よりも多くなる。これとは反対に、第２トランジスタ１４が、第１トランジスタ１３よりも活性状態になると、第２トランジスタ１４に流れる電流量が、第１トランジスタ１３を流れる電流量よりも多くなる。なお、本実施形態に係るミラートランジスタ１９，２０はＮチャネル型ＭＯＳＦＥＴであり、ミラートランジスタ１９，２０それぞれのチャネル幅Ｗをチャネル長Ｌにて割った値を、α１、α２とすると、α１＝α２という関係が成立している。

出力部３０は、トランジスタ３１〜３８を有する。トランジスタ３１〜３４はＰチャネル型ＭＯＳＦＥＴであり、トランジスタ３５〜３８はＮチャネル型ＭＯＳＦＥＴである。図１に示すように、一つの定電圧源からグランドに向かって、トランジスタ３１，３３，３５，３７が順次直列に接続され、もう一つの定電圧源からグランドに向かって、トランジスタ３２，３４，３６，３８が順次直列に接続されている。そして、トランジスタ３１，３２それぞれの制御電極が互いに接続され、トランジスタ３３，３４それぞれの制御電極が互いに接続され、トランジスタ３５，３６それぞれの制御電極が互いに接続され、トランジスタ３７，３８それぞれの制御電極が互いに接続されている。また、トランジスタ３７，３８それぞれの制御電極がトランジスタ３３とトランジスタ３５との間に接続され、カレントミラー回路が構成されている。

トランジスタ３１，３２の制御電極にはそれぞれがＯＮ状態となる第１バイアス電圧が印加され、トランジスタ３３，３４の制御電極にはそれぞれがＯＮ状態となる第２バイアス電圧が印加され、トランジスタ３５，３６の制御電極にはそれぞれがＯＮ状態となる第３バイアス電圧が印加される。これら、バイアス電圧が印加されるトランジスタ３１〜３６は、トランジスタ３７，３８によって構成されるカレントミラー回路のドレイン電流のドレイン電圧依存性を無くす機能を果たし、その性能を向上する役割を果たしている。

図２に示すように、トランジスタ３１とトランジスタ３３との間に第１トランジスタ１３のドレイン電極が接続され、トランジスタ３２とトランジスタ３４との間に第２トランジスタ１４のドレイン電極が接続されている。そして、トランジスタ３４とトランジスタ３６との間に出力端子３９が接続されている。出力部３０を構成するトランジスタ３１〜３８を流れる電流、及び、出力端子３９から出力される信号は、差動対１１を構成するトランジスタ１３，１４を流れる電流に応じて変動する。例えば、第２トランジスタ１４に流れる電流が増大して、第１トランジスタ１３に流れる電流が減少すると、トランジスタ３１，３３，３５，３７に流れる電流が増大して、トランジスタ３７がＯＮ状態になる。上記したように、トランジスタ３７，３８によってカレントミラー回路が構成されているので、トランジスタ３８もＯＮ状態になり、トランジスタ３７を流れる電流がトランジスタ３８を流れ、出力端子３９とグランドとが接続される。この結果、出力端子３９からＬｏ信号が出力される。これとは反対に、第１トランジスタ１３に流れる電流が増大して、第２トランジスタ１４に流れる電流が減少すると、トランジスタ３２，３４に流れる電流が増大する。この結果、出力端子３９からＨｉ信号が出力される。

整流素子５１，５２は、整流効果を奏する素子である。第１整流素子５１は、第１入力端子１５と第１トランジスタ１３の制御電極との間に接続され、第２整流素子５２は、第２入力端子１６と第２トランジスタ１４の制御電極との間に接続されている。整流素子５１，５２はそれぞれダイオードであり、第１整流素子５１のカソード電極が第１トランジスタ１３の制御電極に接続され、第２整流素子５２のカソード電極が第２トランジスタ１４の制御電極に接続されている。この構成により、第１入力端子１５から第１トランジスタ１３へと第１整流素子５１の順方向電流が流れ、第２入力端子１６から第２トランジスタ１４へと第２整流素子５２の順方向電流が流れる。また、第１トランジスタ１３の制御電極に印加される電圧が、第１入力電圧よりも第１整流素子５１の順方向電圧分低くなり、第２トランジスタ１４の制御電極に印加される電圧が、第２入力電圧よりも第２整流素子５２の順方向電圧分低くなっている。そして、第１トランジスタ１３の制御電極に入力される電圧は、第１整流素子５１のカソード電極側の電圧よりもアノード電極側の電圧（第１入力電圧）が高くならない限り、変動し難くなっている。同じく、第２トランジスタ１４の制御電極に入力される電圧は、第２整流素子５２のカソード電極側の電圧よりもアノード電極側の電圧（第２入力電圧）が高くならない限り、変動し難くなっている。

なお、本実施形態では、閾値電圧を生成する閾値電圧生成部５０が、第２入力端子１６に接続されている。したがって第２トランジスタ１４の制御電極には、閾値電圧から第２整流素子５２の順方向電圧が差分された電圧が絶えず印加されている。第１入力端子１５に何も入力されていない状態では、第２トランジスタ１４がＯＮ状態になり、出力部３０からＬｏ信号が出力されている。

以下、コンパレータ１００の特徴点である電圧印加部６０について、図２に基づいて説明する。電圧印加部６０は、第１入力端子１５に第１入力電圧が入力されておらず、第２トランジスタ１４がＯＮ状態の場合において、第１トランジスタ１３がＯＮ状態となる手前の電圧レベルの補助電圧を定電流生成部１２の生成した定電流に基づいて生成し、生成された補助電圧を第１整流素子５１と第１トランジスタ１３の制御電極との間に印加するものである。

電圧印加部６０は、ミラートランジスタ６１〜６４、トランジスタ６５，６６、定電圧素子６７、定電流回路６８，６９、オペアンプ７０、ダイオード７１を有する。図２に示すように、第２定電圧源からグランドに向かって、第５ミラートランジスタ６３、第３ミラートランジスタ６１が順次直列に接続され、第３定電圧源からグランドに向かって、第６ミラートランジスタ６４、第３トランジスタ６５、第４ミラートランジスタ６２が順次直列に接続され、第４定電圧源からグランドに向かって、定電圧素子６７、第４トランジスタ６６、第４ミラートランジスタ６２が順次直列に接続されている。そして、第３トランジスタ６５の制御電極からグランドに向かって、オペアンプ７０、ダイオード７１、第１定電流回路６８が順次直列に接続され、第４トランジスタ６６の制御電極とグランドとの間に、第２定電流回路６９が接続されている。トランジスタ６５，６６それぞれの制御電極が、電圧印加部６０の出力端子に相当し、第３トランジスタ６５の制御電極が、オペアンプ７０とダイオード７１を介して、第１トランジスタ１３と第１整流素子５１との間に接続され、第４トランジスタ６６の制御電極が、第２トランジスタ１４と第２整流素子５２との間に接続されている。

図２に示すように、ミラートランジスタ６１，６２それぞれの制御電極は、第１ミラートランジスタ１９の制御電極と接続されている。これにより、ミラートランジスタ１９，６１によって第２カレントミラー回路が構成され、ミラートランジスタ１９，６２によって第３カレントミラー回路が構成されている。また、第５ミラートランジスタ６３の制御電極が、ミラートランジスタ６１，６３の間、及び、第６ミラートランジスタ６４の制御電極に接続されている。これにより、ミラートランジスタ６３，６４によって第４カレントミラー回路が構成されている。以上の構成により、第２〜第４カレントミラー回路のミラー量に応じた電流が、ミラートランジスタ６１〜６４それぞれに流れる。

本実施形態に係るミラートランジスタ６１〜６４はＮチャネル型ＭＯＳＦＥＴであり、ミラートランジスタ６１〜６４それぞれのチャネル幅Ｗをチャネル長Ｌにて割った値を、α３、α４、α５、α６とすると、α１≠α３、α１＝α４、α５＝α６の関係が成立している。したがって、ミラートランジスタ６１，６３，６４それぞれを流れる電流は、第１ミラートランジスタ１９を流れる第１電流ｉ１とは異なり、第４ミラートランジスタ６２を流れる電流は、第１電流ｉ１と同一となっている。本実施形態では、第１電流ｉ１＝１０μＡであり、ミラートランジスタ６１，６３，６４を流れる電流（以下、第２電流と示す）は、２μＡとなっている。ちなみに、第６ミラートランジスタ６４を流れる第２電流ｉ２は、ｉ１×（α３／α１）×（α６／α５）と現される。そのため、本実施形態とは異なり、α１＝α３、α５≠α６、若しくは、α１≠α３、α５≠α６とすることによっても、第６ミラートランジスタ６４を流れる電流を、第１ミラートランジスタ１９を流れる電流と異ならせることができる。

図２に示すように、第３トランジスタ６５は、第６ミラートランジスタ６４を介して第３定電圧源と接続され、第４トランジスタ６６は、定電圧素子６７を介して第４定電圧源と接続されている。そして、トランジスタ６５，６６それぞれは、第４ミラートランジスタ６２を介してグランドと接続されている。第４ミラートランジスタ６２には、絶えず第１電流ｉ１が流れるので、ミラートランジスタ１９，２０それぞれを流れる電流量の総和は、第１電流ｉ１と等しくなっている。また、第６ミラートランジスタ６４には、第２電流ｉ２（＝２μＡ）が流れ、第３トランジスタ６５の制御電極が、トランジスタ６３，６５との間に接続されているので、第３トランジスタ６５を流れる電流量は、第２電流ｉ２で固定されている。したがって、第４トランジスタ６６を流れる電流量は、電流ｉ１−ｉ２（＝８μＡ）と固定されている。このトランジスタ６５，６６を流れる電流差に応じた電圧ΔＶが、特許請求の範囲に記載の補助電圧として、第１トランジスタ１３の制御電極と第１整流素子５１との間に印加される。この補助電圧ΔＶの印加により、第１入力端子１５へ電圧が印加されていない場合、第１トランジスタ１３に２μＡの電流が流れ、第２トランジスタ１４に８μＡの電流が流れる。

ちなみに、補助電圧ΔＶは、トランジスタ６５，６６の制御電極（電圧印加部６０の２つの出力端子）の間の電位差に相当し、それは、（２ｉ１／β）^０．５−（２（ｉ１−ｉ２）／β）^０．５に相当する。ｉ１＝１０μＡ、ｉ２＝２μＡを代入すると、ΔＶ＝−２／β^０．５と現される。ここで、βは、トランジスタ６５，６６それぞれのチャネル幅Ｗをチャネル長Ｌで割った値、キャリアの移動度、及び、ゲートと基板との間のゲート酸化膜の容量値に依存する係数である。ΔＶは、第１トランジスタ１３がＯＮ状態に移行する電圧（例えば２．５Ｖ）よりも低い電圧（例えば２．４５Ｖ）である。

図２に示すように、オペアンプ７０の非反転入力端子に第３トランジスタ６５の制御電極が接続され、自身の反転入力端子と出力端子とが接続されて、ボルテージホロアー回路が構成されている。また、オペアンプ７０の出力端子と反転入力端子との接続点に、ダイオード７１のカソード電極が接続され、オペアンプ７０の出力端子に、ダイオード７１のアノード電極が接続されている。そして、ダイオード７１のカソード電極とグランドとの間に、第１定電流回路６８が設けられ、第４トランジスタ６６の制御電極とグランドとの間に第２定電流回路６９が設けられている。この構成により、入力電圧の変動によって、トランジスタ６５，６６の制御電極に印加される電圧の変動が抑制され、補助電圧ΔＶの変動が抑制される。

次に、本実施形態に係るコンパレータ１００の作用効果を説明する。上記したように、補助電圧ΔＶが、第１トランジスタ１３の制御電極と第１整流素子５１との間に印加される。そのため、第１トランジスタ１３は、第１入力端子１５への電圧印加の有無に関わらず、絶えず２μＡ以上の電流が流れるようになっている。このように、第１トランジスタ１３には絶えず電流が流れるので、第１トランジスタ１３の寄生容量が全く充電されず、第１トランジスタ１３がＯＮ状態に移行し難い状態になること、すなわち、第１トランジスタ１３が著しく不活性状態になることが抑制される。これにより、第１トランジスタ１３の入力電圧に対する動作速度の高速化が実現される（図３参照）。なお、第１トランジスタ１３よりも後段に位置する出力部３０のトランジスタにも電流が流れ、各トランジスタの寄生容量がある程度充電された状態に保たれる。これによっても、入力電圧に対する出力部３０の動作速度が向上され、コンパレータ１００の動作速度が向上される。

ちなみに、図３の縦軸は電圧、横軸は時間を表し、実線は、第１実施形態に係る第１トランジスタ１３のゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）、破線は、比較例としてΔＶ未印加時における第１トランジスタのゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）を示している。電圧の立ち上がり、立ち下がりは、第１入力端子１５への第１入力電圧の印加に依る。そして、図３に示す本実施形態と比較例との応答速度の差異Δｔ１は、第１トランジスタ１３の制御電極側の配線抵抗やコンタクト抵抗等の寄生抵抗と、ゲート−ドレイン間の寄生容量との積によって定まる時定数に比例する。

ところで、トランジスタ１３，１４それぞれのソース電極に定電流が供給されるので、トランジスタ１３，１４それぞれを流れる電流の総和（総和定電流量）は、一定となっている。上記したように、第１トランジスタ１３には、絶えず補助電圧ΔＶが印加されるので、第１トランジスタ１３に流れる電流量は、一定量確保されることとなる。そのため、第２トランジスタ１４に流れる電流量は、上記総和定電流量よりも第１トランジスタに流れる電流量だけ少なくなる。しかしながら、逆に言えば、第１トランジスタ１３に定電流生成部１２から流れ込む電流量は、補助電圧ΔＶ印加分、少なくなっている。そのため、第２トランジスタ１４に流れる電流量は、２つの入力電圧の電圧レベルが一致し、且つ、双方のトランジスタ１３，１４に均等の電流（総和定電流量の１／２）が流れる活性状態に近くなっており、第２入力端子１６に閾値電圧生成部５０が接続されていない場合において、第２トランジスタ１４が著しく不活性状態になることも抑制される。これにより、第２トランジスタ１４の入力電圧に対する動作速度の高速化が実現される。以上、示したように、対を成す第１トランジスタ１３と第２トランジスタ１４それぞれの動作速度の高速化（入力電圧に対する応答性の向上）が実現される。

（第２実施形態）
次に、本発明の第２実施形態を、図４〜図６に基づいて説明する。第２実施形態に係るコンパレータ１００は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。なお、第１実施形態で示した要素と同一の要素には、同一の符号を付与している。

第１実施形態では、第１入力電圧が上昇する場合に、コンパレータ１００の動作速度が向上された例を示した。これに対し、本実施形態では、第１実施形態に係るコンパレータ１００とは異なり、第１入力電圧が下降する場合に、コンパレータ１００の動作速度が向上された点を特徴とする。

第２実施形態に係るコンパレータ１００は、第１実施形態に係るコンパレータ１００と以下の点で異なる。整流素子５１，５２及びダイオード７１それぞれのカソード電極とアノード電極の向きが反対になっている。第３トランジスタ６５の制御電極と第５定電圧源との間に第１定電流回路６８が設けられ、第４トランジスタ６６の制御電極と第６定電圧源との間に第１定電流回路６８が設けられている。また、補助電圧ΔＶも異なり、それは、第１トランジスタ１３がＯＮ状態に移行する電圧（例えば２．５Ｖ）よりもわずかに高い電圧（例えば２．５５Ｖ）となっている。なお、構成上の違いではないが、図１，２とは異なり、図４，５では、第１入力端子１５、第１整流素子５１、及び、第１トランジスタ１３と、第２入力端子１６、第２整流素子５２、及び、第２トランジスタ１４との配置を逆転させている。

以上の構成により、第１入力端子１５に２．５５Ｖよりも高い入力電圧（例えば５Ｖ）が印加された場合、第１整流素子５１に逆電圧が印加されるので、第１トランジスタ１３の制御電極に印加される電圧は２．５５Ｖに固定される（図６参照）。この結果、第１トランジスタ１３の寄生容量が過剰に充電されることが抑制される。これとは反対に、第１入力端子１５に印加される入力電圧が２．５５Ｖよりも低くなると、第１整流素子５１に順方向電圧が印加されるので、第１トランジスタ１３がＯＮ状態からＯＦＦ状態に移行して、第２トランジスタ１４を流れる電流量が増大する。上記したように、第１入力端子１５に、第１トランジスタ１３をＯＮ状態に移行する電圧が印加されている期間、第１トランジスタ１３の制御電極に印加される電圧が２．５５Ｖに固定され、第１トランジスタ１３の寄生容量が過剰に充電されることが抑制される。したがって、第１トランジスタ１３がＯＮ状態からＯＦＦ状態に移行するまでの時間が短縮される。これにより、第１トランジスタ１３の入力電圧に対する動作速度の高速化が実現される。なお、第１トランジスタ１３よりも後段に位置する出力部３０のトランジスタにも電流が流れ、各トランジスタの寄生容量が過剰に充電されるのが抑制される。これによっても、入力電圧に対する出力部３０の動作速度が向上され、コンパレータ１００の動作速度が向上される。

ちなみに、図６の縦軸は電圧、横軸は時間を表し、実線は、第２実施形態に係る第１トランジスタ１３のゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）、破線は、比較例としてΔＶ未印加時における第１トランジスタのゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）を示している。電圧の立ち上がり、立ち下がりは、第１入力端子１５への第１入力電圧の印加に依る。そして、図６に示す本実施形態と比較例との応答速度の差異Δｔ２は、第１トランジスタ１３の制御電極側の配線抵抗又はコンタクト抵抗等の寄生抵抗と、ゲート−ドレイン間の寄生容量との積によって定まる時定数に比例する。

（第３実施形態）
次に、本発明の第３実施形態を、図７及び図８に基づいて説明する。第３実施形態に係るコンパレータは、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。なお、上記した各実施形態で示した要素と同一の要素には、同一の符号を付与している。

第１実施形態では、第１入力電圧が増大する場合に、動作速度が向上されたコンパレータ１００を示した。また、第２実施形態では、第１入力電圧が減少する場合に、動作速度が向上されたコンパレータ１００を示した。これに対して、本実施形態では、第１、第２実施形態に記載のコンパレータ１００と、第１入力電圧が増大する場合に、第１実施形態に記載のコンパレータ１００の出力信号を出力し、且つ、第１入力電圧が減少する場合に、第２実施形態に記載のコンパレータ１００の出力信号を出力する論理回路８０と、を有するコンパレータ１００を示す。

以下においては、便宜上、第１実施形態に係るコンパレータ１００を第１コンパレータ１０１と示し、第２実施形態に係るコンパレータ１００を第２コンパレータ１０２と示す。

コンパレータ１０１，１０２それぞれの第１入力端子１５が電気的に接続され、それぞれに第１入力電圧が印加される構成となっている。また、コンパレータ１０１，１０２それぞれの第２入力端子１６が閾値電圧生成部５０に接続され、それぞれに閾値電圧が印加される構成となっている。そして、コンパレータ１０１，１０２それぞれの出力端子３９が論理回路８０に電気的に接続されている。

論理回路８０は、ポジティブ・エッジ・ゴーイング型のフリップフロップ８１，８２、インバータ８３、ＡＮＤ８４、ＯＲ８５，８６を有する。フリップフロップ８１，８２それぞれの入力ＤにＨｉ信号が常時入力され、第１フリップフロップ８１のクロックＣＬＫに第１コンパレータ１０１の出力端子３９が接続され、第２フリップフロップ８２のクロックＣＬＫに第２コンパレータ１０２の出力端子３９がインバータ８３を介して接続されている。以上により、第１コンパレータ１０１からＨｉ信号が出力されると、第１フリップフロップ８１の出力ＱからＨｉ信号が出力され、第２コンパレータ１０２からＬｏ信号（インバータ８３からＨｉ信号）が出力されると、第２フリップフロップ８２の出力ＱからＨｉ信号が出力される。

図７に示すように、第１フリップフロップ８１の出力Ｑは、論理回路８０（コンパレータ１００）の出力端子に接続され、フリップフロップ８１，８２それぞれの出力Ｑは、ＡＮＤ８４の入力端子に接続されている。したがって、第１コンパレータ１０１からＨｉ信号が出力され、第２コンパレータ１０２からＬｏ信号（インバータ８３からＨｉ信号）が出力された場合に、ＡＮＤ８４からＨｉ信号が出力される。

ＡＮＤ８４の出力端子は、ＯＲ８５，８６それぞれの一方の入力端子に接続され、ＯＲ８５，８６それぞれの他方の入力端子に、リセット信号が入力されるリセット配線８７が接続されている。論理回路８０（コンパレータ１００）の動作時において、リセット配線８７には、常時Ｌｏ信号が入力されるので、ＡＮＤ８４からＨｉ信号が出力された際に、ＯＲ８５，８６それぞれからＨｉ信号が出力される。

第１ＯＲ８５の出力端子は第１フリップフロップ８１のリセットＲに接続され、第２ＯＲ８６の出力端子は第２フリップフロップ８２のリセットＲに接続されている。したがって、ＯＲ８５，８６それぞれからＨｉ信号が出力されると、フリップフロップ８１，８２がリセットされ、フリップフロップ８１，８２それぞれからＬｏ信号が出力され、論理回路８０（コンパレータ１００）からＬｏ信号が出力される。

次に、論理回路８０の動作を図７，８に基づいて説明する。なお、図８の縦軸は電圧、横軸は時間を示している。そして、実線は、第１コンパレータ１０１の第１トランジスタ１３のゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）、破線は、比較例としてΔＶ未印加時における第１トランジスタのゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）、一点鎖線は、第２コンパレータ１０２の第１トランジスタ１３のゲート−ドレイン間電圧（ゲート−ドレイン間の寄生容量の充電状態）を示している。また、ｏｕｔ１は第１コンパレータ１０１の出力信号、ｉｎｖはインバータ８３の出力信号、Ｑ＿ｏｕｔ１は第１フリップフロップ８１の出力信号、Ｑ＿ｏｕｔ２は第２フリップフロップ８２の出力信号、ＡＮＤはＡＮＤ８４の出力信号、ＯＲはＯＲ８５，８６それぞれの出力信号を示している。ちなみに、Ｑ＿ｏｕｔ１は、論理回路８０（コンパレータ１００）の出力信号をも示している。

第１入力端子１５に第１入力電圧が入力されると、第１入力端子１５の電圧が上昇する。この場合、第１コンパレータ１０１の第１トランジスタ１３は、予め充電されているので、第２コンパレータ１０２の第１トランジスタ１３よりもΔｔ１だけ早くＯＮ状態へと移行する。この結果、第１コンパレータ１０１からは、第２コンパレータ１０２よりもΔｔ１だけ早くＨｉ信号が出力される。第１コンパレータ１０１からＨｉ信号が入力されると、それに伴って、第１フリップフロップ８１からＨｉ信号が出力され、コンペレータ１００からＨｉ信号が出力される。上記したように、第２コンパレータ１０２の出力端子３９は、インバータ８３を介して、第２フリップフロップ８２のＣＬＫに接続されている。そのため、第１コンパレータ１０１の第１トランジスタ１３よりもΔｔ１だけ遅く第２コンパレータ１０２の第１トランジスタ１３がＯＮ状態に移行したタイミングにおいて、立ち下がり信号が第２フリップフロップ８２のＣＬＫに入力される。この場合、第２フリップフロップ８２からＬｏ信号が出力される。

時間が経過して、第１入力端子１５の電圧が下降すると、第２コンパレータ１０２の第１トランジスタ１３は、過剰に充電されることが抑制されているので、第１コンパレータ１０１の第１トランジスタ１３よりも早くΔｔ２だけ早くＯＦＦ状態へと移行する。したがって、第２コンパレータ１０２からは、第１コンパレータ１０１よりもΔｔ２だけ早くＬｏ信号が出力される。第２コンパレータ１０２からＬｏ信号（インバータ８３からＨｉ信号）が出力されると、第２フリップフロップ８２からＨｉ信号が出力される。したがって、この場合、ＡＮＤ８４の２つの入力端子にＨｉ信号が入力されるので、ＡＮＤ８４からＨｉ信号が出力される。上記したように、リセット配線８７には、常時Ｌｏ信号が入力されているので、上記タイミングにおいて、ＯＲ８５，８６それぞれの２つの入力端子にＨｉ信号とＬｏ信号が出力され、ＯＲ８５，８６それぞれからＨｉ信号が出力される。これにより、２つのフリップフロップ８１，８２それぞれがリセット状態になり、第１フリップフロップ８１（コンパレータ１００）からＬｏ信号が出力される。

以上、示したように、第１入力電圧の立ち上がり時には、立ち上がり時において高速化された第１コンパレータ１０１の出力信号と電圧レベルが同一の信号（Ｈｉ信号）が外部に出力され、第１入力電圧の立ち下がり時には、立ち下がり時において高速化された第２コンパレータ１０２の出力信号と電圧レベルが同一の信号（Ｌｏ信号）が外部に出力される。これにより、第１入力電圧の立ち上がり時と立ち下がり時それぞれにおいて、動作速度が向上される。

本実施形態では、論理回路８０が、フリップフロップ８１，８２、インバータ８３、ＡＮＤ８４、ＯＲ８５，８６を有する例を示した。これに対して、第３実施形態に記載の論理回路８０と同等の機能を果たす論理回路８０としては、ＯＲ８５，８６をなくした、図９に示す構成を採用することができる。図９に示す論理回路８０では、第１フリップフロップ８１の出力端子がＡＮＤ８４の一方の入力端子に接続され、第２フリップフロップ８２の出力端子がインバータ８３を介してＡＮＤ８４の他方の入力端子に接続されている。そして、各フリップフロップ８１，８２のリセットＲにリセット配線８７が接続されている。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

各実施形態では、電圧印加部６０を構成するトランジスタがＭＯＳＦＥＴである例を示した。しかしながら、電圧印加部６０を構成するトランジスタとしてはバイポーラトランジスタを採用することもできる。ちなみに、この構成において、バイポーラトランジスタで構成されるカレントミラー回路のミラー量を変化させる場合、バイポーラトランジスタのエミッタ、ベース、コレクタそれぞれの面積を調整すればよい。なお、この変形例の場合、ミラートランジスタ１９，２０それぞれは、バイポーラトランジスタである。

各実施形態では、整流素子５１，５２がダイオードである例を示した。しかしながら、整流素子５１，５２としては、上記例に限定されず、ドレインとゲートとが電気的に接続されたＭＯＳＦＥＴを採用することもできる。

１０・・・差動入力部
１３・・・第１トランジスタ
１４・・・第２トランジスタ
３０・・・出力部
６０・・・電圧印加部
１００・・・コンパレータ

Claims (9)

1. 第１入力端子、第２入力端子、前記第１入力端子に入力される第１入力電圧が前記第２入力端子に入力される第２入力電圧よりも高い場合に一方がＯＮ状態、前記第１入力電圧よりも前記第２入力電圧が高い場合に他方がＯＮ状態となる、対を成す第１トランジスタと第２トランジスタ、及び、前記第１トランジスタと前記第２トランジスタそれぞれのソース電極若しくはエミッタ電極に定電流を供給する定電流生成部を有する差動入力部と、
   該差動入力部の出力信号に基づいて、Ｈｉ信号、若しくは、前記Ｈｉ信号よりも電圧レベルの低いＬｏ信号を出力する出力部と、を有するコンパレータであって、
   前記第１入力端子と前記第１トランジスタの制御電極との間に接続された、前記第１入力端子から前記第１トランジスタへ順方向電流が流れる第１整流素子と、
   前記第２入力端子と前記第２トランジスタの制御電極との間に接続された、前記第２入力端子から前記第２トランジスタへ順方向電流が流れる第２整流素子と、
   前記第１入力端子に前記第１入力電圧が入力されていない状態にて、前記第１トランジスタと前記第２トランジスタの双方に電流が均等に流れ、前記第１トランジスタが活性状態となる手前の電圧レベルの補助電圧を、前記定電流生成部の生成した定電流に基づいて生成し、生成された前記補助電圧を前記第１整流素子と前記第１トランジスタの制御電極との間に印加する電圧印加部と、を有することを特徴とするコンパレータ。
2. 前記定電流生成部は、第１定電圧源、該第１定電圧源とグランドとの間に接続された電圧降下素子、及び、該電圧降下素子とグランドとの間に接続された第１ミラートランジスタと、前記第１トランジスタ及び前記第２トランジスタそれぞれのソース電極若しくはエミッタ電極とグランドとの間に接続された第２ミラートランジスタとによって構成される第１カレントミラー回路を有し、
   前記電圧印加部は、前記第１ミラートランジスタと第２カレントミラー回路を構成する、第２定電圧源とグランドとの間に接続された第３ミラートランジスタ、前記第１ミラートランジスタと第３カレントミラー回路を構成する、第３定電圧源及び第４定電圧源それぞれとグランドとの間に接続された第４ミラートランジスタ、前記第２定電圧源と前記第３ミラートランジスタとの間に接続された第５ミラートランジスタ、該第５ミラートランジスタと第４カレントミラー回路を構成する、前記第３定電圧源と前記第４ミラートランジスタとの間に接続された第６ミラートランジスタ、該第６ミラートランジスタと前記第４ミラートランジスタとの間に接続された第３トランジスタ、前記第４定電圧源と前記第４ミラートランジスタとの間に接続された定電圧素子、該定電圧素子と前記第４ミラートランジスタとの間に接続された第４トランジスタ、前記第３トランジスタの制御電極とグランドとの間に接続された第１定電流回路、前記第４トランジスタとグランドとの間に接続された第２定電流回路、及び、前記第３トランジスタの制御電極から、前記第１整流素子と前記第１トランジスタとの間に向かって順に直列接続されたオペアンプとダイオードを有し、
   前記第１ミラートランジスタの制御電極は、前記第１ミラートランジスタと前記電圧降下素子との間、及び、前記第２ミラートランジスタ、前記第３ミラートランジスタ、前記第４ミラートランジスタそれぞれの制御電極と接続され、
   前記第５ミラートランジスタの制御電極は、前記第５ミラートランジスタと前記第３ミラートランジスタとの間、及び、前記第６ミラートランジスタの制御電極と接続され、
   前記第３トランジスタの制御電極は、前記第３トランジスタと前記第６ミラートランジスタとの間、及び、前記オペアンプと前記ダイオードを介して、前記第１整流素子と前記第１トランジスタの制御電極との間に接続され、
   前記第４トランジスタの制御電極は、前記第２整流素子と前記第２トランジスタの制御電極との間に接続され、
   前記オペアンプの非反転入力端子に前記第３トランジスタの制御電極が接続され、反転入力端子と出力端子とが接続されて、ボルテージホロアー回路が構成され、
   前記オペアンプの出力端子と前記反転入力端子との接続点に、前記ダイオードのカソード電極が接続され、前記オペアンプの出力端子に、前記ダイオードのアノード電極が接続されており、
   前記第１ミラートランジスタと、前記第２ミラートランジスタ及び前記第４ミラートランジスタそれぞれとは、同一の特性を有し、前記第１カレントミラー回路、及び、前記第３カレントミラー回路それぞれのミラーする電流量は等倍であり、
   前記第１ミラートランジスタと前記第３ミラートランジスタ、及び、前記第５ミラートランジスタと前記第６ミラートランジスタの少なくとも一方の組では、異なる特性を有し、前記第６ミラートランジスタを流れる電流量が、前記第１カレントミラー回路を流れる電流量よりも少なくなっており、
   前記補助電圧は、前記第３トランジスタの制御電極を流れる電流量によって決定されていることを特徴とする請求項１に記載のコンパレータ。
3. 前記第１〜第６ミラートランジスタは、ＭＯＳＦＥＴであり、
   前記第１ミラートランジスタ、前記第３ミラートランジスタ、前記第５ミラートランジスタ、及び、前記第６ミラートランジスタそれぞれのチャネル幅をチャネル幅にて割った値を、α１、α３、α５、α６とすると、
   α１とα３、及び、α５とα６の少なくとも一方の組では、値が異なることを特徴とする請求項２に記載のコンパレータ。
4. 前記第１整流素子は、カソード電極が、前記第１トランジスタの制御電極に接続された第１ダイオードであり、
   前記第２整流素子は、カソード電極が、前記第２トランジスタの制御電極に接続された第２ダイオードであることを特徴とする請求項１〜３いずれか１項に記載のコンパレータ。
5. 第１入力端子、第２入力端子、前記第１入力端子に入力される第１入力電圧が前記第２入力端子に入力される第２入力電圧よりも高い場合に一方がＯＮ状態、前記第１入力電圧よりも前記第２入力電圧が高い場合に他方がＯＮ状態となる、対を成す第１トランジスタと第２トランジスタ、及び、前記第１トランジスタと前記第２トランジスタそれぞれのソース電極若しくはエミッタ電極に定電流を供給する定電流生成部を有する差動入力部と、
   該差動入力部の出力信号に基づいて、Ｈｉ信号、若しくは、前記Ｈｉ信号よりも電圧レベルの低いＬｏ信号を出力する出力部と、を有するコンパレータであって、
   前記第１入力端子と前記第１トランジスタの制御電極との間に接続された、前記第１トランジスタから前記第１入力端子へ順方向電流が流れる第１整流素子と、
   前記第２入力端子と前記第２トランジスタの制御電極との間に接続された、前記第２トランジスタから前記第２入力端子へ順方向電流が流れる第２整流素子と、
   前記第１入力端子に前記第１入力電圧が入力されておらず、前記第２トランジスタがＯＮ状態の場合において、前記第１トランジスタがＯＮ状態となる電圧よりも電圧レベルが僅かに高い補助電圧を前記定電流生成部の生成した定電流に基づいて生成し、生成された前記補助電圧を前記第１整流素子と前記第１トランジスタの制御電極との間に印加する電圧印加部と、を有することを特徴とするコンパレータ。
6. 前記定電流生成部は、第１定電圧源、該第１定電圧源とグランドとの間に接続された電圧降下素子、及び、該電圧降下素子とグランドとの間に接続された第１ミラートランジスタと、前記第１トランジスタ及び前記第２トランジスタそれぞれのソース電極若しくはエミッタ電極とグランドとの間に接続された第２ミラートランジスタとによって構成される第１カレントミラー回路を有し、
   前記電圧印加部は、前記第１ミラートランジスタと第２カレントミラー回路を構成する、第２定電圧源とグランドとの間に接続された第３ミラートランジスタ、前記第１ミラートランジスタと第３カレントミラー回路を構成する、第３定電圧源及び第４定電圧源それぞれとグランドとの間に接続された第４ミラートランジスタ、前記第２定電圧源と前記第３ミラートランジスタとの間に接続された第５ミラートランジスタ、該第５ミラートランジスタと第４カレントミラー回路を構成する、前記第３定電圧源と前記第３ミラートランジスタとの間に接続された第６ミラートランジスタ、該第６ミラートランジスタと前記第４ミラートランジスタとの間に接続された第３トランジスタ、前記第４定電圧源と前記第４ミラートランジスタとの間に接続された定電圧素子、該定電圧素子と前記第４ミラートランジスタとの間に接続された第４トランジスタ、前記第３トランジスタの制御電極と第５定電圧源との間に接続された第１定電流回路、前記第４トランジスタと第６定電圧源との間に接続された第２定電流回路、及び、前記第３トランジスタの制御電極から、前記第１整流素子と前記第１トランジスタとの間に向かって順に直列接続されたオペアンプとダイオードを有し、
   前記第１ミラートランジスタの制御電極は、前記第１ミラートランジスタと前記電圧降下素子との間、及び、前記第２ミラートランジスタ、前記第３ミラートランジスタ、前記第４ミラートランジスタそれぞれの制御電極と接続され、
   前記第５ミラートランジスタの制御電極は、前記第５ミラートランジスタと前記第３ミラートランジスタとの間、及び、前記第６ミラートランジスタの制御電極と接続され、
   前記第３トランジスタの制御電極は、前記第３トランジスタと前記第６ミラートランジスタとの間、及び、前記オペアンプと前記ダイオードを介して、前記第１整流素子と前記第１トランジスタの制御電極との間に接続され、
   前記第４トランジスタの制御電極は、前記第２整流素子と前記第２トランジスタの制御電極との間に接続され、
   前記オペアンプの非反転入力端子に前記第３トランジスタの制御電極が接続され、反転入力端子と出力端子とが接続されて、ボルテージホロアー回路が構成され、
   前記オペアンプの出力端子と前記反転入力端子との接続点に、前記ダイオードのアノード電極が接続され、前記オペアンプの出力端子に、前記ダイオードのカソード電極が接続されており、
   前記第１ミラートランジスタと、前記第２ミラートランジスタ及び前記第４ミラートランジスタそれぞれとは、同一の特性を有し、前記第１カレントミラー回路、及び、前記第３カレントミラー回路それぞれのミラーする電流量は等倍であり、
   前記第１ミラートランジスタと前記第３ミラートランジスタ、及び、前記第５ミラートランジスタと前記第６ミラートランジスタの少なくとも一方の組では、異なる特性を有し、前記第６ミラートランジスタを流れる電流量が、前記第１カレントミラー回路を流れる電流量よりも少なくなっており、
   前記補助電圧は、前記第３トランジスタの制御電極を流れる電流量によって決定されていることを特徴とする請求項５に記載のコンパレータ。
7. 前記第１〜第６ミラートランジスタは、ＭＯＳＦＥＴであり、
   前記第１ミラートランジスタ、前記第３ミラートランジスタ、前記第５ミラートランジスタ、及び、前記第６ミラートランジスタそれぞれのチャネル幅をチャネル幅にて割った値を、α１、α３、α５、α６とると、
   α１とα３、及び、α５とα６の少なくとも一方の組では、値が異なることを特徴とする請求項６に記載のコンパレータ。
8. 前記第１整流素子は、アノード電極が、前記第１トランジスタの制御電極に接続された第１ダイオードであり、
   前記第２整流素子は、アノード電極が、前記第２トランジスタの制御電極に接続された第２ダイオードであることを特徴とする請求項５〜７いずれか１項に記載のコンパレータ。
9. 請求項４に記載のコンパレータとしての第１コンパレータと、
   請求項８に記載のコンパレータとしての第２コンパレータと、
   上記した２つのコンパレータの出力信号のいずれか一方を出力する論理回路と、を有するコンパレータであって、
   前記第１コンパレータの第１入力端子と前記第２コンパレータの第１入力端子とが電気的に接続され、
   前記第１コンパレータの第２入力端子と前記第２コンパレータの第２入力端子とが同電位となっており、
   前記論理回路は、前記第１コンパレータの第１トランジスタがＯＮ状態の場合に、前記第１コンパレータの出力信号と電圧レベルが同一の信号を出力し、前記第２コンパレータの第１トランジスタがＯＦＦ状態の場合に、前記第２コンパレータの出力信号と電圧レベルが同一の信号を出力することを特徴とするコンパレータ。

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