JP5532725B2

JP5532725B2 - 半導体装置

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Publication number: JP5532725B2
Application number: JP2009179078A
Authority: JP
Inventors: 幸信彦坂
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-07-31
Filing date: 2009-07-31
Publication date: 2014-06-25
Anticipated expiration: 2029-07-31
Also published as: JP2011035121A

Description

本発明は、用途の異なる複数のキャパシタを含む半導体装置に関する。

ＤＲＡＭや強誘電体メモリ等の半導体メモリに、情報を電荷として蓄積するキャパシタ（セルキャパシタ）が用いられる。セルキャパシタを上下に重ねて配置することにより、蓄積電荷量の増加を図る試みや、メモリセル部の面積を小さくする試みがなされている（特許文献１、２）。

半導体メモリが、ロジック回路混載の半導体素子や非接触ＩＣカード等に搭載される場合、セルキャパシタとは用途の異なる平滑キャパシタ等が、同一基板上に配置される。酸化シリコン等を誘電体膜に用いたキャパシタと、強誘電体キャパシタとを上下に重ねることにより、占有面積の低減及びノイズ伝搬の低減を図った半導体素子が提案されている（特許文献３）。

特開平１０−９３０３０号公報特開平１０−２４２４１０号公報特開２００３−６００５４号公報

強誘電体メモリのセルキャパシタには、低電圧動作を行うために、抗電界を下げて、低電圧での残留分極を大きくすることが望まれる。このために、強誘電体膜を薄膜化することが好ましい。ＤＲＡＭのセルキャパシタには、占有面積を大きくすることなく、静電容量を大きくするために、誘電体膜の薄膜化が望まれる。ところが、平滑キャパシタの誘電体膜を薄くすると、耐圧が低下し、絶縁膜の経時破壊（ＴＤＤＢ）特性が悪くなる。平滑キャパシタには、大容量のみならず、高い耐圧特性が求められる。

このように、求められる特性が異なる複数のキャパシタを同一基板上に混載するには、さらなる工夫が必要とされる。

本発明の一観点によると、半導体基板の上に配置される第１の下部電極、該第１の下部電極上に配置される第１の誘電体膜、および、該第１の誘電体膜上に配置される第１の上部電極を含む下層キャパシタと、前記下層キャパシタを覆う第１の層間絶縁膜と、前記第１の層間絶縁膜の上に配置される第２の下部電極、該第２の下部電極上に配置され、強誘電体材料を含み、前記第１の誘電体膜よりも薄い第２の誘電体膜、および、該第２の誘電体膜上に配置される第２の上部電極を含み、平面視において前記下層キャパシタに重なる複数の上層キャパシタと、前記半導体基板の上に、前記上層キャパシタに対応して配置され、前記上層キャパシタとともにメモリセルを構成する複数のトランジスタと、前記上層キャパシタを覆う第２の層間絶縁膜と、前記第２の上部電極と、該上層キャパシタに対応する前記トランジスタとを接続し、前記第２の層間絶縁膜の上に配置された配線と、前記第２の層間絶縁膜を貫通し、前記第２の下部電極に接続される導電部材と、前記半導体基板の上に配置され、前記第１の下部電極および前記第１の上部電極のどちらか一方と接続し、電源電圧が印加される電源配線と、前記半導体基板の上に配置され、前記第１の下部電極および前記第１の上部電極のどちらか他方と接続し、接地電位が印加されるグランド配線とを有する半導体装置、が提供される。

下層キャパシタと上層キャパシタとが、相互に異なる層に配置され、両者が相互に重なるため、キャパシタが占有する面積の増加を抑制することができる。２種類のキャパシタのプロセス条件を、キャパシタに求められる特性を得るために最適化することが可能である。

実施例による半導体装置の断面図である。（２Ａ）及び（２Ｂ）は、それぞれ実施例による半導体装置が適用される電源回路の等価回路図及びメモリ回路の等価回路図である。実施例による半導体装置の平面図である。（４Ａ）及び（４Ｂ）は、実施例による半導体装置の製造途中段階における断面図（その１）である。（４Ｃ）及び（４Ｄ）は、実施例による半導体装置の製造途中段階における断面図（その２）である。（４Ｅ）及び（４Ｆ）は、実施例による半導体装置の製造途中段階における断面図（その３）である。（４Ｇ）及び（４Ｈ）は、実施例による半導体装置の製造途中段階における断面図（その４）である。（４Ｉ）及び（４Ｊ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｋ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｌ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｍ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｎ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｏ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｐ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。（４Ｑ）は、実施例による半導体装置の製造途中段階における断面図（その５）である。

図１に、実施例による半導体装置の断面図を示す。ｐ型シリコンからなる半導体基板１０の表層部に、素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１により活性領域が画定される。活性領域内に、ｎチャネルＭＯＳトランジスタ１３が形成されている。図１では、１つの活性領域内に２つのＭＯＳトランジスタ１３が配置されている。ＭＯＳトランジスタ１３の各々は、ゲート電極１３Ｇ、ゲート絶縁膜、ソース及びドレインとなる一対の拡散領域１３Ｄを含む。一方のＭＯＳトランジスタ１３の一方の拡散領域１３Ｄが、他方のＭＯＳトランジスタ１３の一方の拡散領域１３Ｄを兼ねている。

ゲート電極１３Ｇ及び拡散領域１３Ｄの上面に、金属シリサイド膜１４が形成されている。半導体基板１０及びＭＯＳトランジスタ１３の上に、層間絶縁膜２０が形成されている。層間絶縁膜２０の上面は平坦化されている。層間絶縁膜２０内に、その上面から下面まで達する導電プラグ２２が埋め込まれている。導電プラグ２２は、金属シリサイド膜１４を介して、ＭＯＳトランジスタ１３の拡散領域１３Ｄに接続されている。

層間絶縁膜２０及び導電プラグ２２の上に、酸化防止膜２５が形成されている。酸化防止膜２５は、ＳｉＯＮ膜と酸化シリコン膜との２層を含む。酸化防止膜２５の一部の領域上に、複数の下層キャパシタ３５が配置されている。下層キャパシタ３５は、下部電極３１Ｐと上部電極３３Ｐ、及び両者の間に配置された強誘電体膜３２Ｐを含む。強誘電体膜３２Ｐが上部電極３３Ｐよりも外側に張り出し、下部電極３１Ｐが強誘電体膜３２Ｐよりも外側に張り出している。下部電極３１Ｐと酸化防止膜２５との間に、結晶性改善膜３０Ｐが挿入されている。

下層キャパシタ３５及び酸化防止膜２５の表面を、保護膜３７が覆っている。保護膜３７の上に、層間絶縁膜３８が形成されている。層間絶縁膜３８の上面は平坦化されている。導電プラグ４１が、層間絶縁膜３８の上面から、その下の導電プラグ２２の上面まで達する。他の導電プラグ４１が、層間絶縁膜３８の上面から上部電極３３Ｐまで達する。さらに他の導電プラグ４１が、層間絶縁膜３８の上面から、上部電極３３Ｐの側方を通過して下部電極３１Ｐまで達する。

層間絶縁膜３８及び導電プラグ４１の上に、酸化防止膜４３が形成されている。酸化防止膜４３は、ＳｉＯＮ膜と酸化シリコン膜との２層を含む。酸化防止膜４３の一部の領域上に、複数の上層キャパシタ５０が配置されている。上層キャパシタ５０は、下部電極４６Ｐと上部電極４８Ｐ、及び両者の間に配置された強誘電体膜４７Ｐを含む。強誘電体膜４７Ｐが上部電極４８Ｐよりも外側に張り出し、下部電極４６Ｐが強誘電体膜４７Ｐよりも外側に張り出している。下部電極４６Ｐと酸化防止膜４３との間に、結晶性改善膜４５Ｐが挿入されている。

上層キャパシタ５０及び酸化防止膜４３の表面を、保護膜５２が覆う。保護膜５２の上に、層間絶縁膜５４が形成されている。層間絶縁膜５４の上面は平坦化されている。層間絶縁膜５４の上に、保護膜５５が形成され、その上に層間絶縁膜５６が形成されている。

導電プラグ６２が、層間絶縁膜５６の上面から、その下の導電プラグ４１の上面まで達する。他の導電プラグ６２が、層間絶縁膜５６の上面から上部電極４８Ｐまで達する。さらに他の導電プラグ６２が、層間絶縁膜５６の上面から、上部電極４８Ｐの側方を通過し、下部電極４６Ｐまで達する。なお、下部電極４６Ｐまで達する導電プラグ６２は、図１の断面とは異なる位置に配置されるため、図１において破線で示されている。

層間絶縁膜５６及び導電プラグ６２の上に、配線６３が形成されている。配線６３は、導電プラグ６２に接続される。上層キャパシタ５０の上部電極４８Ｐは、１つの導電プラグ６２、１つの配線６３、他の導電プラグ６２、その下の導電プラグ４１、及びその下の導電プラグ２２を介して、ＭＯＳトランジスタ１３の１つの拡散領域１３Ｄに接続されている。

図２Ａ及び図２Ｂに、それぞれ実施例による半導体装置が採用される非接触型ＩＣカードの電源回路及びメモリ回路の等価回路図を示す。

図２Ａに示すように、アンテナ１００に誘起された交流電流が、ダイオードブリッジ回路１０１により整流される。整流された電圧は、電源配線Ｖ_ＤＤ及びグランド配線ＧＮＤに印加される。平滑キャパシタＣｓが電源配線Ｖ_ＤＤとグランド配線ＧＮＤとの間に挿入されている。この平滑キャパシタＣｓは、図１に示した下層キャパシタ３５に相当する。

図２Ｂに示すように、ワード線ＷＬとビット線ＢＬとの交差箇所に、メモリセルが配置されている。ワード線ＷＬに平行に、プレート線ＰＬが配置されている。メモリセルは、ＭＯＳトランジスタＴｒと、セルキャパシタＣｍとを含む。ＭＯＳトランジスタＴｒの一方の端子がビット線ＢＬに接続され、他方の端子がセルキャパシタＣｍを介してプレート線ＰＬに接続されている。ＭＯＳトランジスタＴｒのゲート電極は、ワード線ＷＬに接続されている。

セルキャパシタＣｍが、図１に示した上層キャパシタ５０に相当し、ＭＯＳトランジスタＴｒが、図１に示したＭＯＳトランジスタ１３に相当する。ビット線ＢＬにセンスアンプＳＡが接続されている。

図３に、実施例による半導体装置の平面図を示す。一点鎖線１Ａ−１Ａにおける断面図が図１に相当する。

下層キャパシタ３５の上部電極パターン１１１が、図３の横方向に、相互に間隔を隔てて配列している。上部電極パターン１１１は、図１の下層キャパシタ３５の上部電極３３Ｐに相当する。相互に隣り合う上部電極パターン１１１の間に、縦方向に延在する２本のゲートパターン１１４が横に並んで配置されている。ゲートパターン１１４は、図１に示したＭＯＳトランジスタ１３のゲート電極１３Ｇに相当する。ゲートパターン１１４の各々は、縦方向に配列した複数のＭＯＳトランジスタ１３で共有される。

ゲートパターン１１４の各々の両側に、縦方向に配列した複数の導電プラグＰ１が配置されている。導電プラグＰ１は、ＭＯＳトランジスタ１３の拡散領域１３Ｄに接続される。

下層キャパシタ３５の下部電極パターン１１０が、上部電極パターン１１１を内包するように配置されている。下部電極パターン１１０は、図１に示した下層キャパシタ３５の下部電極３１Ｐに相当する。下部電極パターン１１０は、上部電極パターン１１１の各々に対応する上部電極対応部１１０Ａと、横方向に並んだ２つの上部電極対応部１１０Ａ同士を接続する接続部１１０Ｂとを含む。接続部１１０Ｂは、導電プラグＰ１と重ならない領域に配置されている。接続部１１０Ｂ内に、下部電極３１Ｐに接続された導電プラグＰ２が配置されている。下部電極パターン１１０は、図２Ｂに示したプレート線ＰＬの役割を担う。

上部電極パターン１１１の内部に、各々が縦方向に延在する２つの下部電極パターン１１２が、横方向に間隔を隔てて配置されている。下部電極パターン１１２は、図１に示した上層キャパシタ５０の下部電極４６Ｐに相当する。図３では、下部電極パターン１１２が上部電極パターン１１１に完全に内包される例を示しているが、下部電極パターン１１２の一部が上部電極パターン１１１の外側に張り出していてもよい。上部電極パターン１１１の内部であって、かつ下部電極パターン１１２の外側に、上部電極３３Ｐに接続された導電プラグＰ３が配置されている。

下部電極パターン１１２内に、縦方向に配列した複数の上部電極パターン１１３が配置されている。上部電極パターン１１３は、図１に示した上層キャパシタ５０の上部電極４８Ｐに相当する。下部電極パターン１１２の内部であって、かつ上部電極パターン１１３と重ならない領域に、下部電極４６Ｐに接続された導電プラグＰ４が配置されている。上部電極パターン１１３の内部に、上部電極４８Ｐに接続された導電プラグＰ５が配置されている。

下層キャパシタ３５と上層キャパシタ５０とが重なるように配置されているため、キャパシタが占有する領域を小さくすることができる。強誘電体メモリのセルキャパシタの上部電極に接続される導電プラグ及び下部電極に接続される導電プラグの両方を、セルキャパシタの上方に配置したいわゆるプレーナ型の強誘電体メモリにおいては、セルキャパシタの下方には、導電プラグが配置されない。このため、セルキャパシタの下方に、メモリセル以外の用途に用いられるキャパシタ、例えば平滑キャパシタ等を配置することが有効である。

次に、図４Ａ〜図４Ｑを参照して、実施例による半導体装置の製造方法について説明する。

図４Ａに示すように、ｐ型シリコンからなる半導体基板１０の表層部に、素子分離絶縁膜１１を形成する。素子分離絶縁膜１１の形成には、シャロートレンチアイソレーション（ＳＴＩ）法またはシリコン局所酸化（ＬＯＣＯＳ）法を適用することができる。素子分離絶縁膜１１により、活性領域が画定される。

この活性領域内に、ｎチャネルＭＯＳトランジスタ１３を形成する。ＭＯＳトランジスタ１３は、ゲート絶縁膜、ゲート電極１３Ｇ、ソース及びドレインとなる拡散領域１３Ｄを含む。なお、活性領域の表層部にｐ型ウェルを形成してもよい。ｐ型ウェルは、例えばボロン（Ｂ）を、加速エネルギ３００ｋｅＶ、ドーズ量３．０×１０^１３ｃｍ^−２の条件でイオン注入することにより形成される。

ＭＯＳトランジスタ１３のゲート絶縁膜は、例えば熱酸化により形成され、その厚さは例えば３．０ｎｍである。ゲート電極１３Ｇには、例えば多結晶シリコンが用いられ、その厚さは約１８０ｎｍである。

ソース及びドレインとなる拡散領域１３Ｄのエクステンション部は、例えば砒素（Ａｓ）を、加速エネルギ１０ｋｅＶ、ドーズ量５．０×１０^１４ｃｍ^−２の条件でイオン注入することに形成される。拡散領域１３Ｄの高濃度部は、例えばリン（Ｐ）を、加速エネルギ１３ｋｅＶ、ドーズ量５．０×１０^１４ｃｍ^−２の条件でイオン注入することに形成される。

ゲート電極１３Ｇ、ソース及びドレインとなる拡散領域１３Ｄの上面に、金属シリサイド膜１４を形成する。金属シリサイド膜１４には、例えばＣｏＳｉ、ＮｉＳｉ等が用いられる。

図４Ｂに示すように、半導体基板１０の上に、ＭＯＳトランジスタ１３を覆うように層間絶縁膜２０を形成する。以下、層間絶縁膜２０の形成方法について説明する。

まず、厚さ２０ｎｍの酸化シリコン膜を、プラズマＣＶＤにより形成する。その上に、厚さ８０ｎｍの窒化シリコン膜を、プラズマＣＶＤにより形成する。さらにその上に、テトラエトキシシラン（ＴＥＯＳ）を用いたプラズマＣＶＤにより、厚さ１０００ｎｍの酸化シリコン膜を形成する。最後に、化学機械研磨（ＣＭＰ）を施し、酸化シリコン膜の表面を平坦化する。このように、層間絶縁膜２０は、基板側から順番に配置された酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜の３層を含む。平坦化後の層間絶縁膜２０の厚さは、半導体基板１０の表面を基準として約７００ｎｍとする。

図４Ｃに示すように、層間絶縁膜２０に複数のビアホール２１を形成する。ビアホール２１は、ＭＯＳトランジスタ１３の拡散領域１３Ｄに対応する位置に配置される。ビアホール２１の直径は、例えば０．２５μｍとする。ビアホール２１内に、導電プラグ２２を充填する。以下、導電プラグ２２の形成方法について説明する。

ビアホール２２の内面を覆うように、厚さ３０ｎｍのＴｉ膜及び厚さ２０ｎｍのＴｉＮ膜を、この順番に堆積させる。Ｔｉ膜及びＴｉＮ膜の堆積には、例えばスパッタリングが適用される。ビアホール２２内が完全に充填されるように、タングステン（Ｗ）膜を堆積させる。Ｗ膜の堆積には、例えばＣＶＤが適用される。層間絶縁膜２０の上に堆積しているＴｉ膜、ＴｉＮ膜、及びＷ膜をＣＭＰにより除去する。ビアホール２１内には、Ｔｉ膜、ＴｉＮ膜、及びＷ膜からなる導電プラグ２２が残る。Ｔｉ膜とＴｉＮ膜とは、密着層及び拡散防止層として機能する。

図４Ｄに示すように、層間絶縁膜２０及び導電プラグ２２の上に、２層構造の酸化防止膜２５を形成する。酸化防止膜２５は、厚さ１００ｎｍのＳｉＯＮ膜と、厚さ１３０ｎｍの酸化シリコン膜との２層を含む。ＳｉＯＮ膜の形成には、プラズマＣＶＤが適用され、酸化シリコン膜の形成には、ＴＥＯＳを用いたプラズマＣＶＤが適用される。

酸化防止膜２５の上に、結晶性改善膜３０、下部電極膜３１、及び強誘電体膜３２を、順番に形成する。結晶性改善膜３０には、例えば厚さ２０ｎｍのアルミナ膜が用いられる。下部電極膜２１には、たとえば厚さ１５０ｎｍのＰｔ膜を用いる。強誘電体膜３２には、例えば厚さ２００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）膜が用いられる。

結晶性改善膜３０、下部電極膜３１、及び強誘電体膜３２の形成には、例えばスパッタリングが適用される。成膜時の基板温度は、例えば２０℃〜１００℃とする。この条件で成膜すると、アモルファスのＰＺＴ膜が形成される。強誘電体膜３２に、ＰＺＴに代えて、他の強誘電体材料、例えばタンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸ビスマス（ＢＩＴ）、ＢｉＦｅＯ_３（ＢＦＯ）等を用いてもよい。

強誘電体膜３２を形成した後、例えば温度５００℃の条件で、ＰＺＴの結晶化アニールを行う。このアニールには、例えばラピッドサーマルアニール（ＲＴＡ）が適用される。

結晶化アニール後、強誘電体膜３２の上に、上部電極膜３３を形成する。上部電極膜３３には、例えば厚さ２００ｎｍのＩｒＯ_２膜が用いられる。上部電極膜３３の形成には、例えばスパッタリングが適用される。

図４Ｅに示すように、レジストパターンをエッチングマスクとして、上部電極膜３３をパターニングすることにより、上部電極３３Ｐを残す。次に、異なるレジストパターンをエッチングマスクとして、強誘電体膜３２をパターニングすることにより、パターニングされた強誘電体膜３２Ｐを残す。さらに、異なるレジストパターンをエッチングマスクとして、下部電極膜３１及び結晶性改善膜３０をパターニングすることにより、下部電極３１Ｐ、及びパターニングされた結晶性改善膜３０Ｐを残す。

平面視において、強誘電体膜３２Ｐは上部電極３３Ｐよりも大きく、下部電極３１Ｐは強誘電体膜３２Ｐよりも大きい。特に、下部電極３１Ｐは、ビアホールを配置するのに十分な広さの上面が露出するようにパターニングされる。下部電極３１Ｐ、強誘電体膜３２Ｐ、及び上部電極３３Ｐを含む下層キャパシタ３５が得られる。下層キャパシタ３５が配置されない領域には、酸化防止膜２５が露出する。

図４Ｆに示すように、酸化防止膜２５及び下層キャパシタ３５の上に保護膜３７を形成する。保護膜３７には、例えば厚さ２０ｎｍのアルミナ膜が用いられる。保護膜３７の形成には、例えばスパッタリングが適用される。保護膜３７を形成した後、酸素雰囲気中において、温度６５０℃の条件で６０分間の熱処理を行うことにより、プロセス中に生じた下層キャパシタ３５の特性の劣化を回復させる。下層キャパシタ３５等の強誘電体キャパシタの特性を回復させるための熱処理を、「回復アニール」という。

図４Ｇに示すように、保護膜３７の上に層間絶縁膜３８を形成する。層間絶縁膜３８は、例えばＴＥＯＳを用いたプラズマＣＶＤにより形成される。層間絶縁膜３８の成膜後、ＣＭＰを行って表面を平坦化する。平坦化後の厚さを、酸化防止膜２５の上面を基準として約１０００ｎｍとする。平坦化後、Ｎ_２Ｏプラズマ雰囲気中で熱処理を行うことにより、層間絶縁膜３８中の水分を脱離させる。

図４Ｈに示すように、層間絶縁膜３８及び保護膜３７を貫通する複数のビアホール３９を形成する。１つのビアホール３９は、下層キャパシタ３５の上部電極３３Ｐまで達する。もう１つのビアホール３９は、上部電極３３Ｐの側方を通過して、下部電極３１Ｐまで達する。ビアホール３９を形成した後、酸素雰囲気中において、温度５００℃の条件で６０分間の回復アニールを行う。

図４Ｉに示すように、層間絶縁膜３８、保護膜３７、及び酸化防止膜２５を貫通する複数のビアホール４０を形成する。ビアホール４０は、下層に配置された導電プラグ２２の位置に配置され、導電プラグ２２の上面を露出させる。

図４Ｊに示すように、ビアホール３９及びビアホール４０内に、導電プラグ４１を充填する。導電プラグ４１は、密着膜として機能する厚さ１２５ｎｍのＴｉＮ膜と、ＴｉＮ膜上に配置され、ビアホール内を埋め尽くすＷプラグを含む。なお、ビアホール内を埋め尽くすプラグに、Ｗの代わりに、ＴｉＡｌＮ、ＴｉＮ、Ｔｉ、Ａｌ、Ｃｕ、Ｒｕ、ＳｒＲｕＯ_３（ＳＲＯ）、Ｉｒ等を用いてもよい。また、プラグを、これらの膜の積層構造としてもよい。

図４Ｋに示すように、層間絶縁膜３８及び導電プラグ４１の上に、酸化防止膜４３を形成する。酸化防止膜４３は、例えば厚さ１００ｎｍのＳｉＯＮ膜と、厚さ１３０ｎｍの酸化シリコン膜とを含む。ＳｉＯＮ膜は、プラズマＣＶＤにより形成され、酸化シリコン膜は、ＴＥＯＳを用いたプラズマＣＶＤにより形成される。

酸化防止膜４３の上に、結晶性改善膜４５を形成する。結晶性改善膜４５には、例えば厚さ２０ｎｍのアルミナ膜が用いられる。結晶性改善膜４５の上に、下部電極膜４６及び強誘電体膜４７を順番に形成する。下部電極膜４６には、例えば厚さ１３０ｎｍ〜１８０ｎｍのＰｔ膜が用いられる。強誘電体膜４７には、例えば厚さ１３０ｎｍ〜１８０ｎｍのＰＺＴ膜が用いられる。なお、ＰＺＴに代えて、他の強誘電体材料を用いてもよい。結晶性改善膜４５は、その上のＰｔ膜及びＰＺＴ膜の結晶性を改善する機能を持つ。結晶性改善膜４５、下部電極膜４６、及び強誘電体膜４７の形成には、例えばスパッタリングが適用される。強誘電体膜４７を形成した後、強誘電体膜４７の結晶化アニールを行う。

結晶化アニール後、強誘電体膜４７の上に、部分上部電極膜４８Ａを形成する。部分上部電極膜４８Ａには、例えば、厚さ５０ｎｍの酸化イリジウム（ＩｒＯ）膜が用いられる。部分上部電極膜４８Ａを形成した後、再度、強誘電体膜４７の結晶化アニールを行う。

図４Ｌに示すように、部分上部電極膜４８Ａの上にＩｒＯ膜を堆積させることにより、部分上部電極膜４８Ａと、新たに堆積したＩｒＯ膜とからなる上部電極膜４８を形成する。上部電極膜４８の厚さは、例えば２００ｎｍ〜３００ｎｍとする。

図４Ｍに示すように、レジストパターンをエッチングマスクとして上部電極膜４８をパターニングすることにより、上部電極４８Ｐを残す。異なるレジストパターンをエッチングマスクとして強誘電体膜４７をパターニングすることにより、パターニングされた強誘電体膜４７Ｐを残す。さらに、異なるレジストパターンをエッチングマスクとして下部電極膜４６及び結晶性改善膜４５をパターニングすることにより、下部電極４６Ｐ、及びパターニングされた結晶性改善膜４５Ｐを残す。上部電極４８Ｐ、強誘電体膜４７Ｐ、及び下部電極４６Ｐを含む上層キャパシタ５０が得られる。上層キャパシタ５０が残らない領域には、酸化防止膜４３が露出する。

図４Ｎに示すように、酸化防止膜４３及び上層キャパシタ５０の上に、保護膜５２を形成する。保護膜５２には、例えば厚さ２０ｎｍのアルミナ膜が用いられる。保護膜５２の形成には、例えばスパッタリングが適用される。保護膜５２を形成した後、酸素雰囲気中において、温度６５０℃の条件で６０分間の回復アニールを行う。

図４Ｏに示すように、保護膜５２の上に、層間絶縁膜５４を形成し、その後、ＣＭＰを行って表面を平坦化する。層間絶縁膜５４の形成には、例えばＴＥＯＳを用いたプラズマＣＶＤが適用される。平坦化後の層間絶縁膜５４の厚さは、酸化防止膜４３の上面を基準として約１０００ｎｍとする。平坦化後、Ｎ_２Ｏプラズマ中において熱処理を行うことにより、層間絶縁膜５４内の水分を脱離させる。

水分を脱離させた後、層間絶縁膜５４の上に、保護膜５５を形成し、その上に層間絶縁膜５６を形成する。保護膜５５には、例えば厚さ３０ｎｍのアルミナ膜が用いられる。保護膜５５の形成には、例えばスパッタリングが適用される。層間絶縁膜５６には、例えば厚さ３００ｎｍの酸化シリコン膜が用いられる。層間絶縁膜５６の形成には、例えばプラズマＣＶＤが適用される。

図４Ｐに示すように、層間絶縁膜５６、保護膜５５、層間絶縁膜５４、及び保護膜５２を貫通し、上部電極４８Ｐまで到達するビアホール５９を形成する。ビアホール５９を形成した後、酸素雰囲気中において、温度５００℃の条件で６０分間の回復アニールを行う。下層キャパシタ３５を覆う層間絶縁膜３８と、上層キャパシタ５０を覆う層間絶縁膜５４との間に酸化防止膜４３が配置されているため、回復アニール時における導電プラグ４１の異常酸化が防止される。

図４Ｑに示すように、層間絶縁膜５６から、層間絶縁膜３８に埋め込まれた導電プラグ４１の上面まで達するビアホール６０を形成する。

その後、図１に示すように、ビアホール６０内に導電プラグ６２を充填する。導電プラグ６２は、例えばビアホール６０の内面を覆う厚さ１２５ｎｍのＴｉＮ膜と、ビアホール６０内を充填するＷ膜とを含む。層間絶縁膜５６及び導電プラグ６２の上に、配線６３を形成する。配線６３は、例えば下から順番に積層された厚さ６０ｎｍＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を含む。配線６３の上に、多層配線層及びパッドを形成する。

上記実施例では、相互に用途の異なる上層キャパシタ５０と下層キャパシタ３５とが、異なる工程で形成され、異なる層内に配置される。このため、各キャパシタの形成にあたり、キャパシタに求められる特性に最適化したプロセス条件を選択することができる。例えば、強誘電体メモリの動作電圧を低くし、平滑キャパシタのＴＤＤＢ特性を向上させるために、上層キャパシタ５０の強誘電体膜４７Ｐを、下層キャパシタ３５の強誘電体膜３２Ｐよりも薄くすることが好ましい。

上層キャパシタ５０の強誘電体膜４７Ｐには、強誘電体メモリとして機能させるために、残留分極を伴う強誘電特性が求められる。これに対し、下層キャパシタ３５の強誘電体膜３２Ｐには、強誘電特性は求められず、高い誘電率が求められる。従って、上層キャパシタ５０の形成時には、結晶化アニール、回復アニール等の工程を行い、良好な強誘電特性を確保することが好ましい。これに対し、下層キャパシタ３５の形成時には、上層キャパシタ５０の形成時に比べて、工程を簡略化することが可能である。

下層キャパシタ３５は、上層キャパシタ５０よりも広い面積を占めている。このため、下層キャパシタ３５には、上層キャパシタ５０のような高い加工精度が要求されない。従って、図４Ｅに示した下層キャパシタ３５の加工工程において、上部電極３３Ｐと強誘電体膜３２Ｐとを同一のエッチングマスクを用いて加工してもよい。これにより、工程数の増加を抑制することができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１０半導体基板
１１素子分離絶縁膜
１３ＭＯＳトランジスタ
１４金属シリサイド膜
２０層間絶縁膜
２１ビアホール
２２導電プラグ
２５酸化防止膜
３０結晶性改善膜
３０Ｐパターニングされた結晶性改善膜
３１下部電極膜
３１Ｐ下部電極
３２強誘電体膜
３２Ｐパターニングされた強誘電体膜
３３上部電極膜
３３Ｐ上部電極
３５下層キャパシタ
３７保護膜
３８層間絶縁膜
３９、４０ビアホール
４１導電プラグ
４３酸化防止膜
４５結晶性改善膜
４６下部電極膜
４６Ｐ下部電極
４７強誘電体膜
４７Ｐパターニングされた強誘電体膜
４８上部電極膜
４８Ａ部分上部電極膜
４８Ｐ上部電極
５０上層キャパシタ
５２保護膜
５４層間絶縁膜
５５保護膜
５６層間絶縁膜
５９、６０ビアホール
６２導電プラグ
６３配線
１００アンテナ
１０１ダイオードブリッジ回路
１１０下部電極パターン
１１１上部電極パターン
１１２下部電極パターン
１１３上部電極パターン
１１４ゲートパターン

Claims

半導体基板の上に配置される第１の下部電極、該第１の下部電極上に配置される第１の誘電体膜、および、該第１の誘電体膜上に配置される第１の上部電極を含む下層キャパシタと、
前記下層キャパシタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に配置される第２の下部電極、該第２の下部電極上に配置され、強誘電体材料を含み、前記第１の誘電体膜よりも薄い第２の誘電体膜、および、該第２の誘電体膜上に配置される第２の上部電極を含み、平面視において前記下層キャパシタに重なる複数の上層キャパシタと、
前記半導体基板の上に、前記上層キャパシタに対応して配置され、前記上層キャパシタとともにメモリセルを構成する複数のトランジスタと、
前記上層キャパシタを覆う第２の層間絶縁膜と、
前記第２の上部電極と、該上層キャパシタに対応する前記トランジスタとを接続し、前記第２の層間絶縁膜の上に配置された配線と、
前記第２の層間絶縁膜を貫通し、前記第２の下部電極に接続される導電部材と、
前記半導体基板の上に配置され、前記第１の下部電極および前記第１の上部電極のどちらか一方と接続し、電源電圧が印加される電源配線と、
前記半導体基板の上に配置され、前記第１の下部電極および前記第１の上部電極のどちらか他方と接続し、接地電位が印加されるグランド配線と
を有する半導体装置。
前記複数の上層キャパシタは、前記第２の下部電極として、１つの下部電極パターンを共用しており、
複数の前記第２の上部電極は、前記下部電極パターン内に、前記半導体基板の面内方向に関して相互に間隔を隔てて配置されている請求項１に記載の半導体装置。