KR101958024B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101958024B1
KR101958024B1 KR1020110143278A KR20110143278A KR101958024B1 KR 101958024 B1 KR101958024 B1 KR 101958024B1 KR 1020110143278 A KR1020110143278 A KR 1020110143278A KR 20110143278 A KR20110143278 A KR 20110143278A KR 101958024 B1 KR101958024 B1 KR 101958024B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
film
region
transistor
pair
Prior art date
Application number
KR1020110143278A
Other languages
English (en)
Other versions
KR20120075412A (ko
Inventor
？뻬이 야마자끼
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120075412A publication Critical patent/KR20120075412A/ko
Application granted granted Critical
Publication of KR101958024B1 publication Critical patent/KR101958024B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers

Abstract

산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터에 있어서, 단채널 효과에 의한 전기 특성의 변동을 억제하고, 미세화한 반도체 장치를 제공한다. 또한, 온 전류를 향상시킨 반도체 장치를 제공한다.
비정질 영역인 한 쌍의 제2 산화물 반도체 영역과, 한 쌍의 제2 산화물 반도체 영역에 끼워져 있었던 제1 산화물 반도체 영역을 갖는 산화물 반도체막과, 게이트 절연막과, 게이트 절연막을 개재하여 제1 산화물 반도체 영역 상에 설치되는 게이트 전극을 갖는 반도체 장치에 있어서, 제2 산화물 반도체 영역에는 수소 또는 희가스 중의 어느 하나의 원소가 첨가되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스, 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 비정질 실리콘, 다결정 실리콘 등으로 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 갖고 있다.
실리콘을 사용한 트랜지스터에 대하여, 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체로서, 산화아연, In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
특허문헌 3에서는, 산화물 반도체를 사용한 스태거형의 트랜지스터에 있어서, 소스 영역 및 드레인 영역과, 소스 전극 및 드레인 전극 사이에 완충층으로서 도전성이 높은 질소를 포함하는 산화물 반도체를 형성하고, 산화물 반도체와, 소스 전극 및 드레인 전극과의 콘택트 저항을 저감하는 기술이 개시되어 있다.
비특허문헌 1에서는, 노출된 산화물 반도체에 아르곤 플라즈마 처리를 행함으로써 그 부분의 산화물 반도체의 저항률을 저하시켜, 자기정합적(self-aligned)으로 채널 영역, 소스 영역 및 드레인 영역을 형성한 톱 게이트 구조의 산화물 반도체 트랜지스터가 개시되어 있다.
그러나, 이 방법에서는, 산화물 반도체 표면을 노출시키고, 아르곤 플라즈마 처리를 행함으로써 소스 영역 및 드레인 영역이 되어야 할 부분의 산화물 반도체도 동시에 에칭되어, 소스 영역 및 드레인 영역이 박층화한다(비특허문헌 1의 도 8 참조). 그 결과, 소스 영역 및 드레인 영역의 저항이 증가하고 또한 박층화에 수반하는 오버에칭에 의한 불량품 발생의 확률도 증가한다.
이 현상은 산화물 반도체에의 플라즈마 처리에 사용하는 이온종의 원자 반경이 큰 경우에 현저해진다.
물론, 산화물 반도체층이 충분한 두께이면 문제는 되지 않지만, 채널 길이를 200 nm 이하로 하는 경우에는, 단채널 효과를 방지함과 동시에, 채널이 될 부분의 산화물 반도체층의 두께는 20 nm 이하, 바람직하게는 10 nm 이하일 것이 요구된다. 그러한 얇은 산화물 반도체층을 취급하는 경우에는 상기와 같은 플라즈마 처리는 바람직하지 않다.
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보 일본 특허 공개 제2010-135774호 공보
단채널 효과에 의한 전기 특성의 변동이 발생하기 어려운 트랜지스터를 사용한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 미세화한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 온 전류를 향상시킨 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는 비정질 영역인 한 쌍의 제2 산화물 반도체 영역과, 한 쌍의 제2 산화물 반도체 영역에 끼워져 있었던 제1 산화물 반도체 영역을 갖는 산화물 반도체막과, 게이트 절연막과, 게이트 절연막을 개재하여 제1 산화물 반도체 영역 상에 형성되는 게이트 전극을 갖는 반도체 장치이다.
상기 제1 산화물 반도체 영역은 비단결정이며, ab면에 수직인 방향으로부터 보아, 삼각형 또는 육각형의 원자 배열을 갖고 또한 c축에 수직인 방향으로부터 보아, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열한 상을 포함하는 재료이다.
또한, 본 명세서에서는, 비단결정이며, ab면에 수직인 방향으로부터 보아, 삼각형 또는 육각형의 원자 배열을 갖고 또한 c축에 수직인 방향으로부터 보아, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열한 상을 포함하는 산화물 반도체막을 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이라고 한다.
CAAC-OS는 단결정이 아니지만 또한 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS는 결정화한 부분(결정 부분)을 포함하는데, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다. CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC-OS를 지지하는 기판면이나 CAAC-OS의 표면이나 막면, 계면 등에 수직인 방향)으로 정렬되어 있어도 된다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, 기판면, 표면, 막면, 계면 등에 수직인 방향)을 향하고 있어도 된다.
CAAC-OS는 그의 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그의 조성 등에 따라, 가시광에 대하여 투명하거나 불투명하거나 한다. 이러한 CAAC-OS의 예로서, 막 형상으로 형성되고, 막 표면, 또는, 기판면, 또는, 계면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 보이고 또한 그의 막 단면을 관찰하면 금속 원자 또는 금속 원자와 산소 원자(또는 질소 원자)의 층상 배열이 보이는 재료를 들 수도 있다.
상기 산화물 반도체막은 In, Ga, Sn 및 Zn 중에서 선택된 2종 이상의 원소를 포함할 수 있다.
한 쌍의 제2 산화물 반도체 영역은 트랜지스터의 소스 영역 및 드레인 영역이 되고, 제1 산화물 반도체 영역은 트랜지스터의 채널 영역이 된다.
산화물 반도체막을 채널 영역에 사용한 톱 게이트 구조의 트랜지스터에 있어서, 소스 영역 및 드레인 영역은 게이트 전극을 마스크로 하여 산화물 반도체막에 이온을 첨가함으로써 형성할 수 있다. 게이트 전극을 마스크로 하여 소스 영역 및 드레인 영역을 형성함으로써 소스 영역 및 드레인 영역과, 게이트 전극과의 겹침이 발생하지 않는다. 그로 인해, 기생 용량을 저감할 수 있기 때문에, 트랜지스터를 고속 동작시킬 수 있다.
산화물 반도체막을 채널 영역에 사용한 보텀 게이트 구조의 트랜지스터에 있어서, 소스 영역 및 드레인 영역은 채널 보호막이 될 절연막을 마스크로 하여, 산화물 반도체막에 이온을 첨가함으로써 형성할 수 있다. 채널 보호막이 될 절연막은 산화물 반도체막의 백채널 부분을 보호하기 위하여 형성되고, 산화실리콘, 질화실리콘, 산화알루미늄, 또는 질화알루미늄 등 중에서 선택되는 재료를 단층 또는 적층시켜서 사용하는 것이 바람직하다.
또한, 상기와 같이 소스 영역 및 드레인 영역을 형성함으로써 산화물 반도체막과 소스 전극 및 드레인 전극 등의 배선 재료와의 콘택트 저항을 저감시킬 수 있다. 그에 의해, 트랜지스터의 온 전류를 향상시킬 수 있다.
트랜지스터의 소스 영역 및 드레인 영역을 형성하기 위한 이온 첨가는 이온 도핑법 또는 이온 주입법 등을 사용할 수 있다. 또한, 첨가하는 이온으로서는, 산화물 반도체막을 덮고, 절연막 등이 형성되어 있는 상태에서의 이온 첨가에 있어서는, 수소 또는 희가스 중에서 선택할 수 있다. 또한, 산화물 반도체막이 노출되어 있는 상태에서의 이온 첨가에 있어서는, 수소를 사용할 수 있다.
또한, 상기 이온을 첨가함으로써 소스 영역 및 드레인 영역에 포함되는 상기 이온의 양이, 5×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하가 되는 것이 바람직하다. 첨가하는 이온의 농도가 증가하면 제2 산화물 반도체 영역의 캐리어 밀도를 증가시킬 수 있지만, 첨가하는 이온의 농도가 너무 높으면 캐리어의 이동을 저해하여, 오히려 도전성을 저하시키게 된다.
또한, 상기 이온 첨가는 이온 도핑법 또는 이온 주입법 등을 이용한 주입 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜서 피첨가물에 대하여 플라즈마 처리를 행함으로써 이온을 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 건식 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
상기 이온 첨가한 후에 열처리를 행해도 된다. 상기 열처리는 소스 영역 및 드레인 영역이 결정화하지 않는 온도가 바람직하다.
또한, 이온 첨가한 제2 산화물 반도체 영역을, 트랜지스터의 소스 영역 및 드레인 영역으로서 형성함으로써 소스 영역 및 드레인 영역과, 배선과의 콘택트 저항을 저감할 수 있기 때문에, 트랜지스터의 온 전류를 증대시킬 수 있다.
본 발명의 일 형태에 의해, 단채널 효과에 의한 전기 특성의 변동이 발생하기 어려운 트랜지스터를 사용한 반도체 장치를 제공할 수 있다. 또한, 미세화한 반도체 장치를 제공할 수 있다. 또한, 온 전류를 향상시킨 반도체 장치를 제공할 수 있다.
상기한 바와 같이 희가스 등 원자 반경이 큰 원소를 사용하여, 산화물 반도체 내에 이온을 첨가하는 경우에는, 절연막 등의 보호막을 통하여 행함으로써 산화물 반도체막이 오버에칭될 일 없이, 소스 영역 및 드레인 영역을 형성할 수 있다.
도 1은 본 발명의 일 형태인 반도체 장치의 일례를 나타내는 상면도 및 단면도이다.
도 2는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시하는 단면도이다.
도 3은 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 단면도이다.
도 4는 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시하는 단면도이다.
도 5는 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 단면도이다.
도 6은 본 발명의 일 형태인 반도체 장치의 제작 공정의 일례를 도시하는 단면도이다.
도 7은 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 단면도이다.
도 8은 본 발명의 일 형태인 반도체 장치의 일례를 도시하는 단면도이다.
도 9는 산화물 반도체 및 금속 재료의 밴드 구조를 설명하는 도면이다.
도 10은 본 발명의 일 형태를 도시하는 회로도의 일례이다.
도 11은 본 발명의 일 형태를 도시하는 회로도의 일례이다.
도 12는 본 발명의 일 형태를 도시하는 회로도의 일례이다.
도 13은 본 발명의 일 형태를 도시하는 회로도의 일례이다.
도 14는 CPU의 구체예를 도시하는 블록도 및 그의 일부의 회로도이다.
본 발명의 실시 형태에 대해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면 간에 공통되어서 사용하고, 그의 반복의 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그의 스케일에 한정되는 것은 아니다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아니다. 그로 인해, 예를 들어, 「제1」를 「제2」 또는 「제3」 등과 적절히 치환하여 설명할 수 있다.
(실시 형태 1)
본 실시 형태에서는 도 1 및 도 2를 사용하여, 이온 첨가되어 있지 않은 제1 산화물 반도체 영역으로 이루어지는 채널 영역을 갖는 톱 게이트 구조의 트랜지스터에 있어서, 채널 영역과 동일층에 형성되는 이온 첨가된 제2 산화물 반도체 영역에서 소스 영역 및 드레인 영역을 구성한 예를 설명한다.
도 1은 톱 게이트 구조의 트랜지스터의 상면도 및 단면도이다. 여기서, 도 1의 (A)는 상면도이며, 도 1의 (B) 및 도 1의 (C)는 각각, 도 1의 (A)에 있어서의 A-B 단면 및 C-D 단면에 있어서의 단면도이다. 또한, 도 1의 (A)에서는 복잡해지지 않도록, 트랜지스터(151)의 구성 요소의 일부(예를 들어, 게이트 절연막(112), 층간 절연막(124) 등)을 생략하고 있다.
도 1에 도시하는 트랜지스터(151)는 절연 표면 위의 제1 산화물 반도체 영역(126) 및 한 쌍의 제2 산화물 반도체 영역(122)을 포함하는 산화물 반도체막(190)과, 산화물 반도체막(190) 위의 게이트 절연막(112)과, 게이트 절연막(112) 위의 게이트 전극(114)과, 게이트 절연막(112) 및 게이트 전극(114)을 덮는 층간 절연막(124)과, 층간 절연막(124)에 형성된 콘택트 홀(130)에 있어서, 한 쌍의 제2 산화물 반도체 영역(122)과 접속된 배선(116)을 갖는 트랜지스터이다. 본 실시 형태에서는 절연 표면으로서 기판(100) 위에 하지 절연막(102)을 형성한 경우에 대하여 설명한다.
여기서, 한 쌍의 제2 산화물 반도체 영역(122)은 트랜지스터(151)의 소스 영역 및 드레인 영역이 되고, 제1 산화물 반도체 영역(126)은 트랜지스터(151)의 채널 영역이 된다.
제1 산화물 반도체 영역(126) 및 한 쌍의 제2 산화물 반도체 영역(122)을 포함하는 산화물 반도체막(190)은 In, Ga, Sn 및 Zn 중에서 선택된 2종 이상의 원소를 포함하는 재료로 하면 된다. 예를 들어, 산화물 반도체막(190)은 In-Ga-Zn-O계 산화물 반도체로 한다.
또한, 제1 산화물 반도체 영역(126)은 CAAC-OS이다.
한 쌍의 제2 산화물 반도체 영역(122)은 비정질 영역이다. 또한, 제2 산화물 반도체 영역(122)은 수소 또는 희가스 중 임의의 1 이상의 원소가 포함되어 있고, 그의 농도는, 5×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하인 것이 바람직하다.
또한, 한 쌍의 제2 산화물 반도체 영역(122)은 도전율이 10 S/cm 이상 1000 S/cm 이하, 바람직하게는 100 S/cm 이상 1000 S/cm 이하로 한다. 도전율이 너무 낮으면 트랜지스터의 온 전류가 저하해 버린다. 또한, 도전율이 너무 높지 않도록 함으로써 한 쌍의 제2 산화물 반도체 영역(122)에서 발생하는 전계의 영향을 완화하여, 단채널 효과를 억제할 수 있다.
층간 절연막(124)의 재료는, 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄 등을 사용하면 되고, 적층 또는 단층으로 형성할 수 있다. 예를 들어, 열산화법, CVD법 또는 스퍼터링법 등으로 형성하면 된다. 바람직하게는, 층간 절연막(124)은 질화실리콘막 또는 질화산화실리콘막을 사용한다.
배선(116)은 후술하는 게이트 전극(114)과 동일한 구성으로 하면 된다.
이러한 구조를 가짐으로써 게이트 전극(114)과 한 쌍의 제2 산화물 반도체 영역(122)과의 사이에 발생하는 기생 용량이 거의 없고, 트랜지스터를 미세화하고, 채널 길이를 축소한 경우에도 임계값의 변동을 저감할 수 있다. 또한, 한 쌍의 제2 산화물 반도체 영역(122)과 배선(116)의 콘택트 저항이 저감되어, 트랜지스터의 온 전류를 증대할 수 있다. 또한, 제1 산화물 반도체 영역(126) 내의 수소 농도가 저감되어, 트랜지스터의 전기 특성 및 신뢰성을 높일 수 있다.
또한, 특별히 도시하지 않지만, 게이트 절연막(112)이 제1 산화물 반도체 영역(126) 위에만 형성되고, 한 쌍의 제2 산화물 반도체 영역(122)을 덮고 있지 않은 구조이어도 상관없다.
<트랜지스터의 제조 방법의 일례>
이어서, 도 1에 도시한 트랜지스터의 제조 방법에 대해서 도 2를 사용하여 설명한다.
우선, 도 2의 (A)에 도시한 바와 같이, 기판(100) 위에 하지 절연막(102)을 형성한다.
기판(100)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용해도 된다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄, 질화갈륨 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 상에 반도체 소자가 형성된 것을 기판(100)으로서 사용해도 된다.
또한, 기판(100)으로서 가요성 기판을 사용해도 된다. 가요성 기판 상에 트랜지스터를 형성하는 경우, 가요성 기판 상에 직접 트랜지스터를 제작해도 되고, 다른 기판에 트랜지스터를 제작한 후, 이것을 박리하고, 가요성 기판에 전치해도 된다. 또한, 트랜지스터를 박리하고, 가요성 기판에 전치하기 위해서는, 상기 다른 기판과 트랜지스터 사이에 박리층을 형성하면 된다.
하지 절연막(102)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막 또는 산화알루미늄막의 단층 또는 적층으로 하면 된다.
여기서, 산화질화실리콘이란 그의 조성에 있어서, 질소보다 산소의 함유량이 많은 것을 나타내고, 예를 들어, 산소가 50 원자％ 이상 70 원자％ 이하, 질소가 0.5 원자％ 이상 15 원자％ 이하, 규소가 25 원자％ 이상 35 원자％ 이하, 수소가 0 원자％ 이상 10 원자％ 이하의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란 그의 조성에 있어서, 산소보다 질소의 함유량이 많은 것을 나타내고, 예를 들어, 산소가 5 원자％ 이상 30 원자％ 이하, 질소가 20 원자％ 이상 55 원자％ 이하, 규소가 25 원자％ 이상 35 원자％ 이하, 수소가 10 원자％ 이상 25 원자％ 이하의 범위로 포함되는 것을 말한다. 단, 상기 범위는 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율은 그의 합계가 100 원자％를 초과하지 않는 값을 취한다.
하지 절연막(102)은 열처리에 의해 산소 방출되는 막을 사용해도 된다.
「열처리에 의해 산소 방출되는」이란 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석에서, 산소 원자로 환산한 산소의 방출량의 측정 방법에 대해서 이하에 설명한다.
TDS 분석했을 때의 기체의 방출량은 스펙트럼의 적분값에 비례한다. 이로 인해, 절연막의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 원자를 포함하는 시료의, 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석에서 얻어지는 질량수 32로 검출되는 스펙트럼의 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure 112011103867719-pat00001
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에 있어서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 상세 사항에 대해서는, 일본 특허 공개 평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은 전자 과학 주식회사 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016 atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 절연막에 있어서는, 산소 원자로 환산했을 때의 산소의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에 있어서, 열처리에 의해 산소 방출되는 절연막은 산소가 과잉인 산화실리콘(SiOX(X>2))이어도 된다. 산소가 과잉인 산화실리콘(SiOX(X>2))이란 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법에 의해 측정한 값이다.
하지 절연막으로부터 산화물 반도체막에 산소가 공급됨으로써 하지 절연막 및 산화물 반도체막의 계면 준위를 저감할 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여 발생할 수 있는 전하 등이, 상술한 하지 절연막 및 산화물 반도체막의 계면에 포획되는 것을 억제할 수 있고, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체막의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 발생한다. 이 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 이 경향은 백채널측에서 발생하는 산소 결손에 있어서 현저하다. 또한, 본 실시 형태에 있어서의 백채널이란 산화물 반도체막에 있어서 하지 절연막측의 계면 근방을 가리킨다. 하지 절연막으로부터 산화물 반도체막에 산소가 충분히 방출됨으로써 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막의 산소 결손을 보충할 수 있다.
즉, 산화물 반도체막에 산소 결손이 발생하면, 하지 절연막과 산화물 반도체막과의 계면에 있어서의 전하의 포획을 억제하는 것이 곤란해지는 바, 하지 절연막에 열처리에 의해 산소 방출되는 절연막을 형성함으로써 산화물 반도체막 및 하지 절연막의 계면 준위, 및 산화물 반도체막의 산소 결손을 저감하고, 산화물 반도체막 및 하지 절연막의 계면에 있어서의 전하 포획의 영향을 작게 할 수 있다.
이어서, 하지 절연막(102) 위에 산화물 반도체막(140)을 형성한다.
산화물 반도체막(140)은 스퍼터링법에 의해, 두께 1 nm 이상 50 nm 이하의 산화물 반도체막을 성막하고, 상기 산화물 반도체막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막을 선택적으로 에칭하여 형성된다.
산화물 반도체막을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막의 에칭은 습식 에칭 또는 건식 에칭을 적절히 사용할 수 있다.
여기서, 산화물 반도체막을 성막하는 스퍼터링 장치에 대해서 이하에 상세 사항을 설명한다.
산화물 반도체막을 성막하는 처리실은 누설률을 1×10-10 Pa·m3/초 이하로 하는 것이 바람직하고, 그것에 의해 스퍼터링법에 의해 성막할 때, 막 내로의 불순물의 혼입을 저감할 수 있다.
누설률을 낮추기 위해서는, 외부 누설뿐만아니라 내부 누설을 저감 할 필요가 있다. 외부 누설이란 미소한 구멍이나 밀봉 불량 등에 의해 진공계의 밖으로부터 기체가 유입되는 것이다. 내부 누설이란 진공계 내의 밸브 등의 구획으로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 누설률을 1×10-10 Pa·m3/초 이하로 하기 위해서는, 외부 누설 및 내부 누설의 양면으로부터 대책을 마련할 필요가 있다.
외부 누설을 저감시키기 위해서는, 처리실의 개폐 부분은 메탈 가스킷으로 밀봉하면 된다. 메탈 가스킷은 불화철, 산화알루미늄, 또는 산화크롬에 의해 피복된 금속 재료를 사용하면 바람직하다. 메탈 가스킷은 O링과 비교하여 밀착성이 높아 외부 누설을 저감할 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등의 부동태에 의해 피복된 금속 재료를 사용함으로써 메탈 가스킷으로부터 발생하는 수소를 포함하는 방출 가스가 억제되고, 내부 누설도 저감할 수 있다.
처리실의 내벽을 구성하는 부재로서, 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 전술한 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복하여 사용해도 된다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의해 저감해 두면, 방출 가스를 저감할 수 있다. 또는, 전술한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복해도 된다.
또한, 스퍼터링 가스를 처리실에 도입하기 직전에 스퍼터링 가스의 정제기를 설치하는 것이 바람직하다. 이때, 정제기로부터 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써 배관으로부터의 방출 가스의 영향을 길이에 따라서 저감할 수 있다.
처리실의 배기는 드라이 펌프 등의 러핑 진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 따라서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다.
처리실의 내측에 존재하는 흡착물은 내벽에 흡착하고 있기 때문에 처리실의 압력에 영향을 미치지 않지만, 처리실을 배기했을 때의 가스 방출의 원인이 된다. 그러므로, 누설률과 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여 처리실에 존재하는 흡착물을 가능한 한 탈리하여 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진하기 위해서 처리실을 베이킹해도 된다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하기만 해서는 탈리하기 어려운 물 등의 탈리 속도를 더 빠르게 할 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
타깃으로서는, 아연을 포함하는 금속 산화물 타깃을 사용할 수 있다. 타깃으로 하여는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물 등의 타깃을 사용할 수 있다.
타깃의 일례로서, In, Ga, 및 Zn을 포함하는 금속 산화물 타깃을 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 조성비로 한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성비를 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수 비율]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[mol수 비율]의 조성비를 갖는 타깃을 사용할 수도 있다.
또한, 스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 스퍼터링 가스에는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 성막 시의 기판 온도는 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하이다. 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하에 기판을 열처리하면서 성막을 함으로써 막 내로의 수분(수소를 포함함) 등의 혼입을 방지할 수 있다. 또한, 결정을 포함하는 산화물 반도체막인 CAAC-OS막을 형성할 수 있다.
또한, 산화물 반도체막 성막 후에, 기판(100)에 열처리를 실시하고, 산화물 반도체막으로부터 수소를 방출시킴과 함께, 하지 절연막(102)에 포함되는 산소의 일부를, 산화물 반도체막과, 하지 절연막(102)에 있어서의 산화물 반도체막의 계면 근방으로 확산시키는 것이 바람직하다. 또한, 상기 열처리를 행함으로써 보다 결정성이 높은 CAAC-OS막을 형성할 수 있다.
상기 열처리의 온도는 산화물 반도체막으로부터 수소를 방출시킴과 함께, 하지 절연막(102)에 포함되는 산소의 일부를 방출시키고, 나아가 산화물 반도체막으로 확산시키는 온도가 바람직하고, 대표적으로는, 200℃ 이상 기판(100)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한 상기 열처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여 기판의 변형점 이상의 온도에서 열처리를 행할 수 있다. 그로 인해, 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성하기 위한 시간을 단축할 수 있다.
열처리는 불활성 가스 분위기에서 행할 수 있고, 대표적으로는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행해도 된다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성할 수 있지만, 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
또한, 상기 CAAC-OS막의 제조 방법은, 본 실시 형태에 나타내는 형성 방법에 한정되는 것은 아니다.
이와 같이, 산화물 반도체막의 성막 공정에 있어서, 처리실의 압력, 처리실의 누설률 등에 있어서, 불순물의 혼입을 최대한 억제함으로써 산화물 절연막 및 산화물 반도체막에 포함되는 수소 등 불순물의 혼입을 저감할 수 있다. 또한, 산화물 절연막으로부터 산화물 반도체막에의 수소 등 불순물의 확산을 저감할 수 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에는 결함이 형성되어 버린다.
이로 인해, 산화물 반도체막의 성막 공정에 있어서, 불순물을 극도로 저감시킴으로써 산화물 반도체막의 결함을 저감하는 것이 가능하다. 이러한 점에서, 불순물을 가능한 한 제거하고, 고순도화시킨 CAAC-OS를 채널 영역으로 함으로써 트랜지스터에 대한 광 조사나 BT 시험 전후에서의 임계값 전압의 변화량이 적기 때문에 안정된 전기적 특성을 가질 수 있다.
또한, 산화물 반도체막에 사용하는 것이 가능한 금속 산화물은 밴드 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
이어서, 산화물 반도체막(140) 위에 게이트 절연막(112), 게이트 전극(114)을 형성한다. 게이트 전극(114)은 도전막을 성막하고, 상기 도전막 위에 마스크를 형성한 후, 상기 마스크를 사용하여 도전막을 선택적으로 에칭하여 형성된다.
게이트 절연막(112)은 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄 또는 산화갈륨 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 예를 들어, 열산화법, CVD법, 스퍼터링법 등으로 형성하면 된다. 게이트 절연막(112)은 열처리에 의해 산소 방출되는 막을 사용해도 된다. 게이트 절연막(112)에 열처리에 의해 산소 방출되는 막을 사용함으로써 산화물 반도체에 발생하는 산소 결손을 수복할 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 게이트 절연막(112)로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 게이트 누설을 저감할 수 있다. 나아가, high-k 재료와, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 또는 산화갈륨 중 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연막(112)의 두께는 1 nm 이상 300 nm 이하, 보다 바람직하게는 5 nm 이상 50 nm 이하로 하면 된다.
게이트 전극(114)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수 중에서 선택된 금속 원소를 사용해도 된다. 또한, 게이트 전극(114)은 단층 구조나, 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다.
또한, 게이트 전극(114)은 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(114)과 게이트 절연막(112) 사이에 게이트 절연막(112)에 접하는 재료층으로서 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이들 막은 5 eV, 바람직하게는 5.5 eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(140)보다 높은 질소 농도, 구체적으로는 7 원자％ 이상의 In-Ga-Zn-O막을 사용한다.
이어서, 도 2의 (B)에 도시한 바와 같이, 산화물 반도체막(140)에 이온(150)을 첨가하는 처리를 행한다.
산화물 반도체막(140)에 이온(150)을 첨가하는 방법으로서 이온 도핑법 또는 이온 주입법을 사용할 수 있다. 또한, 첨가하는 이온(150)로서는, 산화물 반도체막을 덮고, 절연막 등이 형성되어 있는 상태에서의 이온 첨가에 있어서는, 수소 또는 희가스 중에서 선택할 수 있다. 또한, 산화물 반도체막이 노출되어 있는 상태에서의 이온 첨가에 있어서는 수소를 사용할 수 있다. 도 2의 (B)에 도시한 바와 같이 이온(150)의 첨가를 행함으로써 게이트 전극(114)이 마스크가 되기 때문에, 자기정합적으로 이온(150)이 첨가되는 영역인 제2 산화물 반도체 영역(122) 및 이온이 첨가되지 않은 영역인 제1 산화물 반도체 영역(126)이 형성된다(도 2의 (C)참조.).
또한, 이온(150)이 첨가된 제2 산화물 반도체 영역(122)은 이온 첨가의 데미지에 의해 결정성이 저감함으로써 비정질 영역이 된다. 또한, 이온의 첨가량 등의 첨가 조건을 조절함으로써 산화물 반도체에의 데미지량을 저감시킴으로써 완전한 비정질 영역이 되지 않도록 형성할 수도 있다. 그 경우, 제2 산화물 반도체 영역(122)은 적어도 제1 산화물 반도체 영역(126)보다 비정질 영역의 비율이 큰 영역이 된다.
또한, 상기 이온(150)의 첨가는 이온 도핑법 또는 이온 주입법 등을 이용한 주입 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜서 피첨가물에 대하여 플라즈마 처리를 행함으로써 이온을 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 건식 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
또한, 상기 이온(150)을 첨가한 후에 열처리를 행해도 된다. 상기 열처리는 제2 산화물 반도체 영역(122)이 결정화하지 않는 온도가 바람직하다.
이어서, 도 2의 (D)에 도시한 바와 같이, 게이트 절연막(112) 및 게이트 전극(114) 위에 층간 절연막(124)을 형성하고, 상기 층간 절연막(124)에 콘택트 홀(130)을 형성한다. 상기 콘택트 홀(130)에 있어서, 한 쌍의 제2 산화물 반도체 영역(122)과 접속하는 배선(116)을 형성한다.
층간 절연막(124)의 재료는, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄을 단층 또는 적층시켜서 사용할 수 있고, 스퍼터링법, CVD법 등에서 성막하면 된다. 이때, 열처리에 의해 산소를 방출하기 어려운 재료를 사용하는 것이 바람직하다. 이것은, 한 쌍의 제2 산화물 반도체 영역(122)의 도전율을 저하시키지 않기 위해서이다. 구체적으로는, CVD법에 의해, 실란 가스를 주재료로 하고, 산화질소 가스, 질소 가스, 수소 가스 및 희가스로부터 적절한 원료 가스를 혼합하여 성막하면 된다. 또한, 기판 온도를 300℃ 이상 550℃ 이하로 하면 된다. CVD법을 사용함으로써 열처리에 의해 산소를 방출하기 어려운 재료로 할 수 있다. 또한, 실란 가스를 주재료로 함으로써 막 내에 수소가 잔류하고, 상기 수소가 확산함으로써 한 쌍의 제2 산화물 반도체 영역(122)의 도전율을 더 높일 수 있다. 층간 절연막(124) 중의 수소 농도는 0.1 원자％ 이상 25 원자％ 이하로 하면 된다.
배선(116)의 재료는 게이트 전극(114)과 동일한 구성으로 하면 된다.
이상과 같은 공정에 의해 트랜지스터를 미세화하고, 채널 길이를 축소한 때에도 전기 특성이 양호하고, 또한 신뢰성이 높은 산화물 반도체를 사용한 트랜지스터를 제작할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는 실시 형태 1에서 나타낸 트랜지스터와 상이한 트랜지스터의 예에 대하여 도 3 및 도 4를 사용하여 설명한다.
도 3에 도시하는 트랜지스터(152)는 기판(100) 위의 하지 절연막(102)과, 하지 절연막(102) 위의 소스 전극 및 드레인 전극(216)과, 하지 절연막(102) 위의 제1 산화물 반도체 영역(226), 소스 전극 및 드레인 전극(216)과 접속된 한 쌍의 제2 산화물 반도체 영역(222)을 포함하는 산화물 반도체막(290)과, 산화물 반도체막(290) 위의 게이트 절연막(212)과, 게이트 절연막(212) 위의 게이트 전극(214)과, 게이트 절연막(212) 및 게이트 전극(214) 위의 층간 절연막(224)을 갖는 트랜지스터이다.
트랜지스터의 채널 길이는 한 쌍의 제2 산화물 반도체 영역(222)의 간격으로 정해진다. 채널 길이와 게이트 전극(214)의 폭이 일치하는 경우, 한 쌍의 제2 산화물 반도체 영역(222)과 게이트 전극(214)의 겹침이 없어지기 때문에 바람직한데, 채널 길이와 게이트 전극(214)의 폭이 일치하지 않아도 상관없다. 예를 들어, 채널 길이 보다 게이트 전극(214)의 폭이 좁을 경우, 전계의 집중이 완화되는 효과에 의해 단채널 효과를 저감할 수 있다.
<트랜지스터의 제조 방법의 일례>
이어서, 도 3에 도시한 트랜지스터의 제조 방법에 대해서 도 4를 사용하여 설명한다.
도 4의 (A)에 도시한 바와 같이, 기판(100) 위에 하지 절연막(102)을 형성한다.
이어서, 하지 절연막(102) 위에 소스 전극 및 드레인 전극(216)을 형성하고, 하지 절연막(102) 및 소스 전극 및 드레인 전극(216) 위에 산화물 반도체막(240)을 형성한다. 산화물 반도체막(240)은 실시 형태 1의 산화물 반도체막(140)과 마찬가지로 형성할 수 있다.
이어서, 소스 전극 및 드레인 전극(216) 및 산화물 반도체막(240)을 덮는 게이트 절연막(212)을 형성하고, 게이트 절연막(212) 위에 게이트 전극(214)을 형성한다.
이어서, 도 4의 (B)에 도시한 바와 같이, 산화물 반도체막(240)에 이온(150)을 첨가하는 처리를 행한다. 이온(150)의 첨가는 실시 형태 1과 동일한 처리를 행할 수 있다. 게이트 전극(214)을 마스크로 하여 이온(150)을 첨가함으로써 자기정합적으로 이온(150)이 첨가된 제2 산화물 반도체 영역(222) 및 이온(150)이 첨가되지 않은 제1 산화물 반도체 영역(226)을 형성할 수 있다(도 4의 (C)참조.).
또한, 상기 이온(150)을 첨가한 후에 열처리를 행해도 된다. 상기 열처리는 제2 산화물 반도체 영역(222)이 결정화하지 않는 온도가 바람직하다.
이어서, 도 4의 (D)에 도시한 바와 같이, 게이트 절연막(212) 및 게이트 전극(214) 위에 층간 절연막(224)을 형성한다. 또한, 특별히 도시하지 않지만, 층간 절연막(224)에 콘택트 홀을 형성하고, 상기 콘택트 홀에 있어서, 소스 전극 및 드레인 전극(216)과 접속하는 배선을 형성해도 된다.
이상과 같은 공정에 의해, 트랜지스터를 미세화하고, 채널 길이를 축소한 때에도 전기 특성이 양호하고, 또한 신뢰성이 높은 산화물 반도체를 사용한 트랜지스터를 제작할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는 실시 형태 1 및 실시 형태 2에서 나타낸 트랜지스터와 다른 트랜지스터의 예에 대하여 도 5 및 도 6을 사용하여 설명한다.
도 5에 도시하는 트랜지스터(153)은 절연 표면을 갖는 기판(100)과, 기판(100) 위의 게이트 전극(314)과, 게이트 전극(314) 위의 게이트 절연막(312)과, 게이트 절연막(312)을 개재하여 게이트 전극(314) 위에 형성된 제1 산화물 반도체 영역(326) 및 한 쌍의 제2 산화물 반도체 영역(322)을 포함하는 산화물 반도체막(390)과, 제1 산화물 반도체 영역(326) 위에 중첩하여 형성된 절연막(319)과, 한 쌍의 제2 산화물 반도체 영역(322)과 접속된 소스 전극 및 드레인 전극(316)과, 절연막(319) 및 소스 전극 및 드레인 전극(316) 위의 층간 절연막(324)을 갖는 트랜지스터이다. 또한, 기판(100) 위에 하지 절연막(102)을 갖는 구조로 해도 상관없다.
트랜지스터의 채널 길이는 한 쌍의 제2 산화물 반도체 영역(322)의 간격으로 정해진다. 채널 길이와 게이트 전극(314)의 폭이 일치하는 경우, 한 쌍의 제2 산화물 반도체 영역(322)과 게이트 전극(314)과의 겹침이 없어지기 때문에 바람직한데, 채널 길이와 게이트 전극(314)의 폭이 일치하지 않아도 상관없다. 예를 들어, 채널 길이 보다 게이트 전극(314)의 폭이 좁을 경우, 전계의 집중이 완화되는 효과에 의해 단채널 효과를 저감할 수 있다.
<트랜지스터의 제조 방법의 일례>
이어서, 도 5에 도시한 트랜지스터의 제조 방법에 대해서 도 6을 사용하여 설명한다.
도 6의 (A)에 도시한 바와 같이, 기판(100) 위에 하지 절연막(102)을 형성한다.
이어서, 하지 절연막(102) 위에 게이트 전극(314)을 형성하고, 게이트 전극(314)을 덮는 게이트 절연막(312)을 형성한다.
이어서, 게이트 절연막(312) 위에 산화물 반도체막(340)을 형성한다. 산화물 반도체막(340)은 실시 형태 1의 산화물 반도체막(140)과 마찬가지로 형성할 수 있다. 이어서, 산화물 반도체막(340) 위에 게이트 전극(314)과 중첩하는 절연막(319)을 형성한다.
이어서, 도 6의 (B)에 도시한 바와 같이, 산화물 반도체막(340)에 이온(150)을 첨가하는 처리를 행한다. 이온(150)에는 수소를 사용할 수 있다. 절연막(319)을 마스크로 하여 이온(150)을 첨가함으로써 자기정합적으로 이온(150)이 첨가된 제2 산화물 반도체 영역(322) 및 이온(150)이 첨가되지 않은 제1 산화물 반도체 영역(326)을 형성할 수 있다. 이어서, 제2 산화물 반도체 영역(322) 위에 소스 전극 및 드레인 전극(316)을 형성한다(도 6의 (C)참조.).
또한, 상기 이온(150)의 첨가는 이온 도핑법 또는 이온 주입법 등을 이용한 주입 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜서 피첨가물에 대하여 플라즈마 처리를 행함으로써 이온을 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 건식 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
또한, 상기 이온(150)을 첨가한 후에 열처리를 행해도 된다. 상기 열처리는 제2 산화물 반도체 영역(322)이 결정화하지 않는 온도가 바람직하다.
이어서, 도 6의 (D)에 도시한 바와 같이, 절연막(319), 제2 산화물 반도체 영역(322), 소스 전극 및 드레인 전극(316) 위에 층간 절연막(324)을 형성한다. 또한, 특별히 도시하지 않지만, 층간 절연막(324)에 콘택트 홀을 형성하고, 상기 콘택트 홀에 있어서, 소스 전극 및 드레인 전극(316)과 접속하는 배선을 형성해도 된다.
이상과 같은 공정에 의해, 트랜지스터를 미세화하고, 채널 길이를 축소한 때에도 전기 특성이 양호하고, 또한 신뢰성이 높은 산화물 반도체를 사용한 트랜지스터를 제작할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는 도 7을 사용하여 이온 첨가한 산화물 반도체를 사용한 저항 소자에 대하여 설명한다.
도 7의 (A)는 절연 표면을 갖는 기판(100)과, 기판(100) 위에 형성되는 이온 첨가한 산화물 반도체막(401)을 저항으로 하고, 상기 산화물 반도체막(401)과 접하여 도전막(403)을 형성함으로써 형성한 저항 소자(410)을 나타내고 있다. 이온 첨가한 산화물 반도체막(401)은 실시 형태 2에서 나타낸 제2 산화물 반도체 영역(222)과 마찬가지로 형성할 수 있다. 또한, 도전막(403)은 소스 전극 및 드레인 전극(216)과 마찬가지의 재료로 형성할 수 있다. 또한, 본 실시 형태에서는 기판(100) 위에 하지 절연막(102)이 형성되어 있다.
도 7의 (B)는 절연 표면을 갖는 기판(100)과, 기판(100) 위에 형성되는 이온 첨가한 산화물 반도체막(421)을 저항으로 하고, 상기 산화물 반도체막(421)과 접하여 절연막(425)이 형성되어 있고, 상기 절연막(425)과, 상기 산화물 반도체막(421)의 일부가 접하여 도전막(423)을 형성함으로써 형성한 저항 소자(420)를 나타내고 있다. 이온 첨가한 산화물 반도체막(421)은 실시 형태 2에서 나타낸 제2 산화물 반도체 영역(222)과 마찬가지로 형성할 수 있다. 또한, 절연막(425)은 게이트 절연막(212)과 마찬가지의 재료로 형성할 수 있다. 또한, 도전막(423)은 소스 전극 및 드레인 전극(216)과 마찬가지의 재료로 형성할 수 있다. 이와 같이 하여 저항 소자(420)를 형성함으로써 저항 소자에 있어서의 도전막 간의 거리를 일정하게 할 수 있고, 저항 소자의 저항값을 보다 정밀도가 좋은 것으로 할 수 있다. 또한, 본 실시 형태에서는 기판(100) 위에 하지 절연막(102)이 형성되어 있다.
(실시 형태 5)
본 실시 형태에서는 CAAC-OS막인 산화물 반도체막의 형성 방법에 대해서 실시 형태 1 내지 실시 형태 4에서 사용한 이외의 방법에 대해서 이하에 설명한다.
우선, 기판 상의 절연막에 접하는 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막은 1 원자층 이상 10 nm 이하, 바람직하게는 2 nm 이상 5 nm 이하로 한다.
제1 산화물 반도체막의 형성 시, 기판 온도를 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 하는 것이 바람직하다. 그에 의해, 형성한 제1 산화물 반도체막 내에 포함되는 수분(수소를 포함함) 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 제1 산화물 반도체막의 결정성을 향상시킬 수 있고, CAAC-OS막인 산화물 반도체막을 형성할 수 있다.
이어서, 제1 산화물 반도체막 형성 후, 제1 열처리를 행해도 된다. 상기 제1 열처리에 의해, 제1 산화물 반도체막으로부터 수분(수소 포함함)을 탈리시킬 수 있고, 또한 결정성도 향상시킬 수 있다. 상기 제1 열처리를 행함으로써 결정성이 높은 CAAC-OS막을 형성할 수 있다. 또한, 상기 제1 열처리는 200℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한 상기 제1 열처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여, 기판의 변형점 이상의 온도에서 열처리를 행할 수 있다. 그로 인해, 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성하기 위한 시간을 단축할 수 있다.
상기 제1 열처리는 불활성 가스 분위기에서 행할 수 있고, 대표적으로는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행해도 된다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성할 수 있지만, 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
이어서, 제1 산화물 반도체막 위에 제2 산화물 반도체막을 성막하여 산화물 반도체 적층체를 형성한다. 제2 산화물 반도체막은 제1 산화물 반도체막과 마찬가지의 방법으로 성막할 수 있다.
제2 산화물 반도체막을 성막할 때, 기판 열처리하면서 성막함으로써 제1 산화물 반도체막을 종결정으로, 제2 산화물 반도체막을 결정화시킬 수 있다. 이때, 제1 산화물 반도체막과 제2 산화물 반도체막이 동일한 원소로 구성되는 것을 호모에피택셜 성장이라고 한다. 또는, 제1 산화물 반도체막과 제2 산화물 반도체막이 적어도 1종 이상 서로 다른 원소로 구성되는 것을 헤테로에피택셜 성장이라고 한다.
또한, 제2 산화물 반도체막을 성막한 후, 제2 열처리를 행해도 된다. 제2 열처리는 제1 열처리와 마찬가지의 방법으로 행하면 된다. 제2 열처리를 행함으로써 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체 적층체로 할 수 있다. 또는, 제2 열처리를 행함으로써 제1 산화물 반도체막을 종결정으로, 제2 산화물 반도체막을 결정화시킬 수 있다. 이때, 제1 산화물 반도체막과 제2 산화물 반도체막이 동일한 원소로 구성되는 호모에피택셜 성장으로 하여도 상관없다. 또는, 제1 산화물 반도체막과 제2 산화물 반도체막이 적어도 1종 이상 서로 다른 원소로 구성되는 헤테로에피택셜 성장으로 하여도 상관없다.
이상의 방법으로 CAAC-OS막인 산화물 반도체막을 형성할 수 있다.
(실시 형태 6)
본 실시 형태에서는 실시 형태 1 내지 실시 형태 3에 나타낸 산화물 반도체막을 사용한 트랜지스터의 전기 특성에의 영향에 대해서 밴드도를 사용하여 설명한다.
도 9는, 도 8에 도시하는 트랜지스터의 A-B 단면에 있어서의 에너지 밴드도(모식도)를 도시한다. 또한, 도 8은 실시 형태 2로 도시한 도 3과 동일한 또는 동 등한 것이다. 또한, 도 9의 (B)는 소스와 드레인 사이의 전압을 등전위(Vd=0V)로 한 경우를 도시하고 있다. 도 8은 제1 산화물 반도체 영역(OS1로 함) 및 한 쌍의 제2 산화물 반도체 영역(OS2로 함)으로 이루어지는 산화물 반도체막과, 소스 전극 및 드레인 전극(메탈(metal)로 함)에 의해 형성되는 트랜지스터이다.
도 8에 있어서의 트랜지스터의 채널은 OS1에 의해 형성되어 있고, OS1은 막 내에서 수분(수소를 포함함) 등의 불순물을 가능한 한 제거, 탈리시켜서 고순도화함으로써 진성(I형)으로 한 것, 또는 한없이 진성에 접근한 산화물 반도체에 의해 형성되어 있다. 그렇게 함으로써 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨로 할 수 있다.
또한, 도 8에 있어서의 트랜지스터의 소스 영역 및 드레인 영역은 한 쌍의 OS2에 의해 형성되어 있고, OS2는 상기 OS1과 마찬가지로, 막 중으로부터 수분(수소를 포함함) 등의 불순물을 가능한 한 제거, 탈리시켜서 고순도화함으로써 진성(I형)으로 한 것, 또는 한없이 진성에 접근한 산화물 반도체로 하고, 그 후, 수소 또는 희가스 중, 적어도 어느 하나 중에서 선택된 이온을 첨가함으로써 도너 또는 산소 결손을 발생하여 형성된다. 그에 의해, OS2는 OS1과 비교하여 캐리어 밀도가 높아지고, 페르미 준위의 위치가 전도대에 가깝게 된다.
도 9의 (A)는 진공 준위(Evac로 함), 제1 산화물 반도체 영역(OS1로 함), 제2 산화물 반도체 영역(OS2로 함), 및 소스 전극 및 드레인 전극(메탈로 함)의 밴드 구조의 관계이다. 여기서, IP는 이온화 포텐셜, Ea는 전자 친화력, Eg는 밴드 갭, Wf는 일함수를 나타낸다. 또한, Ec는 전도대의 하단부, Ev는 가전자대의 상단부, Ef는 페르미 준위를 나타낸다. 또한, 각 부호의 말미에 나타내는 기호는 1이 OS1을, 2가 OS2를, m이 메탈을 각각 나타낸다. 여기서 메탈로서 Wf_m이 4.1 eV(티타늄 등)를 상정하고 있다.
OS1은 고순도화된 산화물 반도체이며, 지극히 캐리어 밀도가 낮기 때문에 Ef_1은 Ec 및 Ev의 대략 중앙에 있는 것으로 한다. 또한, OS2는 캐리어 밀도가 높은 n형의 산화물 반도체이며, Ec_2와 Ef_2가 대략 일치한다. OS1 및 OS2에 나타내는 산화물 반도체는 밴드 갭(Eg)이 3.15 eV, 전자 친화력(Ea)은 4.3 eV라고 말해지고 있다.
도 9의 (B)에 도시한 바와 같이, 채널인 OS1과, 소스 영역 및 드레인 영역인 OS2가 접촉하면, 페르미 준위가 일치하도록 캐리어의 이동이 일어나고, OS1 및 OS2의 밴드 단부가 구부러진다. 또한, OS2와, 소스 전극 및 드레인 전극인 메탈이 접촉한 경우에도, 페르미 준위가 일치하도록 캐리어의 이동이 일어나고, OS2의 밴드 단부가 구부러진다.
이와 같이, 채널이 되는 OS1과 소스 전극 및 드레인 전극이 되는 메탈과의 사이에 n형의 산화물 반도체인 OS2가 형성됨으로써 산화물 반도체와 금속의 콘택트를 오믹으로 할 수 있고, 또한 콘택트 저항을 저감시킬 수 있다. 그 결과로서 트랜지스터의 온 전류를 증가시킬 수 있다. 또한, OS1의 밴드 단부의 구부러짐을 작게 할 수 있기 때문에, 트랜지스터의 단채널 효과를 저감할 수 있다.
(실시 형태 7)
도 10의 (A)에 반도체 장치를 구성하는 기억 소자(이하, 메모리 셀이라고도 기재함)의 회로도의 일례를 도시한다. 메모리 셀은 산화물 반도체 이외의 재료를 채널 형성 영역에 사용한 트랜지스터(1160)와 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)로 구성된다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)는 실시 형태 1 및 실시 형태 2에 따라서 제작할 수 있다.
도 10의 (A)에 도시한 바와 같이, 트랜지스터(1160)의 게이트 전극과, 트랜지스터(1162)의 소스 전극 또는 드레인 전극 중 하나는 전기적으로 접속되어 있다. 또한, 제1 배선(1st Line: 소스선이라고도 칭함)이라고 트랜지스터(1160)의 소스 전극은 전기적으로 접속되고, 제2 배선(2nd Line: 비트선이라고도 칭함)과 트랜지스터(1160)의 드레인 전극은 전기적으로 접속되어 있다. 그리고, 제3 배선(3rd Line: 제1 신호선이라고도 칭함)과 트랜지스터(1162)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제4 배선(4th Line: 제2 신호선이라고도 칭함)과, 트랜지스터(1162)의 게이트 전극은 전기적으로 접속되어 있다.
산화물 반도체 이외의 재료, 예를 들어 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터(1160)는 충분한 고속 동작이 가능하기 때문에, 트랜지스터(1160)를 사용함으로써 기억 내용의 판독 등을 고속으로 행하는 것이 가능하다. 또한, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)는 트랜지스터(1160)에 비하여 오프 전류가 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(1162)를 오프 상태로 함으로써 트랜지스터(1160)의 게이트 전극의 전위를 지극히 장시간에 걸쳐 유지하는 것이 가능하다.
게이트 전극의 전위가 유지 가능하다고 하는 특징을 살림으로써 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
처음에, 정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여 트랜지스터(1162)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가 트랜지스터(1160)의 게이트 전극에 인가된다(기입). 그 후, 제4 배선의 전위를 트랜지스터(1162)가 오프 상태로 되는 전위로 하여 트랜지스터(1162)를 오프 상태로 함으로써 트랜지스터(1160)의 게이트 전극의 전위가 유지된다(유지).
트랜지스터(1162)의 오프 전류는 트랜지스터(1160)에 비하여 작기 때문에, 트랜지스터(1160)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다. 예를 들어, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 온 상태로 하는 전위이면, 트랜지스터(1160)의 온 상태가 장시간에 걸쳐 유지되게 된다. 또한, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 오프 상태로 하는 전위이면, 트랜지스터(1160)의 오프 상태가 장시간에 걸쳐 유지된다.
이어서, 정보의 판독에 대하여 설명한다. 상술한 바와 같이, 트랜지스터(1160)의 온 상태 또는 오프 상태가 유지된 상태에 있어서, 제1 배선에 소정의 전위(저전위)가 인가되면, 트랜지스터(1160)의 온 상태 또는 오프 상태에 따라 제2 배선의 전위는 상이한 값을 취한다. 예를 들어, 트랜지스터(1160)가 온 상태인 경우에는 제1 배선의 전위에 대하여 제2 배선의 전위가 저하하게 된다. 또한, 트랜지스터(1160)가 오프 상태인 경우에는 제2 배선의 전위는 변화하지 않는다.
이와 같이, 정보가 유지된 상태에 있어서, 제2 배선의 전위와 소정의 전위를 비교함으로써 정보를 판독할 수 있다.
이어서, 정보의 재기입에 대하여 설명한다. 정보의 재기입은 상기 정보의 기입 및 유지와 마찬가지로 행해진다. 즉, 제4 배선의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여 트랜지스터(1162)를 온 상태로 한다. 이에 의해, 제3 배선의 전위(새로운 정보에 관한 전위)가 트랜지스터(1160)의 게이트 전극에 인가된다. 그 후, 제4 배선의 전위를 트랜지스터(1162)가 오프 상태로 되는 전위로 하여 트랜지스터(1162)를 오프 상태로 함으로써 새로운 정보가 유지된 상태로 된다.
이와 같이, 개시하는 발명에 따른 메모리 셀은, 다시 정보의 기입에 의해 직접 정보를 재기입하는 것이 가능하다. 이 때문에 플래시 메모리 등에 있어서 필요해지는 소거 동작이 불필요해서, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 메모리 셀을 갖는 반도체 장치의 고속 동작이 실현된다.
또한, 도 10의 (A)의 메모리 셀을 발전시킨 메모리 셀의 회로도의 일례를 도 10의 (B)에 도시하였다.
도 10의 (B)에 도시하는 메모리 셀(1100)은 제1 배선 SL(소스선)과, 제2 배선 BL(비트선)과, 제3 배선 S1(제1 신호선)과, 제4 배선 S2(제2 신호선)과, 제5 배선 WL(워드선)과, 트랜지스터(1164)(제1 트랜지스터)와, 트랜지스터(1161)(제2 트랜지스터)와, 트랜지스터(1163)(제3 트랜지스터)로 구성되어 있다. 트랜지스터(1164) 및 트랜지스터(1163)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고 있고, 트랜지스터(1161)는 산화물 반도체를 채널 형성 영역에 사용하고 있다.
여기서, 트랜지스터(1164)의 게이트 전극과, 트랜지스터(1161)의 소스 전극 또는 드레인 전극 중 하나는 전기적으로 접속되어 있다. 또한, 제1 배선 SL과, 트랜지스터(1164)의 소스 전극은 전기적으로 접속되고, 트랜지스터(1164)의 드레인 전극과, 트랜지스터(1163)의 소스 전극은 전기적으로 접속되어 있다. 그리고, 제2 배선 BL과, 트랜지스터(1163)의 드레인 전극은 전기적으로 접속되고, 제3 배선 S1과, 트랜지스터(1161)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제4 배선 S2와, 트랜지스터(1161)의 게이트 전극은 전기적으로 접속되고, 제5 배선 WL과, 트랜지스터(1163)의 게이트 전극은 전기적으로 접속되어 있다.
이어서, 회로의 동작에 대하여 구체적으로 설명한다.
메모리 셀(1100)에의 기입을 행하는 경우에는 제1 배선 SL을 0V, 제5 배선 WL을 0V, 제2 배선 BL을 0V, 제4 배선 S2를 2V로 한다. 데이터 "1"을 기입하는 경우에는 제3 배선 S1을 2V, 데이터 "0"을 기입하는 경우에는 제3 배선 S1을 0V로 한다. 이때, 트랜지스터(1163)는 오프 상태, 트랜지스터(1161)는 온 상태로 된다. 또한, 기입 종료에 있어서는, 제3 배선 S1의 전위가 변화하기 전에, 제4 배선 S2를 0V로 하여 트랜지스터(1161)를 오프 상태로 한다.
그 결과, 데이터 "1" 기입 후에는 트랜지스터(1164)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0" 기입 후에는 노드 A의 전위가 약 0V가 된다. 노드 A에는 제3 배선 S1의 전위에 따른 전하가 축적되는데, 트랜지스터(1161)의 오프 전류는 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터와 비교하여 작고, 트랜지스터(1164)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다.
이어서, 메모리 셀의 판독을 행하는 경우에는 제1 배선 SL을 0V, 제5 배선 WL을 2V, 제4 배선 S2를 0V, 제3 배선 S1을 0V로 하고, 제2 배선 BL에 접속되어 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1163)는 온 상태, 트랜지스터(1161)는 오프 상태로 된다.
데이터 "0", 즉 노드 A가 약 0V의 상태이면 트랜지스터(1164)는 오프 상태이기 때문에, 제2 배선 BL과 제1 배선 SL간의 저항은 높은 상태가 된다. 한편, 데이터 "1", 즉 노드 A가 약 2V의 상태이면 트랜지스터(1164)가 온 상태이기 때문에, 제2 배선 BL과 제1 배선 SL 간의 저항은 낮은 상태가 된다. 판독 회로는 메모리 셀의 저항 상태의 차이로부터 데이터 "0", "1"을 판독할 수 있다. 또한, 기입 시의 제2 배선 BL은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 판독 시의 제3 배선 S1은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
또한, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대이어도 상관없다. 또한, 상술한 동작 전압은 일례이다. 동작 전압은 데이터 "0"의 경우에 트랜지스터(1164)가 오프 상태로 되고, 데이터 "1"의 경우에 트랜지스터(1164)가 온 상태로 되도록, 또한 기입 시에 트랜지스터(1161)가 온 상태, 기입 시 이외에서는 오프 상태로 되도록, 또한 판독 시에 트랜지스터(1163)가 온 상태로 되도록 선택하면 된다. 특히 2V 대신에 주변의 논리 회로의 전원 전위 VDD를 사용해도 된다.
본 실시 형태에서는 이해하기 쉽게 하기 위하여, 최소 기억 단위(1비트)의 메모리 셀에 대하여 설명했지만, 메모리 셀의 구성은 이것에 한정되는 것은 아니다. 복수의 메모리 셀을 적절히 접속하여, 보다 고도의 반도체 장치를 구성할 수도 있다. 예를 들어, 상기 메모리 셀을 복수 사용하여, NAND형이나 NOR형의 반도체 장치를 구성하는 것이 가능하다. 배선의 구성도 도 10의 (A)이나 도 10의 (B)에 한정되지 않고, 적절히 변경할 수 있다.
도 11에 m×n 비트의 기억 용량을 갖는 본 발명의 일 형태에 따른 반도체 장치의 블록 회로도를 도시한다.
도 11에 도시하는 반도체 장치는, m개의 제5 배선 및 제4 배선과, n개의 제2 배선 및 제3 배선과, 복수의 메모리 셀(1100)(1, 1) 내지 (1100)(m, n)이 세로 m개행×가로 n개열(m, n은 자연수)의 매트릭스 형상으로 배치된 메모리 셀 어레이(1110)와, 제2 배선 및 제3 배선 구동 회로(1111)나, 제4 배선 및 제5 배선 구동 회로(1113)나, 판독 회로(1112)와 같은 주변 회로로 구성되어 있다. 다른 주변 회로로서 리프레시 회로 등이 형성되어도 된다.
각 메모리 셀의 대표로서, 메모리 셀(1100)(i, j)을 생각한다. 여기서, 메모리 셀(1100)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은 제2 배선 BL(j), 제3 배선 S1(j), 제5 배선 WL(i) 및 제4 배선 S2(i), 및 제1 배선에 각각 접속되어 있다. 제1 배선에는 제1 배선 전위 Vs가 인가되어 있다. 또한, 제2 배선 BL(1) 내지 BL(n) 및 제3 배선 S1(1) 내지 S1(n)은 제2 배선 및 제3 배선 구동 회로(1111) 및 판독 회로(1112)에, 제5 배선 WL(1) 내지 WL(m) 및 제4 배선 S2(1) 내지 S2(m)은 제4 배선 및 제5 배선 구동 회로(1113)에 각각에 접속되어 있다.
도 11에 도시한 반도체 장치의 동작에 대하여 설명한다. 본 구성에서는, 행 마다의 기입 및 판독을 행한다.
제i행의 메모리 셀(1100)(i, 1) 내지 (1100)(i, n)에 기입을 행하는 경우에는 제1 배선 전위 Vs를 0V, 제5 배선 WL(i)을 0V, 제2 배선 BL(1) 내지 BL(n)을 0V, 제4 배선 S2(i)을 2V로 한다. 이때 트랜지스터(1161)는 온 상태로 된다. 제3 배선 S1(1) 내지 S1(n)은 데이터 "1"을 기입하는 열은 2V, 데이터 "0"을 기입하는 열은 0V로 한다. 또한, 기입 종료에 있어서는, 제3 배선 S1(1) 내지 S1(n)의 전위가 변화하기 전에, 제4 배선 S2(i)을 0V로 하여 트랜지스터(1161)를 오프 상태로 한다. 또한, 비선택의 제5 배선 WL은 0V, 비선택의 제4 배선 S2는 0V로 한다.
그 결과, 데이터 "1"의 기입을 행한 메모리 셀의 트랜지스터(1164)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위는 약 2V, 데이터 "0"의 기입을 행한 메모리 셀의 노드 A의 전위는 약 0V가 된다. 또한, 비선택 메모리 셀의 노드 A의 전위는 변함없다.
제i행의 메모리 셀(1100)(i, 1) 내지 (1100)(i, n)의 판독을 행하는 경우에는 제1 배선 전위 Vs를 0V, 제5 배선 WL(i)을 2V, 제4 배선 S2(i)을 0V, 제3 배선 S1(1) 내지 S1(n)을 0V로 하고, 제2 배선 BL(1) 내지 BL(n)에 접속되어 있는 판독 회로를 동작 상태로 한다. 판독 회로에서는, 예를 들어, 메모리 셀의 저항 상태의 차이로, 데이터 "0", "1"을 판독할 수 있다. 또한, 비선택의 제5 배선 WL은 0V, 비선택의 제4 배선은 0V로 한다. 또한, 기입 시의 제2 배선 BL은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 판독 시의 제3 배선 S1은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
또한, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대이어도 상관없다. 또한, 상술한 동작 전압은 일례이다. 동작 전압은 데이터 "0"의 경우에 트랜지스터(1164)가 오프 상태로 되고, 데이터 "1"의 경우에 트랜지스터(1164)가 온 상태로 되도록, 또한 기입 시에 트랜지스터(1161)가 온 상태, 기입 시 이외에서는 오프 상태로 되도록, 또한 판독 시에 트랜지스터(1163)가 온 상태로 되도록 선택하면 된다. 특히 2V 대신에 주변의 논리 회로의 전원 전위 VDD를 사용해도 된다.
(실시 형태 8)
본 실시 형태에서는 용량 소자를 갖는 메모리 셀의 회로도의 일례를 도시한다. 도 12의 (A)에 도시하는 메모리 셀(1170)은 제1 배선 SL, 제2 배선 BL, 제3 배선 S1, 제4 배선 S2와, 제5 배선 WL과, 트랜지스터(1171)(제1 트랜지스터)와, 트랜지스터(1172)(제2 트랜지스터)와, 용량 소자(1173)로 구성되어 있다. 트랜지스터(1171)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고 있고, 트랜지스터(1172)는 채널 형성 영역에 산화물 반도체를 사용하고 있다.
여기서, 트랜지스터(1171)의 게이트 전극과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(1173)의 한쪽의 전극은 전기적으로 접속되어 있다. 또한, 제1 배선 SL과, 트랜지스터(1171)의 소스 전극은 전기적으로 접속되고, 제2 배선 BL과, 트랜지스터(1171)의 드레인 전극은 전기적으로 접속되고, 제3 배선 S1과, 트랜지스터(1172)의 소스 전극 또는 드레인 전극의 다른쪽은 전기적으로 접속되고, 제4 배선 S2와, 트랜지스터(1172)의 게이트 전극은 전기적으로 접속되고, 제5 배선 WL과, 용량 소자(1173)의 다른쪽의 전극은 전기적으로 접속되어 있다.
이어서, 회로의 동작에 대하여 구체적으로 설명한다.
메모리 셀(1170)에의 기입을 행하는 경우에는 제1 배선 SL을 0V, 제5 배선 WL을 0V, 제2 배선 BL을 0V, 제4 배선 S2를 2V로 한다. 데이터 "1"을 기입하는 경우에는 제3 배선 S1을 2V, 데이터 "0"을 기입하는 경우에는 제3 배선 S1을 0V로 한다. 이때, 트랜지스터(1172)는 온 상태로 된다. 또한, 기입 종료에 있어서는, 제3 배선 S1의 전위가 변화하기 전에, 제4 배선 S2를 0V로 하여 트랜지스터(1172)을 오프 상태로 한다.
그 결과, 데이터 "1"의 기입 후에는 트랜지스터(1171)의 게이트 전극에 접속되는 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0"의 기입 후에는 노드 A의 전위가 약 0V가 된다.
메모리 셀(1170)의 판독을 행하는 경우에는 제1 배선 SL을 0V, 제5 배선 WL을 2V, 제4 배선 S2를 0V, 제3 배선 S1을 0V로 하고, 제2 배선 BL에 접속되어 있는 판독 회로를 동작 상태로 한다. 이때, 트랜지스터(1172)는 오프 상태로 된다.
제5 배선 WL을 2V로 한 경우의 트랜지스터(1171)의 상태에 대하여 설명한다. 트랜지스터(1171)의 상태를 정하는 노드 A의 전위는 제5 배선 WL-노드 A 간의 용량 C1과, 트랜지스터(1171)의 게이트 전극- 소스 전극과 드레인 전극 간의 용량 C2에 의존한다.
또한, 판독 시의 제3 배선 S1은 0V로 했지만, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 반대이어도 상관없다.
기입 시의 제3 배선 S1의 전위는 기입 후에 트랜지스터(1172)가 오프 상태로 되고 또한 제5 배선 WL의 전위가 0V인 경우에 트랜지스터(1171)가 오프 상태인 범위에서 데이터 "0", "1"의 전위를 각각 선택하면 된다. 판독 시의 제5 배선 WL 전위는 데이터 "0"의 경우에 트랜지스터(1171)이 오프 상태로 되고, 데이터 "1"의 경우에 트랜지스터(1171)이 온 상태로 되도록 선택하면 된다. 또한, 트랜지스터(1171)의 임계값 전압도 일례이다. 상술한 트랜지스터(1171)의 상태를 바꾸지 않는 범위이면, 어떤 임계값이어도 상관없다.
또한, 제1 게이트 전극, 및 제2 게이트 전극을 갖는 선택 트랜지스터와, 용량 소자를 갖는 메모리 셀을 사용하는 NOR형의 반도체 기억 장치의 예에 대하여 도 12의 (B)를 사용하여 설명한다.
도 12의 (B)에 도시하는 본 발명의 일 형태에 따른 반도체 장치는 i행(i는 2 이상의 자연수) j열(j는 자연수)로 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비한 메모리 셀 어레이를 구비한다.
도 12의 (B)에 도시하는 메모리 셀 어레이는, i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)에 매트릭스 형상으로 배열된 복수의 메모리 셀(1180)과, i개의 워드선 WL(워드선 WL_1 내지 워드선 WL_i)과, i개의 용량선 CL(용량선 CL_1 내지 용량선 CL_i)과, i개의 게이트선 BGL(게이트선 BGL_1 내지 게이트선 BGL_i)과, j개의 비트선 BL(비트선 BL_1 내지 비트선 BL_j)과, 소스선 SL을 구비한다.
또한, 복수의 메모리 셀(1180)의 각각(메모리 셀(1180)(M, N)(단, N은 1 이상 j 이하의 자연수, M은 1 이상 i 이하의 자연수)이라고도 함)은 트랜지스터(1181)(M, N)와, 용량 소자(1183)(M, N)와, 트랜지스터(1182)(M, N)를 구비한다.
또한, 반도체 기억 장치에 있어서, 용량 소자는 제1 용량 전극, 제2 용량 전극, 및 제1 용량 전극 및 제2 용량 전극에 중첩하는 유전체층으로 구성된다. 용량 소자는 제1 용량 전극 및 제2 용량 전극 간에 인가되는 전압에 따라서 전하가 축적된다.
트랜지스터(1181)(M, N)은 N 채널형 트랜지스터이며, 소스 전극, 드레인 전극, 제1 게이트 전극, 및 제2 게이트 전극을 갖는다. 또한, 본 실시 형태의 반도체 기억 장치에 있어서, 반드시 트랜지스터(1181)를 N 채널형 트랜지스터로 하지 않아도 된다.
트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 하나는 비트선 BL_N에 접속되고, 트랜지스터(1181)(M, N)의 제1 게이트 전극은 워드선 WL_M에 접속되고, 트랜지스터(1181)(M, N)의 제2 게이트 전극은 게이트선 BGL_M에 접속된다. 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 하나가 비트선 BL_N에 접속되는 구성으로 함으로써 메모리 셀마다 선택적으로 데이터를 판독할 수 있다.
트랜지스터(1181)(M, N)은 메모리 셀(1180)(M, N)에 있어서 선택 트랜지스터로서의 기능을 갖는다.
트랜지스터(1181)(M, N)로서는, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 사용할 수 있다.
트랜지스터(1182)(M, N)은 P 채널형 트랜지스터이다. 또한, 본 실시 형태의 반도체 기억 장치에 있어서, 반드시 트랜지스터(1182)을 P 채널형 트랜지스터로 하지 않아도 된다.
트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극 중 하나는 소스선 SL에 접속되고, 트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나는 비트선 BL_N에 접속되고, 트랜지스터(1182)(M, N)의 게이트 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나에 접속된다.
트랜지스터(1182)(M, N)은 메모리 셀(1180)(M, N)에 있어서, 출력 트랜지스터로서의 기능을 갖는다. 트랜지스터(1182)(M, N)로서는, 예를 들어 단결정 실리콘을 채널 형성 영역에 사용하는 트랜지스터를 사용할 수 있다.
용량 소자(1183)(M, N)의 제1 용량 전극은 용량선 CL_M에 접속되고, 용량 소자(1183)(M, N)의 제2 용량 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극의 다른쪽에 접속된다. 또한, 용량 소자(1183)(M, N)은 유지 용량으로서의 기능을 갖는다.
워드선 WL_1 내지 워드선 WL_i 각각의 전압은 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
비트선 BL_1 내지 비트선 BL_j 각각의 전압은 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
용량선 CL_1 내지 용량선 CL_i 각각의 전압은 예를 들어 디코더를 사용한 구동 회로에 의해 제어된다.
게이트선 BGL_1 내지 게이트선 BGL_i 각각의 전압은 예를 들어 게이트선 구동 회로를 사용하여 제어된다.
게이트선 구동 회로는 예를 들어 다이오드 및 제1 용량 전극이 다이오드의 애노드 및 게이트선 BGL에 전기적으로 접속되는 용량 소자를 구비하는 회로로 구성된다.
트랜지스터(1181)의 제2 게이트 전극의 전압을 조정함으로써 트랜지스터(1181)의 임계값 전압을 조정할 수 있다. 따라서, 선택 트랜지스터로서 기능하는 트랜지스터(1181)의 임계값 전압을 조정하여, 오프 상태에 있어서의 트랜지스터(1181)의 소스 전극 및 드레인 전극 사이에 흐르는 전류를 최대한 작게 할 수 있다. 따라서, 기억 회로에 있어서의 데이터의 유지 기간을 길게 할 수 있다. 또한, 데이터의 기입 및 판독에 필요한 전압을 종래의 반도체 장치보다 낮게 할 수 있기 때문에, 소비 전력을 저감할 수 있다.
(실시 형태 9)
본 실시 형태에서는 상기한 실시 형태에 나타내는 트랜지스터를 사용한 반도체 장치의 예에 대해서 도 13을 참조하여 설명한다.
도 13의 (A)에는 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 13의 (A)에 도시하는 메모리 셀 어레이(1120)는 복수의 메모리 셀(1130)이 매트릭스 형상으로 배열된 구성을 갖고 있다. 또한, 메모리 셀 어레이(1120)은 m개의 제1 배선, 및 n개의 제2 배선을 갖는다. 또한, 본 실시 형태에 있어서는, 제1 배선을 비트선 BL이라 칭하고, 제2 배선을 워드선 WL이라 칭한다.
메모리 셀(1130)은 트랜지스터(1131)와, 용량 소자(1132)로 구성되어 있다. 트랜지스터(1131)의 게이트 전극은 제1 배선(워드선 WL)과 접속되어 있다. 또한, 트랜지스터(1131)의 소스 전극 또는 드레인 전극 중 하나는 제2 배선(비트선 BL)과 접속되어 있고, 트랜지스터(1131)의 소스 전극 또는 드레인 전극 중 다른 하나는 용량 소자의 한쪽 전극과 접속되어 있다. 또한, 용량 소자의 다른쪽 전극은 용량선 CL과 접속되고, 일정한 전위가 인가되어 있다. 트랜지스터(1131)에는 전번의 실시 형태에 나타내는 트랜지스터가 적용된다.
전번의 실시 형태에 있어서 나타낸 산화물 반도체를 채널 형성 영역에 사용하는 트랜지스터는 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터에 비하여 오프 전류가 작다는 특징을 갖는다. 이로 인해, 소위 DRAM으로서 인식되어 있는 도 13의 (A)에 도시하는 반도체 장치에 상기 트랜지스터를 적용하는 경우, 실질적인 불휘발성 메모리를 얻는 것이 가능하다.
도 13의 (B)에는 소위 SRAM(Static Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 13의 (B)에 도시하는 메모리 셀 어레이(1140)는 복수의 메모리 셀(1150)이 매트릭스 형상으로 배열된 구성으로 할 수 있다. 또한, 메모리 셀 어레이(1140)는 제1 배선(워드선 WL), 제2 배선(비트선 BL) 및 제3 배선(반전 비트선/BL)을 각각 복수개 갖는다.
메모리 셀(1150)은 제1 트랜지스터(1151), 제2 트랜지스터(1152), 제3 트랜지스터(1153), 제4 트랜지스터(1154), 제5 트랜지스터(1155), 및 제6 트랜지스터(1156)를 갖고 있다. 제1 트랜지스터(1151)와 제2 트랜지스터(1152)는 선택 트랜지스터로서 기능한다. 또한, 제3 트랜지스터(1153)와 제4 트랜지스터(1154) 중, 한쪽은 n채널형 트랜지스터(여기서는, 제4 트랜지스터(1154))이며, 다른쪽은 p채널형 트랜지스터(여기서는, 제3 트랜지스터(1153))이다. 즉, 제3 트랜지스터(1153)와 제4 트랜지스터(1154)에 의해 CMOS 회로가 구성되어 있다. 마찬가지로, 제5 트랜지스터(1155)과 제6 트랜지스터(1156)에 의해 CMOS 회로가 구성되어 있다.
제1 트랜지스터(1151), 제2 트랜지스터(1152), 제4 트랜지스터(1154), 제6 트랜지스터(1156)는 n채널형의 트랜지스터이며, 전번의 실시 형태에 있어서 나타낸 트랜지스터를 적용할 수 있다. 제3 트랜지스터(1153)와 제5 트랜지스터(1155)는 p채널형의 트랜지스터이며, 산화물 반도체 이외의 재료(예를 들어, 단결정 실리콘 등)를 채널 형성 영역에 사용한다.
본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 10)
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 14의 (A)는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 14의 (A)에 도시하는 CPU는 기판(1190) 위에 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입 가능한 ROM (1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM (1199) 및 ROM I/F(1189)는 별도의 칩에 실장해도 된다. 물론, 도 14의 (A)에 도시하는 CPU는 그의 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그의 용도에 따라 다종다양한 구성을 갖고 있다.
버스 인터페이스(1198)을 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)은 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)은 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그의 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 14의 (A)에 도시하는 CPU에서는 레지스터(1196)에 기억 소자가 형성되어 있다. 레지스터(1196)의 기억 소자에는 실시 형태 7에 기재되어 있는 기억 소자를 사용할 수 있다.
도 14의 (A)에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할 것인가, 용량 소자에 의한 데이터의 유지를 행할 것인가를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 대해서는, 도 14의 (B) 또는 도 14의 (C)에 도시한 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 인가되어 있는 노드 사이에 스위칭 소자를 설치함으로써 행할 수 있다. 이하에 도 14의 (B) 및 도 14의 (C)의 회로의 설명을 행한다.
도 14의 (B) 및 도 14의 (C)에서는 기억 소자에의 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시한다.
도 14의 (B)에 도시하는 기억 장치는 스위칭 소자(1141)와, 기억 소자(1142)를 복수 갖는 기억 소자군(1143)을 갖고 있다. 구체적으로, 각 기억 소자(1142)에는 실시 형태 7에 기재되어 있는 기억 소자를 사용할 수 있다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위 VDD가 공급되고 있다. 또한, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 인가되어 있다.
도 14의 (B)에서는 스위칭 소자(1141)로서, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고 있고, 상기 트랜지스터는 그의 게이트 전극에 인가되는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 14의 (B)에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 나타내고 있지만, 특별히 한정되지 않고 트랜지스터를 복수 갖고 있어도 된다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되고, 직렬과 병렬이 조합되어서 접속되어 있어도 된다.
또한, 도 14의 (B)에서는 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에의, 하이 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해, 로우 레벨의 전원 전위 VSS의 공급이 제어되고 있어도 된다.
또한, 도 14의 (C)에는 기억 소자군(1143)이 갖는 각 기억 소자(1142)에 스위칭 소자(1141)를 통하여 로우 레벨의 전원 전위 VSS가 공급되고 있는 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해 기억 소자군(1143)이 갖는 각 기억 소자(1142)에의, 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 인가되어 있는 노드 사이에 스위칭 소자를 설치하여, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에의 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI로도 응용가능하다.
본 실시 형태는 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
100: 기판
102: 하지 절연막
112: 게이트 절연막
114: 게이트 전극
116: 배선
122: 산화물 반도체 영역
124: 층간 절연막
126: 산화물 반도체 영역
130: 콘택트 홀
140: 산화물 반도체막
150: 이온
151: 트랜지스터
152: 트랜지스터
153: 트랜지스터
190: 산화물 반도체막
212: 게이트 절연막
214: 게이트 전극
216: 드레인 전극
222: 산화물 반도체 영역
224: 층간 절연막
226: 산화물 반도체 영역
240: 산화물 반도체막
290: 산화물 반도체막
312: 게이트 절연막
314: 게이트 전극
316: 드레인 전극
319: 절연막
322: 산화물 반도체 영역
324: 층간 절연막
326: 산화물 반도체 영역
340: 산화물 반도체막
390: 산화물 반도체막
401: 산화물 반도체막
403: 도전막
410: 저항 소자
420: 저항 소자
421: 산화물 반도체막
423: 도전막
425: 절연막
1100: 메모리 셀
1110: 메모리 셀 어레이
1111: 배선 구동 회로
1112: 회로
1113: 배선 구동 회로
1120: 메모리 셀 어레이
1130: 메모리 셀
1131: 트랜지스터
1132: 용량 소자
1140: 메모리 셀 어레이
1141: 스위칭 소자
1142: 기억 소자
1143: 기억 소자군
1150: 메모리 셀
1151: 트랜지스터
1152: 트랜지스터
1153: 트랜지스터
1154: 트랜지스터
1155: 트랜지스터
1156: 트랜지스터
1160: 트랜지스터
1161: 트랜지스터
1162: 트랜지스터
1163: 트랜지스터
1164: 트랜지스터
1170: 메모리 셀
1171: 트랜지스터
1172: 트랜지스터
1173: 용량 소자
1180: 메모리 셀
1181: 트랜지스터
1182: 트랜지스터
1183: 용량 소자
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM

Claims (28)

  1. 반도체 장치로서,
    제1 산화물 반도체 영역 및 한 쌍의 제2 산화물 반도체 영역을 포함하는, 절연 표면 위의 산화물 반도체막;
    상기 산화물 반도체막 아래의 게이트 전극;
    상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막;
    상기 게이트 전극과 상기 게이트 절연막 사이에서 상기 게이트 전극과 상기 게이트 절연막과 접하는 재료층; 및
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극
    을 포함하고,
    상기 제1 산화물 반도체 영역은 상기 한 쌍의 제2 산화물 반도체 영역 사이에 위치하고,
    상기 한 쌍의 제2 산화물 반도체 영역은 상기 제1 산화물 반도체 영역보다 낮은 결정성을 가지고,
    상기 제1 산화물 반도체 영역은 c축 배향을 포함하는 결정 영역을 포함하며,
    상기 재료층은 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 및 5 eV 이상의 일함수를 갖는 금속 질화막 중 어느 하나를 포함하고,
    상기 절연 표면 위에서 바라보았을 때, 상기 게이트 전극의 엣지와, 상기 소스 전극의 제1 산화물 반도체 영역 측의 엣지 및 상기 드레인 전극의 제1 산화물 반도체 영역 측의 엣지가 상호 중첩되고,
    상기 소스 전극의 제1 산화물 반도체 영역 측의 엣지 및 상기 드레인 전극의 제1 산화물 반도체 영역 측의 엣지와, 상기 제1 산화물 반도체 영역이 상호 중첩되지 않는, 반도체 장치.
  2. 반도체 장치로서,
    기판;
    제1 산화물 반도체 영역 및 한 쌍의 제2 산화물 반도체 영역을 포함하는, 상기 기판 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위에서 상기 게이트 절연막과 접하는 재료층; 및
    상기 재료층 위에서 상기 재료층과 접하는 게이트 전극
    을 포함하고,
    상기 재료층은 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 및 5 eV 이상의 일함수를 갖는 금속 질화막 중 어느 하나를 포함하며,
    상기 제1 산화물 반도체 영역은 상기 한 쌍의 제2 산화물 반도체 영역 사이에 위치하고,
    상기 한 쌍의 제2 산화물 반도체 영역 각각은 비정질 영역이며,
    상기 제1 산화물 반도체 영역은 c축 배향을 포함하는 결정 영역을 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    기판;
    상기 기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 전극 및 상기 게이트 절연막 사이에서 상기 게이트 전극 및 상기 게이트 절연막과 접하는 재료층; 및
    제1 산화물 반도체 영역 및 한 쌍의 제2 산화물 반도체 영역을 포함하는, 상기 게이트 절연막 위의 산화물 반도체막
    을 포함하고,
    상기 재료층은 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 및 5 eV 이상의 일함수를 갖는 금속 질화막 중 어느 하나를 포함하며,
    상기 제1 산화물 반도체 영역은 상기 한 쌍의 제2 산화물 반도체 영역 사이에 위치하고,
    상기 한 쌍의 제2 산화물 반도체 영역 각각은 비정질 영역이며,
    상기 제1 산화물 반도체 영역은 c축 배향을 포함하는 결정 영역을 포함하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 한 쌍의 제2 산화물 반도체 영역은 소스 영역 및 드레인 영역으로서 기능하고,
    상기 제1 산화물 반도체 영역은 채널 영역으로서 기능하는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 In, Ga, Sn 및 Zn 중에서 선택된 적어도 2종의 원소를 포함하는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 한 쌍의 제2 산화물 반도체 영역 각각은 수소 또는 희가스 원소 중에서 선택된 적어도 1종의 원소를 포함하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 수소 또는 희가스 원소 중에서 선택된 적어도 1종의 원소의 농도는 5×1018 atoms/㎤ 이상 1×1022 atoms/㎤ 이하인, 반도체 장치.
  8. 제2항에 있어서,
    상기 게이트 전극은 상기 제1 산화물 반도체 영역과만 중첩되는, 반도체 장치.
  9. 제2항에 있어서,
    상기 산화물 반도체막과 상기 기판 사이에 소스 전극 및 드레인 전극을 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 한 쌍의 제2 산화물 반도체 영역에 전기적으로 접속되는, 반도체 장치.
  10. 제3항에 있어서,
    상기 한 쌍의 제2 산화물 반도체 영역 위에 있고, 상기 한 쌍의 제2 산화물 반도체 영역에 전기적으로 접속되는 소스 전극 및 드레인 전극; 및
    상기 제1 산화물 반도체 영역 위에서 접촉하고, 상기 게이트 전극과 중첩되는 절연막
    을 더 포함하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 절연막은 상기 제1 산화물 반도체 영역과만 중첩되는, 반도체 장치.
  12. 반도체 장치의 제조 방법으로서,
    절연 표면 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막이 c축 배향을 포함하는 결정 영역을 포함하도록 열처리를 행하는 단계;
    상기 산화물 반도체막의 측면을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에서 접하도록 재료층을 형성하는 단계;
    상기 재료층 위에 게이트 전극을 형성하는 단계; 및
    제1 산화물 반도체 영역 및 한 쌍의 제2 산화물 반도체 영역을 형성하는 단계
    를 포함하고,
    상기 한 쌍의 제2 산화물 반도체 영역은 상기 게이트 전극을 마스크로 하여, 상기 산화물 반도체막에 이온을 첨가함으로써 형성되고,
    상기 재료층은 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 및 5 eV 이상의 일함수를 갖는 금속 질화막 중 어느 하나를 포함하며,
    상기 한 쌍의 제2 산화물 반도체 영역 각각은 비정질 영역인, 반도체 장치의 제조 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 한 쌍의 제2 산화물 반도체 영역은 소스 영역 및 드레인 영역으로서 기능하고,
    상기 제1 산화물 반도체 영역은 채널 영역으로서 기능하는, 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 산화물 반도체막은 In, Ga, Sn 및 Zn 중에서 선택된 적어도 2종의 원소를 포함하는, 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 이온은 수소 또는 희가스 원소 중에서 선택된 적어도 1종의 원소인, 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 한 쌍의 제2 산화물 반도체 영역에서의 수소 또는 희가스 원소 중에서 선택된 적어도 1종의 원소의 농도는 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하인, 반도체 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 게이트 전극은 상기 제1 산화물 반도체 영역과만 중첩되는, 반도체 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 산화물 반도체막을 형성하기 전에, 상기 절연 표면 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 산화물 반도체막은 상기 절연 표면, 상기 소스 전극 및 상기 드레인 전극 위에 형성되는, 반도체 장치의 제조 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
KR1020110143278A 2010-12-28 2011-12-27 반도체 장치 및 그 제조 방법 KR101958024B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-292404 2010-12-28
JP2010292404 2010-12-28

Publications (2)

Publication Number Publication Date
KR20120075412A KR20120075412A (ko) 2012-07-06
KR101958024B1 true KR101958024B1 (ko) 2019-07-04

Family

ID=46315541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110143278A KR101958024B1 (ko) 2010-12-28 2011-12-27 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (2) US8829512B2 (ko)
JP (1) JP5975635B2 (ko)
KR (1) KR101958024B1 (ko)
TW (1) TWI545775B (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011043170A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5731369B2 (ja) 2010-12-28 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI539597B (zh) 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI613822B (zh) 2011-09-29 2018-02-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
GB2499606B (en) * 2012-02-21 2016-06-22 Pragmatic Printing Ltd Substantially planar electronic devices and circuits
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스
JP6325229B2 (ja) * 2012-10-17 2018-05-16 株式会社半導体エネルギー研究所 酸化物膜の作製方法
KR102014197B1 (ko) * 2012-10-25 2019-08-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
KR101980196B1 (ko) * 2012-12-10 2019-05-21 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
TWI469272B (zh) * 2012-12-20 2015-01-11 Winbond Electronics Corp Ｎａｎｄ快閃記憶體之鑲嵌結構的製造方法
US9190527B2 (en) * 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR102080065B1 (ko) * 2013-04-30 2020-04-07 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US9882058B2 (en) * 2013-05-03 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102281300B1 (ko) 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
CN110190085B (zh) * 2019-06-05 2021-03-23 京东方科技集团股份有限公司 发光二极管驱动背板及其制备方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210196B2 (ja) * 1994-12-22 2001-09-17 シャープ株式会社 薄膜トランジスタとその製造方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007220820A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタアレイ及びその製法
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3402030B2 (ja) 1995-11-10 2003-04-28 ソニー株式会社 薄膜半導体装置製造方法
US5817548A (en) 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3423896B2 (ja) 1999-03-25 2003-07-07 科学技術振興事業団 半導体デバイス
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2002016679A1 (fr) * 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2003050405A (ja) 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
TWI227529B (en) 2002-05-22 2005-02-01 Kawasaki Masashi Semiconductor device and display device using the same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7002179B2 (en) * 2003-03-14 2006-02-21 Rohm Co., Ltd. ZnO system semiconductor device
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US8030643B2 (en) 2005-03-28 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method the same
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007142167A1 (en) 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
KR101416876B1 (ko) 2006-11-17 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100877153B1 (ko) 2007-01-09 2009-01-09 한국전자통신연구원 전자소자용 ＺｎＯ 반도체막 형성방법 및 상기 반도체막을포함하는 박막 트랜지스터
JP4616359B2 (ja) 2007-01-09 2011-01-19 韓國電子通信研究院 電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタ
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101829673B1 (ko) 2008-09-12 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101783193B1 (ko) 2008-09-12 2017-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102413263B1 (ko) 2008-09-19 2022-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
WO2010032640A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR102149626B1 (ko) 2008-11-07 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
KR20100075026A (ko) 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101638978B1 (ko) 2009-07-24 2016-07-13 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5500907B2 (ja) 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
KR101928721B1 (ko) 2009-09-16 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102246529B1 (ko) 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230154098A (ko) 2009-10-08 2023-11-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011043170A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101876473B1 (ko) 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102648525B (zh) 2009-12-04 2016-05-04 株式会社半导体能源研究所 显示装置
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102656801B (zh) 2009-12-25 2016-04-27 株式会社半导体能源研究所 存储器装置、半导体器件和电子装置
KR101675113B1 (ko) 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
WO2011089852A1 (en) 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR20180031075A (ko) 2010-02-19 2018-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
JP5705559B2 (ja) 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
JP2012015436A (ja) 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8530273B2 (en) 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
CN102130009B (zh) 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5731369B2 (ja) 2010-12-28 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8797303B2 (en) 2011-03-21 2014-08-05 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US20130037793A1 (en) 2011-08-11 2013-02-14 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US9379254B2 (en) 2011-11-18 2016-06-28 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210196B2 (ja) * 1994-12-22 2001-09-17 シャープ株式会社 薄膜トランジスタとその製造方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007220820A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタアレイ及びその製法
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法

Also Published As

Publication number Publication date
TW201244109A (en) 2012-11-01
TWI545775B (zh) 2016-08-11
US8829512B2 (en) 2014-09-09
JP5975635B2 (ja) 2016-08-23
US20140335652A1 (en) 2014-11-13
US9129997B2 (en) 2015-09-08
KR20120075412A (ko) 2012-07-06
US20120161123A1 (en) 2012-06-28
JP2012151457A (ja) 2012-08-09

Similar Documents

Publication Publication Date Title
KR101958024B1 (ko) 반도체 장치 및 그 제조 방법
JP7028901B2 (ja) 半導体装置
JP6683854B2 (ja) トランジスタ
KR102295449B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP6785280B2 (ja) 半導体装置
JP6333330B2 (ja) 半導体装置
JP2012199542A (ja) 半導体装置及びその作製方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant