JPH02195593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体記憶装置に関するものである。

従来の技術 現在、ダイナミックＲＡＭ（以下ＤＲＡＭ）は、最も記
憶容潰の大きな半導体記憶装置として用いられており、
さらに高集積化が要求されている。ＯＲＡＭは、その主
要部分であるメモリセルの構造上の問題によって、リフ
レッシュ動作を行なわなければ、記憶しているデータを
失なう事になり、またＤＲＡＭの高集積化に伴なってリ
フレッシュを行なう時間が長くなってきており、リフレ
ッシュ時間の短縮が重要な課題となっている。

ＤＲＡＭのリフレッシュ動作を第１１図、第１２図を用
いて簡単に説明する。第１１図はＤＲＡＭのリフレッシ
ュ動作のタイミングチャート図で、第１２図はＤＲＡＭ
のメモリセルとその周辺の回路図である。ＭＡはメモリ
セル、ＳＡはセンスアンプ、載より一ド線、ｂ、ｂはビ
ット線対、ＰＬＣはセンスアンプ制御回路、ＰＬＣＬは
センスアンプ制御回路制御信号線である。第１１図に示
す様にワード線讐が立ち上がってメモリセルＭＡのデー
タがビット線対す、ｂに読み出されるとセンスアンプＳ
Ａが活性化され、ビット線対す、ｂ上に読み出されたデ
ータが増幅される。その増幅されたデータがメモリセル
ＭＡに再びＲき込まれてＤＲＡＭのリフレッシュが終了
する。以上に示した様にリフレッシュはワード縁りに接
続されているメモリセルＭＡ毎に行われている為、ワー
ド線の本数が少なくなればその分リフレッシュ時間は短
くなる。

従来の半導体記憶装置を第１３図、第１４図、第１５図
、第１６図を用いて説明する。第１３図は従来の技術に
よるＤＮＡＨのブロック図、第１４図は従来の技術によ
るＤＲＡＭのメモリブロック内の回路図、第１５図は従
来の技術によるＤＲＡＭの記ｔ！容雇によるリフレッシ
ュ時間の割合を比較した図、第１６図は従来の技術によ
る画像メモリの書き込み・読み出しとリフレッシュを行
なうタイミングを画像メモリの記憶容量の大きさによっ
て比較した図である。

１１０は入出力回路、Ｄ、Ｄはデータ線対、Ｍｅ＾〜Ｄ
はメモリブロック、ＲＯＣはロウデコーダ制御回路、Ｃ
ＯＣはコラ１１デコーダ制御回路、ＲＡはロウデコーダ
制御信号線、ＣＡはコラムデコーダ制御信号線、ＰＬＣ
Ｌはセンスアンプ電源制御回路制御信号線、ｃｏはコラ
ムデコーダ、ＲＯ−はロウデコーダ、ＰＬＣはセンスア
ンプ電源制御回路、ＳＡ＋〜。はセンスアンプ、ＳＷ＋
”−ｎはスイッチ素子、ＳすＣ１〜ｎはスイッチ素子制
御線、ｈ１〜。、ｂ１〜１．はビット線対、ＰＬ＋は第
１のセンスアンプ電源線、ＰＬ２は第２のセンス７ンブ
電源線である。

第１３図、第１４図に示したＤＲＡＭにおいてリフレッ
シュは、ワード線１１１１１に接続されているメモリセ
ルＭＡからワード線ｕｎに接続されているメモリセルＭ
Ａまで順次行なっており、これを単位時間内に行なう事
によってメモリセルのデータを保持し続けている。しか
し、第１５図に示す様に記憶容量が大きくなるとリフト
・ソシュを行なう時間が長くなり、実際にデータを読み
書きを行なう時間が短くなってしまう。すなわち、第１
５図において（１，従来例）の４倍の記憶容量を持つ（
２，従来１Ｉ１４）はリフレッシュ時間も４倍必要にな
りその分、読み書きを行なう時間が短くなっている。特
に口ＲＡ阿の特殊なタイプである画像メモリなどの様に
メモリセルのデータをすべて順次、書き込み・読み出し
を行なうメモリは必ずすべてのメモリセルの書き込み・
読み出しを行なう為、記憶容量が小さい場合は第１６図
の（１，従来例）に示す様に特にリフレッシュを行なう
時間を設ける必要はないが、記憶容量が大きくなると（
２，従来例）に示す様にメモリセルがデータを保持する
事ができる時園内にすべてのメモリセルをアクセスする
事ができなくなる為、特にリフレッシュを行なう時１到
を設ける必要が出てきている。

発明が解決しようとする課題 以上に述べてきた様にＤＲＡＭの高集積化が進むにつれ
てメモリセルの数が増加する為に、外部から見て無駄な
リフレッシュ時間が長くなってきている。これを緩和す
る為、高集積化が進むにつれてリフレッシュの回数を少
なくしているがこれは、メモリセルの性能を向上させる
すなわち、メモリセルのデータの保持時間を長くする事
によって実現されている。しかし高Ｓ積化が大幅に進ん
だ現在、これ以上メモリセルの性能を向上させる事は不
可能になってきておりそこで、リフレッシュ時間を短か
くする工夫が求められている。特に画像メモリなどの様
にメモリセルのデータをすべて順次アクセスするメモリ
については、記憶容量が小さいならば、メモリセルがデ
ータを保持していられる時園内にすべてのメモリセルを
アクセスできたのだが、記憶容量が大きくなってくると
、メモリセルがデータを保持していられる時間内にすべ
てのメモリアルをアクセスする事が不可能になる為、リ
フレッシュを行う必要がでてきている。

本発明の目的は、記憶容量が大きくなってもリフレッシ
ュを行う必要のない画像メモリ等の半導体記憶装置を提
供する事であり、記憶容量が大きくなってもリフレッシ
ュ時間が短かいＤＲＡＭ等の半導体記憶装置を提供する
事である。

課題を解決するための手段 本発明は上述の課題を解決するため、マトリックス状に
複数のメモリセルが配置され、前記複数のメモリセルの
コラムアドレスを選択する複数のビット線対と前記複数
のメモリセルのロウアドレスを選択する複数のワード線
を配置したメモリアレイ部と前記メモリアレイ部の外側
に配置されたセンスアンプ回路とを有するブロックを複
数個設け、前記各ブロックのワード線の制御を共通で行
ない、複数の前記ブロックの一部のブロックは書き込み
・読み出しを行なうブロックとし、残りのブロックはリ
フレッシュを行なうブロックとするという構成を備えた
ものである。

またもう一つの発明は、複数の前記ブロックを全ブロッ
ク同時にリフレッシュを行なうという構成を備えたもの
である。

作用 本発明は上述の構成によって、特に画像メモリなどの様
にメモリセルな順次アクセスするメモリについては、リ
フレッシュを行なう時間を設ける事なく大容徹のものを
実現する事が可能になる。

またもう一つの本発明は上述の構成によって、複数のブ
ロックにおいて同時にリフレッシュを行なう事が可能に
なる為、リフレッシュの回数を少なくする事なしにリフ
レッシュ時間を短かくする事が可能になり、ＤＲＡＭの
より一層の高集積化が可能になる。

実施例 本発明による第１の実施例を第１図、第２図、第３図、
第４図、第５図を用いて説明する。第１図は本発明の第
１の実施例における半導体記憶装置のブロック図、第２
図は本発明の第１の実施例における半導体記憶装置のメ
モリブロック内の回路図、第３図はセンスアンプ電源制
御回路の回路図、第４図はセンスアンプ回路の回路図、
第５図は本発明と従来例とのタイミングの比較図である
。

Ｉｌｏは入出力回路、Ｄ、Ｄはデータ線対、ＭＢＯ〜口
はメモリブロック、ＲＯＣはロウデコーダ制御回路、Ｃ
ＯＣはコラムデコーダ制御回路、ＲＡはロウデコーダ開
運信号線、ＣＡはコラムデコーダル制御信号線、ＰＬＣ
Ｌはセンスアンプ電源制御回路制御信号線、ＣＯはコラ
ムデコーダ、ＲＯＷはロウデコーダ、ＰＬＣはセンスア
ンプ電源制御回路、ＳＡ＋〜。はセンスアンプ、ＳＷ＋
〜。はスイッチ素子、ＳνＣ１〜ｎはスイッチ素子制御
線、ｂ１〜。、ｂ＋〜。はビット線対、Ｐｌ、１は第１
のセンスアンプ電源線、Ｐｌ２は第２のセンスアンプ電
源線、讐１〜Ｉｌはワード線、門＾はメモリセル、ＭＰ
＋〜４はＰ形ＭＯ５）ランジスタ、ＭＮ＋〜４はＮ形Ｍ
Ｏ５）ランジスタ、ｖＣＣは第１の電源、ＶＳＳは第２
の電源、１１はインバータである。

第１図において各メモリブロック−〇１１〜０は、それ
ぞれコラムアドレスバスＣＡの信号線が１本ずつ接続さ
れかつ、各ブロックとも共通の信号であるロウアドレス
バスＲＡの信号線がｍ本とセンスアンプ制御信号線ＰＬ
ＣＬが接続されている。コラムアドレスバスＣＡの１８
号線は全部で４１本あり、またコラムアドレスバスＣ＾
の信号はコラムデコーダ制御回路Ｃ０Ｃの出力、ロウア
ドレスバスＲＡの信号はロウデコーダ制御回路ＲＯＣの
出力である。また、各メモリブロックＭａＩＩ−ｏは、
それぞれデータ線対り、Ｄを介して入出力回路１１０と
接続されている。

各メモリブロックＮＢＡ％Ｄは第２図に示す様な構成に
なっている。第２図においてビット線対す、〜。、ｂ１
〜ｎはワード縁り１〜ｎと直交配置され、その交点には
メモリセル門＾が配置されている。ワード線Ｗ＋〜ｎは
ロウデコーダＲＯ−により制御され、％Ｉ１１〜ｌ、の
中から■木が選択される。ビット線対ｂ１〜ｎ、ｂ＋〜
。はセンスアンプＳＡ＋〜。の人力となり、センスアン
プＳＡの出力はコラムデコーダＣＯの出力ＳＷＣ＋〜ｎ
によって制御されるスイッチ素子Ｓｌｊ＋〜ｎを介して
データ線対０，０に接続される。またセンスアンプＳＡ
＋〜。の第１、第２の電源線ＰＬ＋　、Ｐｌ２は、セン
スアンプ電源制御回路ＰＬＣによって制御されており、
このＰｌ、、ｌ、Ｐｌ２の制御を行なう事によってセン
スアンプの制御を行なっている。

次に第１の実施例における半導体記憶装置の動作につい
て説明する。本実施例の半導体記憶装置を画像メモリの
様にメモリセルのデータを順次書き込み・読み出しを行
なうメモリとし、第１図においてたとえば、メモリブロ
ックＭＢｃ＋を書き込み・読み出しを行なうブロック、
残りのメモリブロックＭＢｅ＝ｏをリフレッシュを行な
うブロックとすると、第１図に示すように各メモリブロ
ックＭＢ＾〜Ｄのワード線とセンスアンプは共通に制御
されている為、第５図の（３９本発明）に示す様にメモ
リブロックＭＢｏの書き込み・読み出しを行なっている
１ｍに、残りのメモリブロックＭＢｅ〜口は自動的にリ
フレッシュされるので記憶容量が４倍になっても（２、
従来例）の様に特にリフレッシュを行なう時間を設ける
事なく、メモリセルのデータを保持する事が可能になる
。すなわち、各メモリブロックＭＢｏ−Ｄは第２図に示
す様にロウアドレスバスｌ？Ａの信号とセンスアンプ電
源制御回路制御信号線ＰＬＣＬが共通である為、各メモ
リブロックＭａｎ−ｏ内のロウデコーダＲＯＭと電源制
御回路ＰＬＣが共通で制御される事になり、共通のアド
レスを持つあるワード線Ｗ、が選択され、センスアンプ
ＳＡ＋−ｎが活性化される。センスアンプＳＡ＋〜。が
活性化される事により各メモリブロックＭＢｎ−ｏにお
いてビット線対ｂ１〜。、ｂ１〜ｎに読み出されたデー
タは、センスし増幅される。増幅されたデータはメモリ
ブロックＭＢＡのみ、スイッチ素子Ｓ讐１〜。を通して
データ線対り、Ｄに転送され、残りのメモリブロックＭ
ＢＲ〜ＤはメモリセルＭＡに再書き込みされる為、リフ
レッシュが自動的に行われる事になる。ここでセンスア
ンプ電源制御回路ＰＬＣは、第３図に示す様な構成にな
っており、センスアンプＹｆ；、Ｒ制御回路制御信号線
円、ＣＬが旧状態になったときにＭＯＳ）ランジスタＭ
Ｐ３　。

ＭＮ３がＯＮＬ／て、電源線ＰＬ＋　、Ｐｌ２に電力が
供給される。また、センスアンプＳＡ＋〜。は第４図に
示す構成になっており、電源線ＰＬ＋　、Ｐｌ２に電力
が供給されると活性化されビット線対ｂｎ、ｂｎに読み
出されたデータをセンスし増幅を行なう。

なお、本実施例は記憶容量が４倍の時を説明したが、記
憶容量が増加してメモリブロック数がいくら増えようと
もリフレッシュを行なう時間を特に設ける必要はない。

実施例２ 第６図は本発明をＤＲＡＭに用いた場合の書き込み・読
み出し時間とリフレッシュ時間の割合を本発明の第２の
実施例と従来例において比較した図である。第１図と第
２図に示す構成をとるＤＲＡＭにおいて、メモリブロッ
クＭＢｏ〜０を全部リフレッシュを行なうブロックとす
ると、ワード線４本分をまとめてリフレッシュする事と
なり、ワード線の本数が見かけ上１／４に減ったのと同
様であるので第６図の（３０本発明）に示す様にメモリ
容量を４倍にしても第６図の（２，従来例）の様にリフ
レッシュ時間は増加せず、単位時間内において署き込み
・読み出しを行なう時間が減少する事はなく、リフレッ
シ：Ｌの回数を少なくする必要がなくなる為、メモリセ
ルの保持時間などの条件を緩和できる。

つまり、以下の式が成り立つ事になり、ブロック数を増
やせば、リフレッシュ時間が減少する事がわかる。

ブロック数 ×（ワード線１本当たりのリフレッシュに必要な時間） 実施例３ 本発明による第３の実施例を第７図、第８図、第９図、
第１Ｏ図を用いて説明する。第７図は本発明の第３の実
施例における半導体記憶装置のブロック図で本発明の第
１の実施例における半導体記憶装置に改良を加えたもの
、第８図は本発明の第３の実施例における半導体記憶装
置のメモリブロック内の回路図で本発明の第１の実施例
における半導体記憶装置のメモリブロックに改良を加え
たもの、第９図は本発明の第３の実施例における半導体
記憶装置のセンスアンプ電源制御回路の回路図、第１Ｏ
図は従来例と本発明の第１の実施例における半導体記憶
装置と本発明の第３の実施例における半導体記憶装置の
消ｍ電流の比較図である。

Ｐｌ、ＣＬａ−ｏはセンスアンプ電源制御回路制御信号
線、ＲＰＬＣＬ＾〜Ｄはリフレッシュ用センスアンプ電
源制御回路制御信号線、１２．１３はインバータ、ＭＰ
４　、ＭＰｓはＰ形ＭＯ５）ランジスタ、ＭＮ４．ＭＮ
５はＮ形ＭＯＳトランジスタ、ＰＬＣＡはＲき込み−読
み出し用センスアンプ電源制御回路、ＰＬＣＢはリフレ
ッシュ用センスアンプ電源制御回路である。

第１の実施例における半導体記憶装置の構成においては
４つのメモリブロックを同時に活性化する為すなわち、
ワード線が立ち上がフでセンスアンプが活性化される為
に第１０図に示す様に消費電流が従来に比べると４倍に
なってしまう。消費電流の増加はそれ自体問題であるが
、電源配線における電圧降下による談動作、動作マージ
ンの劣化の原因ともなると共に、ダウンコンバータなと
の電源回路の設計にも悪影響を与える為避けなければな
らない問題である。そこで、第９図に示す様に第３図に
示す第１の実施例のセンスアンプ電源制御回路ＰＬＣを
改良する。即ち、センスアンプ電源制御回路ＰＬＣを書
き込み・読み出し用とリフレッシュ用の２系統設け、書
き込み・読み出し用を行なうメモリブロックにおいては
書き込み・読み出し用センスアンプ電源制御回路Ｐ　Ｌ
ＣＡを使用し、リフレッシュを行なうメモリブロックに
おいてはリフレッシュ用センスアンプ電源制御回路ＰＬ
ＣＩ）を使用する。第９図においてインバータ１２、Ｐ
形ＭＯＳトランジスタＭＰ４、Ｎ形ＭＯ９）ランジスタ
ＭＮａが書き込み・読み出し用センスアンプ電源制御回
路Ｐ　ＬＣＡであり、インバータ１３、Ｐ形ＭＯ５）ラ
ンジスタＭＰｓ、Ｎ形ＭＯ５）ランジスタＭＮｓがリフ
レッシュ用センスアンプ電源制御回路ＰＬＣＢである。

ここでＭＰ５　、ＭＮ５はＭｈ　、ＭＮａと比べてサイ
ズが小さくなっており、リフレッシュを行なう時に消費
電流を小さく抑える様にしている。なお、書き込み・読
み出し用のセンスアンプ電源制御回路ＰＬＣＡはセンス
アンプＳＡ＋〜。の後に接続されているデータ線対り、
Ｄなどの負荷容量を単位時間内にセンスアンプＳＡ＋−
１が充電する必要があるのである程度大きなサイズが必
要となる。画像メモリなどの様にメモリセルのデータを
順次アクセスしていく様なメモリにおいてたとえば、第
７図においてメモリブロックＭ８４をアクセスするブロ
ック、残りのメモリブロックＭＢｅ〜ｌ１１をリフレッ
シュを行なうブロックとすると、Ｍｅｎにおいては書き
込み・読み出し用センスアンプ電源制御回路ＰＬＣＡ、
門Ｂ８〜Ｄにおいては、リフレッシュ用のセンスアンプ
電源制御回路ＰＬＣＢを使用する。１本のワード線には
第８図に示す様に多数のメモリセルＭＡが接続されてお
り、メモリブロックＭ８１１１においては１本のワード
線讐。に接続されているメモリセル晶を順次アクセスし
ていく為、１本のワード線讐。に接続されているメモリ
セル晶をすべてアクセスするのに充分な時間が必要にな
る。一方リフレッシュは一本のワード線Ｖ。に接続され
ているメモリセルＭＡを同時に行なう為、メモリブロッ
クＭＢｅ〜ｎにおいてはメモリブロックＭＢｎにおいて
順次メモリセル混をアクセスしている間にゆっくりとリ
フレッシュを行なう事が可能である。

よって、消費電流の増加をさける為にサイズの小さいセ
ンスアンプ電源制御回路を使用する事が可能であり、第
１０図に示す様に消費電流を低減する事が可（ｉＥにな
る。

以上に示した様に書き込み・読み出し用のセンスアンプ
？ｔｇｉ　ｖ１ｍ回路とリフレッシュ用のセンスアンプ
制御回路を設ける事により、複数のメモリブロックのリ
フレッシュを同時に行なっても消費電力を低く抑える事
が可能になる。

発明の効果 以上の様に本発明によれば、順次アクセスするメモリに
おいて記憶容量が増加した場合でも、特にリフレッシュ
を行なう時間を設ける必要がない為メモリの設計が簡単
になると共に、このメモリを使用する機器の設計も簡単
になるという効果がある。

またもう一つの本発明によれば、メモリーセルアレイを
分割した複数のブロックにおいて、同時にリフレッシュ
を行なう事が可能となる為リフレッシュ時間を短縮する
事が可能となり、リフレッシュの回数を少なくする必要
がなくなるという効果があり、メモリーセルの保持時間
などの条件を緩和できる。

【図面の簡単な説明】

第１図は本発明の第１．２の実施例における半導体記憶
装置のブロック図、第２図は本発明の第１．２の実施例
における半導体記憶装置のメモリブａツク内の回路図、
第３図は半導体記憶装置のセンスアンプ電源制御回路の
回路図、第４図は半導体記憶装置のセンスアンプの回路
図、第５図は本発明の第１の実施例と従来例とのタイミ
ングの比較図、第６図は本発明をＤＲＡＭに用いた場合
の書き込み・読み出し時間とリフレッシュ時間の割合を
本発明の第２の実施例と従来例において比較した図、第
７図は本発明の第３の実施例における半導体記憶装置の
ブロック図、第８図は本発明の第３の実施例における半
導体記憶装置のメモリブロック内の回路図、第９図は本
発明の第３の実施例における半導体記憶装置のセンスア
ンプ電源ルＪ＠回路の回路図、第１θ図は従来例の半導
体記憶装置と本発明の第１の実施例における半導体記憶
装置と本発明の第３の実施例における半導体記憶装置の
消費電流の比較を行なった図、第１１図はＤＲＡＭのリ
フレッシュ動作のタイミングチャート図、第１２図はＯ
ＲＡＭのメモリセルとその周辺の回路図、第１３図は従
来の技術によるＤＲＡＭのブロック図、第１４図は従来
の技術によるＤＲＡＭのメモリブロック内の回路図、第
１５図は従来の技術によるＤＲＡＭの記憶容量によるリ
フレッシュ時間の割合を比較した図、第１６図は従来の
技術による画像メモリの書き込み・読み出しとリフレッ
シュを行なうタイミングを画像メモリの記憶容量の大き
さによって比較した図である。 代理人の氏名　弁理士　粟野重厚　はか１名第２図 ＬＣＬ 第 図 第 図 ε； ｄ〕 第 図 １？ＰＬｃＬ〜 第 図 第１１文 嘉１２図 第 ３図 第１４図 ／’ＬＣＬ

Claims (3)

【特許請求の範囲】
1. （１）マトリックス状に複数のメモリセルが配置され、
   前記複数のメモリセルのコラムアドレスを選択する複数
   のビット線対と前記複数のメモリセルのロウアドレスを
   選択する複数のワード線を配置したメモリアレイ部と前
   記メモリアレイ部の外側に配置されたセンスアンプ回路
   とを有するブロックを複数個設け、前記各ブロックのワ
   ード線の制御を共通で行ない、複数の前記ブロックの一
   部のブロックは書き込み・読み出しを行なうブロックと
   し、残りのブロックはリフレッシュを行なうブロックと
   することを特徴とする半導体記憶装置。
2. （２）複数のブロックを全ブロック同時にリフレッシュ
   を行なうことを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。
3. （３）各ブロックにおいて、それぞれセンスアンプ制御
   回路を書き込み・読み出し用とリフレッシュ用の２系統
   設け、書き込み・読み出しを行なうブロックには前記書
   き込み・読み出し用のセンスアンプ制御回路を使用し、
   リフレッシュを行なうブロックには前記リフレッシュ用
   のセンスアンプ制御回路を使用することを特徴とする特
   許請求の範囲第１項または第２項記載の半導体記憶装置
   。