JPS58222489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58222489A JPS58222489A JP57105757A JP10575782A JPS58222489A JP S58222489 A JPS58222489 A JP S58222489A JP 57105757 A JP57105757 A JP 57105757A JP 10575782 A JP10575782 A JP 10575782A JP S58222489 A JPS58222489 A JP S58222489A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はスタティック型半導体記憶装置に関するもので
ある。
ある。
近年、スタティック型半導体記憶装置は、計算機、制御
機器等に広（用いられ、その付加機能も多岐に渡ってい
る。
機器等に広（用いられ、その付加機能も多岐に渡ってい
る。
以下、このスタティック型半導体記憶装置ｆＮチ、ヤン
ネル金属酸化膜半導体素子にて構成された装置を例にと
って説明する。
ネル金属酸化膜半導体素子にて構成された装置を例にと
って説明する。
第１図は、スタティック型半導体記憶装置の記憶セルの
回路例を示すものである。この記憶セルＣは６素子構成
の回路例であり、負荷素子圓、Ｌ１、トランスファ・ト
ランジスタＱＴＯ、ＱＴｌ 、 ドライバ・トランジ
スタＱＴ３、ＱＴ４によシ構成され、負荷素子の一端は
電源端子ＰＬＯに接続され、ドライバ・トランジスタＱ
Ｔ５、ＱＴ４のソース端子はＰＬ１端子に接地されてい
る。また、トランスファ・トランジスタＱＴＯ，ＱＴ１
のゲート端子にはワード線ＷＬＯが接続され、ソース端
子にはディジット線ＤＬＯ１ＤＬ１がそれぞれ接続され
ている。
回路例を示すものである。この記憶セルＣは６素子構成
の回路例であり、負荷素子圓、Ｌ１、トランスファ・ト
ランジスタＱＴＯ、ＱＴｌ 、 ドライバ・トランジ
スタＱＴ３、ＱＴ４によシ構成され、負荷素子の一端は
電源端子ＰＬＯに接続され、ドライバ・トランジスタＱ
Ｔ５、ＱＴ４のソース端子はＰＬ１端子に接地されてい
る。また、トランスファ・トランジスタＱＴＯ，ＱＴ１
のゲート端子にはワード線ＷＬＯが接続され、ソース端
子にはディジット線ＤＬＯ１ＤＬ１がそれぞれ接続され
ている。
次に、この記憶セルの読出し・書込み動作を第１図、第
２図および第３図を用いて説明する。
２図および第３図を用いて説明する。
読出し動作は第２図のタイミング図に示すように、ワー
ド線ＷＬＯ’！！ｉ−高レベルにし、ディジット線ＤＬ
Ｏ１ＤＬＩの信号レベル差を検出することにより実行さ
れる。すなわち、第２図中に破線あるいは実線で示され
るディジット線ＤＬＯ１ＤＬ１の信号レベル状態によｐ
％ ｏ ’あるいは′１１１状態を検出する。
ド線ＷＬＯ’！！ｉ−高レベルにし、ディジット線ＤＬ
Ｏ１ＤＬＩの信号レベル差を検出することにより実行さ
れる。すなわち、第２図中に破線あるいは実線で示され
るディジット線ＤＬＯ１ＤＬ１の信号レベル状態によｐ
％ ｏ ’あるいは′１１１状態を検出する。
書込み動作は、第３図に示すタイミング図の如（実行さ
れる。すなわち、ワード線ＷＬＯｆ高レベルにし、ディ
ジット線ＤＬＯ１ＤＩ、１の一方を高レベルに、また他
方を低レベル圧すること罠より実行される。同図には各
ディジット線ＤＬＯ１ＤＬ１の信号レベル状態を実線と
破線にて示す。
れる。すなわち、ワード線ＷＬＯｆ高レベルにし、ディ
ジット線ＤＬＯ１ＤＩ、１の一方を高レベルに、また他
方を低レベル圧すること罠より実行される。同図には各
ディジット線ＤＬＯ１ＤＬ１の信号レベル状態を実線と
破線にて示す。
第４図は、第１図の記憶セル回路を用いた従来（７，）
２ ｐ ｆイツ、型半導体う憶−１置。４ヮー１．８
４ビツト構成の例を示すものである。
２ ｐ ｆイツ、型半導体う憶−１置。４ヮー１．８
４ビツト構成の例を示すものである。
記憶セル回路Ｃｉｊ（ｉｍＯ〜３、ｊ＝ｏ〜３）は第１
図の破線部分Ｃを示し、ｗＬｏはＷＸｉ （ｉ ＝０〜
３）に、Ｄ圓はＤＴｉ（ｉ＝ｏ〜３）に、ＤＬｌはＤＮ
ｉ（ｉ＝ｏ〜５）にそれぞれ対応している。
図の破線部分Ｃを示し、ｗＬｏはＷＸｉ （ｉ ＝０〜
３）に、Ｄ圓はＤＴｉ（ｉ＝ｏ〜３）に、ＤＬｌはＤＮ
ｉ（ｉ＝ｏ〜５）にそれぞれ対応している。
第４図は記憶セル回路Ｃ１ｊ（ｉ＝ｏ〜５、ｊ＝０〜３
）、ディジット線負荷素子ＬＴｉ（ｉ＝ｏ〜３）、ＬＮ
ｉ （ｉ ＝ ０〜３）、デコーダ出力ワード線ＷＸ
１（ｉ＝０〜３）、ディジット線対ＤＴｉ（ｉ＝ｏ〜３
）、ｎＮ１（ｉ＝ｏ〜３）によ多構成される。
）、ディジット線負荷素子ＬＴｉ（ｉ＝ｏ〜３）、ＬＮ
ｉ （ｉ ＝ ０〜３）、デコーダ出力ワード線ＷＸ
１（ｉ＝０〜３）、ディジット線対ＤＴｉ（ｉ＝ｏ〜３
）、ｎＮ１（ｉ＝ｏ〜３）によ多構成される。
この装置の動作例として記憶セル回路ＣＯｉ （ｉ＝０
〜３）の記憶情報を読み出す読出し動作を税制する。
〜３）の記憶情報を読み出す読出し動作を税制する。
ワード線ＷＸＯを高レベルにすることＫよシ、記憶セル
回路Ｃ０１（ｉ＝ｏ〜３）の記憶情報をディジット線Ｄ
Ｔｉ（ｉ＝ｏ〜′５）、ＤＮｉ（ｉ＝ｏ〜３）に転送し
、第２図にて説明をしたように、ディジット線対ＤＴｉ
（ｉ＝０〜３）、ＤＮｉ（ｉ＝０〜３）のレベル差によ
シ１１゛あるいは′″０″の情報を判別：１′：。
回路Ｃ０１（ｉ＝ｏ〜３）の記憶情報をディジット線Ｄ
Ｔｉ（ｉ＝ｏ〜′５）、ＤＮｉ（ｉ＝ｏ〜３）に転送し
、第２図にて説明をしたように、ディジット線対ＤＴｉ
（ｉ＝０〜３）、ＤＮｉ（ｉ＝０〜３）のレベル差によ
シ１１゛あるいは′″０″の情報を判別：１′：。
する。記憶セル回路ＣＯＩ （ｉ ＝ ０〜３）に情報
を飄 書き込む書込み動作は、ＷＸＯを高レベルにし、書込み
情報が１０″か１１＃かによってディジット線対ＤＴｉ
、 ＤＮｉ （ｉ＝０〜３）の一方を高レベルに他方を
低レベルにすることによシ実行される。
を飄 書き込む書込み動作は、ＷＸＯを高レベルにし、書込み
情報が１０″か１１＃かによってディジット線対ＤＴｉ
、 ＤＮｉ （ｉ＝０〜３）の一方を高レベルに他方を
低レベルにすることによシ実行される。
次にワード線信号ＷＸｉ （ｉ ＝ ０〜３）の信号発
生回路の説明をする。第５図ＶＣ２人力４出力のデコー
ド回路のブロック図を示し、第６図、第７図に従来の具
体的回路例を示す。
生回路の説明をする。第５図ＶＣ２人力４出力のデコー
ド回路のブロック図を示し、第６図、第７図に従来の具
体的回路例を示す。
第６図は入力信号Ａｉ（ｉ＝ｏ、１）Ｋよシｈｓ信号の
真信号Ａｒｔおよび補信号ＡＮｉ ｔ−発生させる回路
例であシ、負荷素子ＬＤＤＩ 、 Ｌ００２、ドライバ
・トランジスタＱ００１、Ｑ００２によ多構成される。
真信号Ａｒｔおよび補信号ＡＮｉ ｔ−発生させる回路
例であシ、負荷素子ＬＤＤＩ 、 Ｌ００２、ドライバ
・トランジスタＱ００１、Ｑ００２によ多構成される。
第７図は真信号ＡＴｉ（ｉ＝０．１）、補信号ＡＮｉ
（ｉ＝０．１）によシワード線信号ｗｘｉ （ｉ ＝
０〜３）を発生させる回路例であり、負荷素子Ｌ１０ｉ
（ｉ ＝１〜４）、ドライバ・トランジスタＱ１０１（
ｉ ＝ １〜８）によ多構成される。そして、人力信号
Ａｉ（ｉ＝０．１）ｔ−変えることによシ、ワード線信
号ｗｘｉ（ｉ＝ｏ〜３）の一つを高レベルにし、第４図
の装置の行の一つを活性化して選択できる。
（ｉ＝０．１）によシワード線信号ｗｘｉ （ｉ ＝
０〜３）を発生させる回路例であり、負荷素子Ｌ１０ｉ
（ｉ ＝１〜４）、ドライバ・トランジスタＱ１０１（
ｉ ＝ １〜８）によ多構成される。そして、人力信号
Ａｉ（ｉ＝０．１）ｔ−変えることによシ、ワード線信
号ｗｘｉ（ｉ＝ｏ〜３）の一つを高レベルにし、第４図
の装置の行の一つを活性化して選択できる。
以上の説明よシ明らかなように従来装置においては、記
憶セル回路の状態をある期待状態、たとえば初期期待状
態等にするためには、ワード線’ ｗｘｉ （ｉ ＝
ｎＮ３）を各々１本づつ高レベルにする必要があシ、全
記憶セル回路を期待状態とするには上記従来装置では４
サイクルを必要とし、記憶装置の動作速度を遅（してい
た。
憶セル回路の状態をある期待状態、たとえば初期期待状
態等にするためには、ワード線’ ｗｘｉ （ｉ ＝
ｎＮ３）を各々１本づつ高レベルにする必要があシ、全
記憶セル回路を期待状態とするには上記従来装置では４
サイクルを必要とし、記憶装置の動作速度を遅（してい
た。
〔発明の目的〕
本発明はこのような従来装置の欠点全除去するために提
案するものであシ、１サイクル内にすべての記憶セル回
路の状態を初期期待値に設定できるようにして動作速度
の高速化を図ったスタティック型半導体記憶回路を提供
することを目的とする。
案するものであシ、１サイクル内にすべての記憶セル回
路の状態を初期期待値に設定できるようにして動作速度
の高速化を図ったスタティック型半導体記憶回路を提供
することを目的とする。
本発明は、デコード機能を備え、内部メモリセルが複数
の行と複数の列のマトリックスに配されたスタティック
型半導体記憶回路において、外部活性化信号によシ、行
選択を行う行方向のデコーダ出力信号をすべて同時に活
性化する第１の手段と、列方向のディジット線対群のテ
ィジット線対の一方のディジット線ヲ高レベルにし、他
方のデイジツト線を低レベルにする第２の手段とを具備
し、この第１および第２の手段により内部メモリセルの
状態を同時に一定のきめられた状態に設定可能とするこ
とを特徴とする。
の行と複数の列のマトリックスに配されたスタティック
型半導体記憶回路において、外部活性化信号によシ、行
選択を行う行方向のデコーダ出力信号をすべて同時に活
性化する第１の手段と、列方向のディジット線対群のテ
ィジット線対の一方のディジット線ヲ高レベルにし、他
方のデイジツト線を低レベルにする第２の手段とを具備
し、この第１および第２の手段により内部メモリセルの
状態を同時に一定のきめられた状態に設定可能とするこ
とを特徴とする。
以下、本発明を図面に基づいて説明する。
第８図および第９図は、マ） ＩＪソックス状配列され
た記憶セル回路の行方向ワード線を選択するためのデコ
ーダ回路実施例構成を示す図である。
た記憶セル回路の行方向ワード線を選択するためのデコ
ーダ回路実施例構成を示す図である。
第８図および第９図に示す実施例回路は、負荷素子Ｌ２
０１、Ｌ２０２、ドライバートランジスタｑ２ｏｉ（ｉ
＝１〜４）および負荷素子ｔ、５ｏｉ（＋＝１〜４）、
ドライバ・トランジスタＱ３０ｉ（ｉ ＝ １〜８）に
よシ構成される。この実施例回路が従来の回路と相違す
る点は、第８図においてドライバ拳トランジスタＱ２０
３、Ｑ２０４が新たに付加され、制御信号ＤＣによシ出
力信号ＡＮｉ（ｉ−０，１）、ＡＴｉ（＋ ＝１．１．
１ ０．１）を接地できるように構成されていることである
。したがって、制御信号ＤＣｉ高レベルにすること罠よ
シ出力信号ＡＮｉ （ｉ ＝ ０．１）、Ａｒｉ （ｉ
＝ｏ、１ ）をすべて低レベルにすることができ、これ
によシ第９図・のデコード出力信号ＷＸｉ（ｉ＝０〜３
）をすべて高レベルにするコトができる。
０１、Ｌ２０２、ドライバートランジスタｑ２ｏｉ（ｉ
＝１〜４）および負荷素子ｔ、５ｏｉ（＋＝１〜４）、
ドライバ・トランジスタＱ３０ｉ（ｉ ＝ １〜８）に
よシ構成される。この実施例回路が従来の回路と相違す
る点は、第８図においてドライバ拳トランジスタＱ２０
３、Ｑ２０４が新たに付加され、制御信号ＤＣによシ出
力信号ＡＮｉ（ｉ−０，１）、ＡＴｉ（＋ ＝１．１．
１ ０．１）を接地できるように構成されていることである
。したがって、制御信号ＤＣｉ高レベルにすること罠よ
シ出力信号ＡＮｉ （ｉ ＝ ０．１）、Ａｒｉ （ｉ
＝ｏ、１ ）をすべて低レベルにすることができ、これ
によシ第９図・のデコード出力信号ＷＸｉ（ｉ＝０〜３
）をすべて高レベルにするコトができる。
第１０図は本発明実施例の記憶セル回路マトリックス部
分の回路図を示したものである。この実施例回路は、第
４図に示した従来装置にトランジスタＱ１ｉ（ｉ＝ｏ〜
３）、ｑｚｉ（ｉ＝ｏ〜ｓ＞’に付加した構成となって
おシ、トランジスタ。１１（ｉ＝０〜５）は、そのソー
ス端子を一方のディジイツトＤＴｉ（ｉ＝口〜３）に、
そのドレイン端子を第１の電源端子ｐｗｏに接続し、そ
のゲート端子を第１の制御信号線ＣＩに接続する。また
、トランジスタＱ２ｉ（ｉ＝０〜３）は、そのドレイン
端子を他方のディジット線ＤＮｉ（ｉ＝０〜３）に、そ
のソース端子を第２の電源端子ＰＷ１または接地レベル
に接続し、そのゲート端子を第２の制御信号線ＣＬＩに
接続する。そして、電源端子ＰＷ２は、その電位を電源
端子ＰＷ１の電位よシも高いレベルに設定しておく。
分の回路図を示したものである。この実施例回路は、第
４図に示した従来装置にトランジスタＱ１ｉ（ｉ＝ｏ〜
３）、ｑｚｉ（ｉ＝ｏ〜ｓ＞’に付加した構成となって
おシ、トランジスタ。１１（ｉ＝０〜５）は、そのソー
ス端子を一方のディジイツトＤＴｉ（ｉ＝口〜３）に、
そのドレイン端子を第１の電源端子ｐｗｏに接続し、そ
のゲート端子を第１の制御信号線ＣＩに接続する。また
、トランジスタＱ２ｉ（ｉ＝０〜３）は、そのドレイン
端子を他方のディジット線ＤＮｉ（ｉ＝０〜３）に、そ
のソース端子を第２の電源端子ＰＷ１または接地レベル
に接続し、そのゲート端子を第２の制御信号線ＣＬＩに
接続する。そして、電源端子ＰＷ２は、その電位を電源
端子ＰＷ１の電位よシも高いレベルに設定しておく。
以下に、本実施例装置の動作を説明する。
書込み、読出し動作は、第４図の従来例と同様であり、
この時には、ＣＬＯｌＣＬｌは低レベルにしてお（必要
がある。
この時には、ＣＬＯｌＣＬｌは低レベルにしてお（必要
がある。
次に記憶セル回路を初期期待値に設定する動作を説明す
る。
る。
第８図、第９図の回路において、制御信号ＤＣｉ高レベ
ルにすることＫよシ、第１０図のワード線ＷＸｉ（ｉ＝
ｏ〜３）のすべてを高レベルにして全記憶セル回路全活
性化する。そして、制御信号線ＣＬＯおよびＣＬｌｔ−
高レベルにすることＫより、すべての記憶セル回路Ｃ１
ｊ（ｉ−０〜３、ｊ＝ｏ〜３）は、同時に初期期待値の
状態に設定される。
ルにすることＫよシ、第１０図のワード線ＷＸｉ（ｉ＝
ｏ〜３）のすべてを高レベルにして全記憶セル回路全活
性化する。そして、制御信号線ＣＬＯおよびＣＬｌｔ−
高レベルにすることＫより、すべての記憶セル回路Ｃ１
ｊ（ｉ−０〜３、ｊ＝ｏ〜３）は、同時に初期期待値の
状態に設定される。
以上の説明から明らかなように１サイクル中にすべての
記憶セル回路を初期期待状態に設定することができ、高
速化を図ることができる。
記憶セル回路を初期期待状態に設定することができ、高
速化を図ることができる。
本発明記憶セルフ）ＩＪラックス他の実施例を第１１図
に示す。
に示す。
第１１図は第１０図の記憶セルフ）ＩＪラックス第１の
電流制御トランジスタＱ５ｉ（ｉ＝ｏ〜３）、および第
２の電流制御ド丁うンジスタＱ４ｉ（ｉ＝０〜３）を付
加したものであシ、第１の電流制御トランジスタｑ３ｉ
（ｉ＝ｏ〜３）は、そのソース端子を一方のディジット
負荷素子ＬＴｉ（ｉ＝口〜５）に接続し、ドレイン端子
を電源端子ｐｗｘに、またゲート端子を制御線ＣＬ２に
接続する。また第２の電流制御トランジスタＱ４ｉ（ｉ
＝０〜５）は、そのソース端子を他方のディジット負荷
素子ＬＮｉ（ｉ−０〜３）に接続し、ドレインを電源端
子ｐｗｘに、ゲート端子を制御線ＣＬ３に接続する。こ
の実施例装置では、上記第１、第２の電流制御トランジ
スタにより初期期待値状態設定時の電流を制御すること
が可能となる。
電流制御トランジスタＱ５ｉ（ｉ＝ｏ〜３）、および第
２の電流制御ド丁うンジスタＱ４ｉ（ｉ＝０〜３）を付
加したものであシ、第１の電流制御トランジスタｑ３ｉ
（ｉ＝ｏ〜３）は、そのソース端子を一方のディジット
負荷素子ＬＴｉ（ｉ＝口〜５）に接続し、ドレイン端子
を電源端子ｐｗｘに、またゲート端子を制御線ＣＬ２に
接続する。また第２の電流制御トランジスタＱ４ｉ（ｉ
＝０〜５）は、そのソース端子を他方のディジット負荷
素子ＬＮｉ（ｉ−０〜３）に接続し、ドレインを電源端
子ｐｗｘに、ゲート端子を制御線ＣＬ３に接続する。こ
の実施例装置では、上記第１、第２の電流制御トランジ
スタにより初期期待値状態設定時の電流を制御すること
が可能となる。
なお、本発明の実施例では４ワード×４ビツト構成のＮ
チャンネル金属酸化膜半導体記憶回路について説明した
が、本発明はこれに限定されるものではな（、その構成
やトランジスタのＮチャンネル、Ｐチャンネル等にかか
わらず、種々の変更が可能である。
チャンネル金属酸化膜半導体記憶回路について説明した
が、本発明はこれに限定されるものではな（、その構成
やトランジスタのＮチャンネル、Ｐチャンネル等にかか
わらず、種々の変更が可能である。
以上説明したように、本発明釦よれば従来のスタティッ
ク型半導体記憶回路が初期期待値設定時に複数サイクル
を必要とする速度上の欠点を除去することができ、期待
値設定の高速化を図ることができる。
ク型半導体記憶回路が初期期待値設定時に複数サイクル
を必要とする速度上の欠点を除去することができ、期待
値設定の高速化を図ることができる。
第１図はスタティック型記憶セルの回路図。
第２図は読出し動作タイミング図。
第３図は書込み動作タイミング図。
第４図は従来例の半導体記憶回路マトリックスの回路図
。 ！＠５図はデコーダ回路プロクク図。 第６、第７図は従来例のデコーダの回路図。 第８、第９図は本発明実施例装置のデコーダ部分の回路
図。 第１０図は本発明実施例装置の半導体記憶回路第１１図
は本発明の他の実施例装置の半導体記憶回路マトリック
ス部分の回路図。 Ｃ１ｊ（ｉ＝ｏ〜”３、ｊ＝ｏ〜３）・・・記憶セル回
路、ｗｘｉ（ｉ＝０〜３）・・・ワード線、ＤＴｉ（ｉ
＝０〜５）、ＤＮｉ（ｉ＝０〜３）・・・ディジット線
。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ｑ ハ ・） 第 １ 図 尾２図 元 ３ 図 箪５ 図 第 ６ 図 荒 ７ 図 蔦 ８図 ＴＯ 蔦 ９ 図 第１０回 Ｍ １１図
。 ！＠５図はデコーダ回路プロクク図。 第６、第７図は従来例のデコーダの回路図。 第８、第９図は本発明実施例装置のデコーダ部分の回路
図。 第１０図は本発明実施例装置の半導体記憶回路第１１図
は本発明の他の実施例装置の半導体記憶回路マトリック
ス部分の回路図。 Ｃ１ｊ（ｉ＝ｏ〜”３、ｊ＝ｏ〜３）・・・記憶セル回
路、ｗｘｉ（ｉ＝０〜３）・・・ワード線、ＤＴｉ（ｉ
＝０〜５）、ＤＮｉ（ｉ＝０〜３）・・・ディジット線
。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ｑ ハ ・） 第 １ 図 尾２図 元 ３ 図 箪５ 図 第 ６ 図 荒 ７ 図 蔦 ８図 ＴＯ 蔦 ９ 図 第１０回 Ｍ １１図
Claims (1)
- （１） 記憶セルが複数の行および複数の列からなる
マトリクスに配列され、上記各行にはワード線が、上記
各列にはディジット線対がそれぞれ接続された記憶セル
群と、 上記各行のワード線に接続され、上記記憶セル群のうち
から活性化する行の選択を行う選択手段とを備えた半導
体記憶装置において、 上記全列のディジット線対の一方のディジット線を高レ
ベル忙、他方のディジット線を低レベルに同時に設定す
る設定手段を備え、 上記選択手段は外部活性化信号によル上記全ワード線を
同時に活性化できるように構成されたことを特徴とする
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105757A JPS58222489A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
| US06/506,080 US4489404A (en) | 1982-06-18 | 1983-06-20 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105757A JPS58222489A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222489A true JPS58222489A (ja) | 1983-12-24 |
| JPH0310195B2 JPH0310195B2 (ja) | 1991-02-13 |
Family
ID=14416096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105757A Granted JPS58222489A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4489404A (ja) |
| JP (1) | JPS58222489A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197994A (ja) * | 1984-03-21 | 1985-10-07 | Toshiba Corp | スタテイツク型ランダムアクセスメモリ |
| JPS61105793A (ja) * | 1984-10-26 | 1986-05-23 | Matsushita Electronics Corp | メモリ装置 |
| JPS63177392A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | 半導体記憶装置 |
| JPS63183681A (ja) * | 1987-01-26 | 1988-07-29 | Nec Corp | 記憶装置 |
| JPS63306590A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | メモリ回路 |
| JPH01201896A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | 半導体記憶装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567578A (en) * | 1982-09-08 | 1986-01-28 | Harris Corporation | Cache memory flush scheme |
| JPH051040Y2 (ja) * | 1985-04-09 | 1993-01-12 | ||
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