JPS58222489A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPS58222489A JPS58222489A JP57105757A JP10575782A JPS58222489A JP S58222489 A JPS58222489 A JP S58222489A JP 57105757 A JP57105757 A JP 57105757A JP 10575782 A JP10575782 A JP 10575782A JP S58222489 A JPS58222489 A JP S58222489A
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- JP
- Japan
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- high level
- control signal
- circuit
- bringing
- digit line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はスタティック型半導体記憶装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a static semiconductor memory device.
近年、スタティック型半導体記憶装置は、計算機、制御
機器等に広（用いられ、その付加機能も多岐に渡ってい
る。In recent years, static semiconductor memory devices have been widely used in computers, control equipment, etc., and their additional functions have also expanded to a wide variety.
以下、このスタティック型半導体記憶装置ｆＮチ、ヤン
ネル金属酸化膜半導体素子にて構成された装置を例にと
って説明する。Hereinafter, a description will be given of this static type semiconductor memory device fN, taking as an example a device constructed from a Jannel metal oxide film semiconductor element.
第１図は、スタティック型半導体記憶装置の記憶セルの
回路例を示すものである。この記憶セルＣは６素子構成
の回路例であり、負荷素子圓、Ｌ１、トランスファ・ト
ランジスタＱＴＯ、ＱＴｌ 、 ドライバ・トランジ
スタＱＴ３、ＱＴ４によシ構成され、負荷素子の一端は
電源端子ＰＬＯに接続され、ドライバ・トランジスタＱ
Ｔ５、ＱＴ４のソース端子はＰＬ１端子に接地されてい
る。また、トランスファ・トランジスタＱＴＯ，ＱＴ１
のゲート端子にはワード線ＷＬＯが接続され、ソース端
子にはディジット線ＤＬＯ１ＤＬ１がそれぞれ接続され
ている。FIG. 1 shows a circuit example of a memory cell of a static semiconductor memory device. This memory cell C is an example of a circuit with a six-element configuration, and is composed of a load element L1, transfer transistors QTO and QTl, and driver transistors QT3 and QT4, and one end of the load element is connected to the power supply terminal PLO. , driver transistor Q
The source terminals of T5 and QT4 are grounded to the PL1 terminal. Also, transfer transistors QTO, QT1
A word line WLO is connected to the gate terminal, and a digit line DLO1DL1 is connected to the source terminal.
次に、この記憶セルの読出し・書込み動作を第１図、第
２図および第３図を用いて説明する。Next, read/write operations of this memory cell will be explained using FIGS. 1, 2, and 3.
読出し動作は第２図のタイミング図に示すように、ワー
ド線ＷＬＯ’！！ｉ−高レベルにし、ディジット線ＤＬ
Ｏ１ＤＬＩの信号レベル差を検出することにより実行さ
れる。すなわち、第２図中に破線あるいは実線で示され
るディジット線ＤＬＯ１ＤＬ１の信号レベル状態によｐ
％ ｏ ’あるいは′１１１状態を検出する。The read operation is performed on the word line WLO'! as shown in the timing diagram of FIG. ! i - set to high level, digit line DL
This is executed by detecting the signal level difference of O1DLI. That is, p depends on the signal level state of digit lines DLO1DL1 shown by broken lines or solid lines in FIG.
%o' or '111 condition is detected.
書込み動作は、第３図に示すタイミング図の如（実行さ
れる。すなわち、ワード線ＷＬＯｆ高レベルにし、ディ
ジット線ＤＬＯ１ＤＩ、１の一方を高レベルに、また他
方を低レベル圧すること罠より実行される。同図には各
ディジット線ＤＬＯ１ＤＬ１の信号レベル状態を実線と
破線にて示す。The write operation is executed as shown in the timing diagram shown in FIG. In the figure, the signal level states of each digit line DLO1DL1 are shown by solid lines and broken lines.
第４図は、第１図の記憶セル回路を用いた従来（７，）
２ ｐ ｆイツ、型半導体う憶−１置。４ヮー１．８
４ビツト構成の例を示すものである。Figure 4 shows a conventional (7,) using the memory cell circuit shown in Figure 1.
2 pf, type semiconductor storage - 1 setting. 4ヮ-1.8
This shows an example of a 4-bit configuration.
記憶セル回路Ｃｉｊ（ｉｍＯ〜３、ｊ＝ｏ〜３）は第１
図の破線部分Ｃを示し、ｗＬｏはＷＸｉ （ｉ ＝０〜
３）に、Ｄ圓はＤＴｉ（ｉ＝ｏ〜３）に、ＤＬｌはＤＮ
ｉ（ｉ＝ｏ〜５）にそれぞれ対応している。The memory cell circuit Cij (imO~3, j=o~3) is the first
The broken line part C in the figure is shown, and wLo is WXi (i = 0 ~
3), D circle is DTi (i=o~3), and DLl is DN
i (i=o to 5), respectively.
第４図は記憶セル回路Ｃ１ｊ（ｉ＝ｏ〜５、ｊ＝０〜３
）、ディジット線負荷素子ＬＴｉ（ｉ＝ｏ〜３）、ＬＮ
ｉ （ｉ ＝ ０〜３）、デコーダ出力ワード線ＷＸ
１（ｉ＝０〜３）、ディジット線対ＤＴｉ（ｉ＝ｏ〜３
）、ｎＮ１（ｉ＝ｏ〜３）によ多構成される。FIG. 4 shows a memory cell circuit C1j (i=o~5, j=0~3
), digit line load element LTi (i=o~3), LN
i (i = 0 to 3), decoder output word line WX
1 (i=0 to 3), digit line pair DTi (i=o to 3)
), nN1 (i=o~3).
この装置の動作例として記憶セル回路ＣＯｉ （ｉ＝０
〜３）の記憶情報を読み出す読出し動作を税制する。As an example of the operation of this device, the memory cell circuit COi (i=0
-3) The read operation of reading the stored information is taxed.
ワード線ＷＸＯを高レベルにすることＫよシ、記憶セル
回路Ｃ０１（ｉ＝ｏ〜３）の記憶情報をディジット線Ｄ
Ｔｉ（ｉ＝ｏ〜′５）、ＤＮｉ（ｉ＝ｏ〜３）に転送し
、第２図にて説明をしたように、ディジット線対ＤＴｉ
（ｉ＝０〜３）、ＤＮｉ（ｉ＝０〜３）のレベル差によ
シ１１゛あるいは′″０″の情報を判別：１′：。By setting the word line WXO to high level, the stored information of the memory cell circuit C01 (i=o~3) is transferred to the digit line D.
Ti (i=o~'5), DNi (i=o~3), and as explained in FIG.
(i=0 to 3) and DNi (i=0 to 3), information of 11'' or ``0'' is determined: 1':.
する。記憶セル回路ＣＯＩ （ｉ ＝ ０〜３）に情報
を飄
書き込む書込み動作は、ＷＸＯを高レベルにし、書込み
情報が１０″か１１＃かによってディジット線対ＤＴｉ
、 ＤＮｉ （ｉ＝０〜３）の一方を高レベルに他方を
低レベルにすることによシ実行される。do. A write operation in which information is written into the memory cell circuit COI (i = 0 to 3) is performed by setting WXO to a high level, and depending on whether the write information is 10'' or 11#, the digit line pair DTi is
, DNi (i=0 to 3) are set to high level and the other to low level.
次にワード線信号ＷＸｉ （ｉ ＝ ０〜３）の信号発
生回路の説明をする。第５図ＶＣ２人力４出力のデコー
ド回路のブロック図を示し、第６図、第７図に従来の具
体的回路例を示す。Next, a signal generation circuit for the word line signal WXi (i=0 to 3) will be explained. FIG. 5 shows a block diagram of a decoding circuit for a VC with two manual inputs and four outputs, and FIGS. 6 and 7 show examples of conventional circuits.
第６図は入力信号Ａｉ（ｉ＝ｏ、１）Ｋよシｈｓ信号の
真信号Ａｒｔおよび補信号ＡＮｉ ｔ−発生させる回路
例であシ、負荷素子ＬＤＤＩ 、 Ｌ００２、ドライバ
・トランジスタＱ００１、Ｑ００２によ多構成される。Figure 6 is an example of a circuit that generates the input signal Ai (i=o, 1) K, the true signal Art of the hs signal, and the complementary signal ANit. It is made up of many things.
第７図は真信号ＡＴｉ（ｉ＝０．１）、補信号ＡＮｉ
（ｉ＝０．１）によシワード線信号ｗｘｉ （ｉ ＝
０〜３）を発生させる回路例であり、負荷素子Ｌ１０ｉ
（ｉ ＝１〜４）、ドライバ・トランジスタＱ１０１（
ｉ ＝ １〜８）によ多構成される。そして、人力信号
Ａｉ（ｉ＝０．１）ｔ−変えることによシ、ワード線信
号ｗｘｉ（ｉ＝ｏ〜３）の一つを高レベルにし、第４図
の装置の行の一つを活性化して選択できる。Figure 7 shows the true signal ATi (i=0.1) and the complementary signal ANi.
(i=0.1), the word line signal wxi (i=0.1)
0 to 3), and the load element L10i
(i = 1 to 4), driver transistor Q101 (
i = 1 to 8). Then, by changing the human input signal Ai (i=0.1) t-, one of the word line signals wxi (i=o~3) is set to a high level, and one of the rows of the device in FIG. Can be activated and selected.
以上の説明よシ明らかなように従来装置においては、記
憶セル回路の状態をある期待状態、たとえば初期期待状
態等にするためには、ワード線’ ｗｘｉ （ｉ ＝
ｎＮ３）を各々１本づつ高レベルにする必要があシ、全
記憶セル回路を期待状態とするには上記従来装置では４
サイクルを必要とし、記憶装置の動作速度を遅（してい
た。As is clear from the above explanation, in the conventional device, in order to bring the state of the memory cell circuit into a certain expected state, such as an initial expected state, the word line 'wxi (i =
nN3) must be brought to a high level one by one, and in order to bring all memory cell circuits to the expected state, the conventional device described above requires 4
cycles and slowed down the storage device's operating speed.
〔発明の目的〕
本発明はこのような従来装置の欠点全除去するために提
案するものであシ、１サイクル内にすべての記憶セル回
路の状態を初期期待値に設定できるようにして動作速度
の高速化を図ったスタティック型半導体記憶回路を提供
することを目的とする。[Object of the Invention] The present invention is proposed in order to eliminate all of the drawbacks of the conventional device, and to improve the operating speed by making it possible to set the states of all memory cell circuits to initial expected values within one cycle. An object of the present invention is to provide a static semiconductor memory circuit that achieves high speed.
本発明は、デコード機能を備え、内部メモリセルが複数
の行と複数の列のマトリックスに配されたスタティック
型半導体記憶回路において、外部活性化信号によシ、行
選択を行う行方向のデコーダ出力信号をすべて同時に活
性化する第１の手段と、列方向のディジット線対群のテ
ィジット線対の一方のディジット線ヲ高レベルにし、他
方のデイジツト線を低レベルにする第２の手段とを具備
し、この第１および第２の手段により内部メモリセルの
状態を同時に一定のきめられた状態に設定可能とするこ
とを特徴とする。The present invention provides a row-direction decoder output that performs row selection according to an external activation signal in a static semiconductor memory circuit that is equipped with a decoding function and in which internal memory cells are arranged in a matrix of multiple rows and multiple columns. A first means for activating all the signals at the same time; and a second means for setting one digit line of the digit line pair of the group of digit line pairs in the column direction to a high level and setting the other digit line to a low level. However, the first and second means are characterized in that the states of the internal memory cells can be simultaneously set to a predetermined state.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第８図および第９図は、マ） ＩＪソックス状配列され
た記憶セル回路の行方向ワード線を選択するためのデコ
ーダ回路実施例構成を示す図である。FIGS. 8 and 9 are diagrams showing the configuration of an embodiment of a decoder circuit for selecting a row-direction word line of a memory cell circuit arranged in a 1/4-IJ sock shape.
第８図および第９図に示す実施例回路は、負荷素子Ｌ２
０１、Ｌ２０２、ドライバートランジスタｑ２ｏｉ（ｉ
＝１〜４）および負荷素子ｔ、５ｏｉ（＋＝１〜４）、
ドライバ・トランジスタＱ３０ｉ（ｉ ＝ １〜８）に
よシ構成される。この実施例回路が従来の回路と相違す
る点は、第８図においてドライバ拳トランジスタＱ２０
３、Ｑ２０４が新たに付加され、制御信号ＤＣによシ出
力信号ＡＮｉ（ｉ−０，１）、ＡＴｉ（＋ ＝１．１．
１
０．１）を接地できるように構成されていることである
。したがって、制御信号ＤＣｉ高レベルにすること罠よ
シ出力信号ＡＮｉ （ｉ ＝ ０．１）、Ａｒｉ （ｉ
＝ｏ、１ ）をすべて低レベルにすることができ、これ
によシ第９図・のデコード出力信号ＷＸｉ（ｉ＝０〜３
）をすべて高レベルにするコトができる。The embodiment circuit shown in FIGS. 8 and 9 has a load element L2
01, L202, driver transistor q2oi(i
=1 to 4) and load element t, 5oi (+=1 to 4),
It is composed of driver transistors Q30i (i = 1 to 8). The difference between this embodiment circuit and the conventional circuit is that in FIG.
3, Q204 is newly added, and output signals ANi (i-0, 1), ATi (+ = 1.1.
10.1) be constructed so that it can be grounded. Therefore, it is a trap to set the control signal DCi to high level, and output signals ANi (i = 0.1), Ari (i
=o, 1) can all be set to a low level, thereby decoding output signals WXi (i=0 to 3) shown in FIG.
) can all be made to a high level.
第１０図は本発明実施例の記憶セル回路マトリックス部
分の回路図を示したものである。この実施例回路は、第
４図に示した従来装置にトランジスタＱ１ｉ（ｉ＝ｏ〜
３）、ｑｚｉ（ｉ＝ｏ〜ｓ＞’に付加した構成となって
おシ、トランジスタ。１１（ｉ＝０〜５）は、そのソー
ス端子を一方のディジイツトＤＴｉ（ｉ＝口〜３）に、
そのドレイン端子を第１の電源端子ｐｗｏに接続し、そ
のゲート端子を第１の制御信号線ＣＩに接続する。また
、トランジスタＱ２ｉ（ｉ＝０〜３）は、そのドレイン
端子を他方のディジット線ＤＮｉ（ｉ＝０〜３）に、そ
のソース端子を第２の電源端子ＰＷ１または接地レベル
に接続し、そのゲート端子を第２の制御信号線ＣＬＩに
接続する。そして、電源端子ＰＷ２は、その電位を電源
端子ＰＷ１の電位よシも高いレベルに設定しておく。FIG. 10 shows a circuit diagram of the memory cell circuit matrix portion of the embodiment of the present invention. This embodiment circuit has a transistor Q1i (i=o~
3), qzi (i=o~s>') is a transistor. 11 (i=0~5) connects its source terminal to one digit DTi (i=o~3). ,
Its drain terminal is connected to the first power supply terminal pwo, and its gate terminal is connected to the first control signal line CI. Further, the transistor Q2i (i=0 to 3) has its drain terminal connected to the other digit line DNi (i=0 to 3), its source terminal connected to the second power supply terminal PW1 or the ground level, and its gate The terminal is connected to the second control signal line CLI. The potential of the power supply terminal PW2 is set to a higher level than the potential of the power supply terminal PW1.
以下に、本実施例装置の動作を説明する。The operation of the apparatus of this embodiment will be explained below.
書込み、読出し動作は、第４図の従来例と同様であり、
この時には、ＣＬＯｌＣＬｌは低レベルにしてお（必要
がある。Writing and reading operations are similar to the conventional example shown in FIG.
At this time, CLO1CL1 must be kept at a low level.
次に記憶セル回路を初期期待値に設定する動作を説明す
る。Next, the operation of setting the memory cell circuit to the initial expected value will be explained.
第８図、第９図の回路において、制御信号ＤＣｉ高レベ
ルにすることＫよシ、第１０図のワード線ＷＸｉ（ｉ＝
ｏ〜３）のすべてを高レベルにして全記憶セル回路全活
性化する。そして、制御信号線ＣＬＯおよびＣＬｌｔ−
高レベルにすることＫより、すべての記憶セル回路Ｃ１
ｊ（ｉ−０〜３、ｊ＝ｏ〜３）は、同時に初期期待値の
状態に設定される。In the circuits of FIGS. 8 and 9, it is better to set the control signal DCi to a high level, and the word line WXi (i=
All the memory cell circuits are activated by setting all of them to high level. Then, the control signal lines CLO and CLlt-
By setting K to a high level, all memory cell circuits C1
At the same time, j (i-0 to 3, j=o to 3) is set to the initial expected value state.
以上の説明から明らかなように１サイクル中にすべての
記憶セル回路を初期期待状態に設定することができ、高
速化を図ることができる。As is clear from the above description, all the memory cell circuits can be set to the initial expected state during one cycle, making it possible to increase the speed.
本発明記憶セルフ）ＩＪラックス他の実施例を第１１図
に示す。FIG. 11 shows another embodiment of the present invention (memory self-service) IJ Lux et al.
第１１図は第１０図の記憶セルフ）ＩＪラックス第１の
電流制御トランジスタＱ５ｉ（ｉ＝ｏ〜３）、および第
２の電流制御ド丁うンジスタＱ４ｉ（ｉ＝０〜３）を付
加したものであシ、第１の電流制御トランジスタｑ３ｉ
（ｉ＝ｏ〜３）は、そのソース端子を一方のディジット
負荷素子ＬＴｉ（ｉ＝口〜５）に接続し、ドレイン端子
を電源端子ｐｗｘに、またゲート端子を制御線ＣＬ２に
接続する。また第２の電流制御トランジスタＱ４ｉ（ｉ
＝０〜５）は、そのソース端子を他方のディジット負荷
素子ＬＮｉ（ｉ−０〜３）に接続し、ドレインを電源端
子ｐｗｘに、ゲート端子を制御線ＣＬ３に接続する。こ
の実施例装置では、上記第１、第２の電流制御トランジ
スタにより初期期待値状態設定時の電流を制御すること
が可能となる。FIG. 11 shows the memory cell shown in FIG. 10 with the addition of a first current control transistor Q5i (i=0 to 3) and a second current control transistor Q4i (i=0 to 3). First current control transistor q3i
(i=o~3) has its source terminal connected to one digit load element LTi (i=mouth~5), its drain terminal connected to the power supply terminal pwx, and its gate terminal connected to the control line CL2. In addition, the second current control transistor Q4i (i
=0 to 5), its source terminal is connected to the other digit load element LNi (i-0 to 3), its drain is connected to the power supply terminal pwx, and its gate terminal is connected to the control line CL3. In this embodiment, the first and second current control transistors can control the current when setting the initial expected value state.
なお、本発明の実施例では４ワード×４ビツト構成のＮ
チャンネル金属酸化膜半導体記憶回路について説明した
が、本発明はこれに限定されるものではな（、その構成
やトランジスタのＮチャンネル、Ｐチャンネル等にかか
わらず、種々の変更が可能である。In addition, in the embodiment of the present invention, N
Although the channel metal oxide film semiconductor memory circuit has been described, the present invention is not limited thereto (various modifications can be made regardless of its configuration or whether the transistor is N-channel or P-channel, etc.).
以上説明したように、本発明釦よれば従来のスタティッ
ク型半導体記憶回路が初期期待値設定時に複数サイクル
を必要とする速度上の欠点を除去することができ、期待
値設定の高速化を図ることができる。As explained above, according to the button of the present invention, it is possible to eliminate the speed disadvantage of the conventional static type semiconductor memory circuit that requires multiple cycles when setting an initial expected value, and to increase the speed of setting an expected value. Can be done.
第１図はスタティック型記憶セルの回路図。
第２図は読出し動作タイミング図。
第３図は書込み動作タイミング図。
第４図は従来例の半導体記憶回路マトリックスの回路図
。
！＠５図はデコーダ回路プロクク図。
第６、第７図は従来例のデコーダの回路図。
第８、第９図は本発明実施例装置のデコーダ部分の回路
図。
第１０図は本発明実施例装置の半導体記憶回路第１１図
は本発明の他の実施例装置の半導体記憶回路マトリック
ス部分の回路図。
Ｃ１ｊ（ｉ＝ｏ〜”３、ｊ＝ｏ〜３）・・・記憶セル回
路、ｗｘｉ（ｉ＝０〜３）・・・ワード線、ＤＴｉ（ｉ
＝０〜５）、ＤＮｉ（ｉ＝０〜３）・・・ディジット線
。
特許出願人 日本電気株式会社
代理人 弁理士 井 出 直 孝
ｑ
ハ
・）
第 １ 図
尾２図
元 ３ 図
箪５ 図
第 ６ 図
荒 ７ 図
蔦 ８図
ＴＯ
蔦 ９ 図
第１０回
Ｍ １１図FIG. 1 is a circuit diagram of a static type memory cell. FIG. 2 is a read operation timing diagram. FIG. 3 is a write operation timing diagram. FIG. 4 is a circuit diagram of a conventional semiconductor memory circuit matrix. ! @Figure 5 is a decoder circuit diagram. 6 and 7 are circuit diagrams of a conventional decoder. 8 and 9 are circuit diagrams of a decoder portion of an apparatus according to an embodiment of the present invention. FIG. 10 is a semiconductor memory circuit of a device according to an embodiment of the present invention. FIG. 11 is a circuit diagram of a semiconductor memory circuit matrix portion of a device according to another embodiment of the present invention. C1j (i=o~”3, j=o~3)...Storage cell circuit, wxi (i=0~3)...Word line, DTi (i
=0-5), DNi (i=0-3)... digit line. Patent Applicant NEC Corporation Agent Patent Attorney Nao Ide Takashi (Ha) No. 1 Figure tail 2 Original 3 Figure 5 Figure 6 Figure rough 7 Figure 8 Figure TO Tsuta 9 Figure 10th M 11
Claims (1)
マトリクスに配列され、上記各行にはワード線が、上記
各列にはディジット線対がそれぞれ接続された記憶セル
群と、 上記各行のワード線に接続され、上記記憶セル群のうち
から活性化する行の選択を行う選択手段とを備えた半導
体記憶装置において、 上記全列のディジット線対の一方のディジット線を高レ
ベル忙、他方のディジット線を低レベルに同時に設定す
る設定手段を備え、 上記選択手段は外部活性化信号によル上記全ワード線を
同時に活性化できるように構成されたことを特徴とする
半導体記憶装置。(1) A memory cell group in which memory cells are arranged in a matrix consisting of a plurality of rows and a plurality of columns, a word line is connected to each row, and a digit line pair is connected to each column; and a word line in each row. In the semiconductor memory device, one digit line of the digit line pairs of all the columns is set to a high level, and the other digit line is set to high level. 1. A semiconductor memory device comprising setting means for simultaneously setting digit lines to a low level, wherein said selection means is configured to simultaneously activate all said word lines by an external activation signal.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105757A JPS58222489A (en) | 1982-06-18 | 1982-06-18 | Semiconductor storage device |
| US06/506,080 US4489404A (en) | 1982-06-18 | 1983-06-20 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105757A JPS58222489A (en) | 1982-06-18 | 1982-06-18 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222489A true JPS58222489A (en) | 1983-12-24 |
| JPH0310195B2 JPH0310195B2 (en) | 1991-02-13 |
Family
ID=14416096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105757A Granted JPS58222489A (en) | 1982-06-18 | 1982-06-18 | Semiconductor storage device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4489404A (en) |
| JP (1) | JPS58222489A (en) |
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