TW314625B - - Google Patents

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A7 314625 B7 五、發明説明（1 ) (請先閲讀背面之注意事項^:、本頁) 本發明係有關於半導體記憶裝置與記憶系統，主要是 有關於大記憶容量的動態型R AM以及使用其之記憶系統 ，而可有效地作爲資料保持技術的技術。 設置可根據溫度而改變振盪週期的振盪器，使自我更 新週期能夠對應於溫度變化而改變，可以減少在自我更新 時的資料保持電流的動態型RAM。該動態型RAM則見 於曰本特開平5 — 6 6 6 3 5之中。此外有在.自我更新時 ，會使板電位降低，而使動態型RAM之漏電流減少的動 態型RAM。該動態型RAM則見於學會（I EEE)論 文 0-7803-2495 -1/95/$4 · 00/ C 1 9 9 5 ° IEEE。 在上述前者的動態型RAM中，在自我更新時，爲了 要使資料保持電流成爲最小，對於因爲上述動態型RAM 的周圍溫度變動所導致之資料保持時間的變，則根據一可 根據溫度而改變振通週期的振盪器自動地設定自我更新週 期0 經濟部中央標準局員工消費合作社印製 決定動態型RAM記憶體單元的資料保持時間，係爲 了對應於構成記憶單元的MO S F E T與電容器構造有關 的P N接合部或是發生在矽基板與氧化膜之界面部的漏電 流。在動態型R AM內的記憶體單元中已知資料保持時間 的溫度依存性以及電源電壓依存性比較大者占了全部記憶 體單元數的0 · 1 %左右。在該些少數的記億體單元之中 ，資料保持時間最短的記憶體單元（以下稱爲最差記億體 單元）則決定了動態型RAM整體的資料保持時間。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2IOX 297公釐）

i > mm (2) 根據上述溫度而改變週期的振盪器係由可將大約 1 0 0 0個實際的記憶體單元並聯的模擬記憶髋單元與用 於檢測模擬記憶體單元的比較電路所構成，對於因爲預充 電信號而稹蓄之模擬記憶體單元之電荷的減少，則是藉由 .檢測出電位的減少，可以模擬地檢出溫度對於實際的記憶 體單元的影響。因此，振盪器的振盪週期由於主要是追隨 占了動態型R AM內之上述少數的記憶體單元以外的大部 分之記憶體單元的資料保持時間，因此與溫度依存性以及 電源電壓依存性大的最差記憶體不同，而有無法得到最佳 自我更新週期的問題。 在後者之動態型RAM中，當被指定爲自我更新模式 時，則將通常爲V cc/ 2的記憶體單元的板電位下降到 Vss (基準電位），而記憶體單元的電容器部的PN接合 部的電位減低。然而，由於將記憶體單元的板電位下降到 Vss，而記憶體單元的積蓄點會藉由耦合而被拉到負電位 , 豐白祕苗β牲 ，β *r面Mr廿拓扯油功I由二站/士如 I ~Γ I n-n II —訂 I n 線. (請先閲讀背面之注意事項一i ‘，.馬本頁) 一 87 im 與記憶裝置。本發明的上述目的與特徵可由說明睿中的記 載以及圖面獲得了解。 若是要簡單地來說明在本案所掲露之發明中具代表性 者，則如下所述。亦即，藉由指定特定的寫入動作模式， 可以同時選擇不同的記憶體陣列或是動態型R AM的2個 記憶單元，使寫入信號的邏輯1對應於在上述電容器存在 有電荷的狀態，而使寫入信號的邏輯0對應於在上述電容 器不存在電荷的狀態，而寫入相同的寫入信號，此外，則 藉由指定特定的讀取動作模式，同時選擇不同的記憶體陣 列之2個動態型記憶單元，對應於上述寫入動作，使讀取 信號的邏輯1之對應於在上述動態型記憶單元之電容器存 在有電荷的狀態，而使讀取信號的邏輯0對應於在上述電 容器不存在電荷的狀態，且使上述2個讀取信號的邏輯1 優先被輸出。 相迪 1-流壬EQ* · 女垃杜名5!^16*叫地T - «:甘Μ» 士 n /m 請先閲讀背面之注意事項本頁) .坤衣 I 1 I I I 、-口 A7 B7 經濟部中央標準扃員工消費合作社印製 五、 發明説明（4 ) 1 I 與 其周 邊選擇 電 路 的 實 施 例 的 方 塊 圖 Ο 1 1 第 2圖係 本 發 明 所應 用 之 動 態 型 R A Μ 之 输 出 入 界 面 1 1 部 與時 序控制 電 路 的 實 施 例 的 方 塊 圖 0 1 I 請 1 1 第 3圖係 本 發 明 之 動 態 型 R A Μ 之 記 憶 體 陣 列 部 的 實 先 閱 -1 1 讀 1 施 例的 主要部 分 電 路 圖 0 背 1 第 4圖係 本 發 明 之 動 態 型 R A Μ 之 讀 取 電 路 記 憶 體 陣 i 1 列 部的 實施例 的 概 略 電 路 圖 0 事 項 1 1 第 5 ( A ) 圖 係 本 發 明 之 動 態 型 R A Μ 之 讀 取 電 路 之 i 馬 裝 其 他的 實施例 的 概 略 電 路 圖 0 頁 >—· 1 1 第 5 ( B ) 圖 係 本 發 明 之 動 態 型 R A Μ 之 讀 取 電 路 之 1 I 其 他的 實施例 的 槪 略 電 路 圖 〇 1 I 第 6圖係 用 於 第 5 圖 之 資 料 轉 換 電 路 之 排 他 性 或 電 路 1 訂 I 的 實施 例的電 路 圖 0 1 1 | 第 7圚係 本 發 明 之 資 料 轉 換 電 路 之 其 他 的 實 施 例 的 電 1 1 路 圖0 1 1 第 8圖係 表 本 發 明 之 動 態 型 R A Μ 之 實 施 例 之 記 憶 體 線 1 陣 列的 配置圖 0 1 1 第 9 ( A ) ( B ) rerr 圖 係 用 於 說 明 本 發 明 之 動 態 型 1 I R AM 之自我 更 新 動 作 的 概 略 時 序 圖 Ο 1 I 第 1 0圖 係 溫 度 感 應 型 計 時 器 的 概 略 方 塊 圖 〇 1 1 I 第 1 1圖 係 用 於 說 明 第 1 0 圖 之 溫 度 感 應 型 計 時 器 之 1 動 作的 時序圚 〇 1 第 12 ( A ) ( B ) 圖 係 用 於 說 明 本 發 明 之 動 態 型 1 1 R AM 之動作 的 概 略 時 序 ΓΒΠ 圖 0 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 314625 A7 ___ B7_^_ 五、發明説明（5 ) 第1 3 ( A ) ( B 用於說明本發明之動態型 R am之動作的概略時序 第14圖係用於說明本發明之動態型ram之X解碼 器與字元驅動器之實施例的電路圖。 第15(A) (B)圖係用於說明設於本發明之動態 型RAM之資料轉換電路D S C R功能的時序圖。 第16 (A) (B)圖係用於說明當選擇本發明之動 態型RAM之冗餘字元線時之資料轉換電路D S C R功能 的時序圖。 第17(A) (B)圖係本發明之動態型RAM之變 形例的概略方塊圖。 第1 8圖係本發明之記億體模組之實施例的構成圖。 第1 9圖係本發明之記憶體模組之其他實施例的構成 圖。 第2 0圖表標準的習知的動態型RAM的放置時與資 料消失率的關係特性圖。 第2 1 (A) (B)圖係在上述本發明之動態型 RAM中所實驗求得的自我更新動作的溫度對應特性圖。 第2 2圖係表將備有本發明的雙重記憶體單元模式的 動態型RAM應用在攜帶機器時的動作概念圖。 第2 3圚係外部位址與內部位址的分配對應圖。 第2 4圖係外部位址與內部位址的分配對應圖。 第2 5圖係第1圖之陣列，記憶體陣列以及對應於此 的位址主放大器與字元驅動器的關係圖。 本紙浪尺度適用中國國家標準（CNS ) Λ4规格（210X 297公釐）-8 —^ · 批衣 訂I I I 線 -- (讀先閱讀背面之注意事項A.烏本頁) 一 經濟部中夬標準局員工消費合作社印製 A7 B7 五、發明説明（6 ) 圖1與圖2係表本發明所適用之動態型RAM之一實 施例的方塊圓。圇1表示記憶體陣列與其週邊選擇電路， 圖2係表如位位址緩衝器或是輸出入緩衝器般之輸出入介 面部與時序控制竄路。 在圖1中，設有Y解碼器YDEC0 1 ，而爲記憶整 MMA T O與設在此之感測放大器S A 0以及記憶墊 MMAT 1與設在此之感測放大器SA 1所挾持。在感測 放大器SA0以及SA1則設有未圖示的Y (列）選擇開 關，根據上述Y解碼YDEC0 1的輸出信號，SA0以 及其互補位元線（或是稱爲互補位資料線或是互補數位線 )則被連接到輸出入線I 0〇i，而SA 1以及其互補位元 線則被連接到輸出入線I 0 τ ;。 至於其他的記憶墊MMAT2，MMAT3，或是 MMAT4 ，MMAT5 以及MMAT6，MMAT7 分 別有感測放大器SA2，SA3，SA4，SA5， SA6以及SA7。其中，設有被挾持在SA3與SA4 之間，且爲2個記憶垫MMAT 2與MMAT 3所共同使 用的Y解碼器YDEC2 3，此外則設有被挾持在SA4 與SA 5之間，且爲2個記憶墊MMAT 4與MMAT 5 所共用的Y解碼器YDEC4 5，又設有被挾持在SA6 與SA7之間，且爲2個記憶墊MMAT6與MMAT7 所共用的Y解碼器YDEC5 7。 上述输出入線I 〇0|以及I ，乃根據來自後述之 墊控制電路MATCNTL01的控制信號，藉由输出入 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公鏠） --：--.----—裝-- (請先閲讀背面之注意事項、本頁)

、1T 經濟部中失標準局員工消費合作社印裝 314625 A7 A7 B7 五、發明説明（7 ) 線選擇電路I OSEL 0 1，使輸出入線I 0〇i或是 I 0^之其中一者被連接到由4個電路所構成之主放大器 MA的輸入端子以及由4個電路所構成之寫入驅動器WD 的輸出端子。 在上述記憶墊MMAT 0〜MMAT 7中設有解碼器 XDO，XD1 ，該些解碼器XDO，XD1則對後述久 預解碼電路X P D的輸出信號進行解碼而形成4個字元線 選擇信號。此外，則設有可根據該些攪拌XDO ，XD1 與接下來說明之墊控制電路MATCNTLLO1〜 MATCNTL6 7的輸出信號而形成字元線的選擇信號 的字元驅動器WD 0，WD 1。該字元驅動器也包括了與 用於救濟缺陷之預備字元線呈對應的字元驅動器。 對應於上述一對的記憶墊MMAT 0，MMAT 1設 有墊控制電路MATCNTL 0 1。此外，對於另外之成 對的記憶墊MMAT2，MMAT3〜MMAT6， MMAT 7也設置同樣的墊控制電路MATCNTL 2 3 ，MATCNTL4 5，MATCNTL6 7。墊控制電 路MATCNTLO 1 〜MATCNTL6 7 ，則接受墊 選擇信號MSO〜7，最上位的位址信號X0 — 3 ，冗餘 信號XR0 — 3 ，在與所選擇之記憶墊呈對應之1個墊控 制電路中，則輸出用於選擇4個字元線中之其中一個的選 擇信號，此外，墊控制電路MATCNTL 0 1〜 MATCNTL 6 7，則對應於上述的選擇之記憶墊输出 可以使字元線預充髦開關成爲0 F F狀態的信號以及使感 適川中國國家標準（CNS ) Λ4規格（210X297公釐）_ --.--,-----裝-- 請先聞讀背面之注意事項本頁) 、-° 線 314625 A1 ____B7 _ 五、發明説明（8 ) 測放大器開始放大動作的時序信號。 此外，當對不良的字元線進行存取時，則會停止不良 字元線的選擇動作。取而代之，由於藉由上述選擇信號 XR 0〜3而形成冗餘電路的選擇信號，因此預備的字元 線會被設成選擇狀態。又，在同一圖中，其他的陣列 ARRY1〜ARRAY3，雖然是省略了其內部的構造 ，但是是由與上述陣列AR RAY 0同樣的記憶體陣列以 及其週邊電路所構成。 經濟部中央標準局員工消費合作社印製 在圖2中，時序控制電路TG，則接受內外部端子所 供給之晶片致能信號，输出致能信號01-，以及寫入 致能信號，而判斷動作的模式，且對應於此形成對於 內部電路之動作爲必要的各種的時序信號。在本實施例中 ，如上所述，不管是否爲動態型RAM，其介面乃被設成 具有與動態型RAM的相容性。亦即，不採用如一般的動 態型RAM般，自共同的位址端子，將行方向位址信號列 方向位址信號與位址選通信號呈同步依時間序列地加以輸 入的位址多工方式，而是採用自分別獨立的位址端子供給 行方向與列方向之位址信號的構造。而在說明書以及圖面 中，一係表示低位準爲一主動位準（active level)的意 義0 由上述時序控制電路TG所輸出的信號P R 1與 P R 3係一行方向的基本時序信號，係用於後述之行方向 之選擇動作上。時序信號P X L係一讀取行方向位址加以 保持的信號，而被供給到行位址緩衝器RAB。亦即，行 本紙張尺度適用中國國家標準（CNS ) A4現格（210X 297公釐）η , _ 11 - 經濟部中央標準局員工消費合作社印裝 324625 at B7 五、發明説明（9 ) 位址緩衝器RAB，乃根據上述時序信號PXL，讀取自 位址端子A Ο _A 1 9中之位址端子A 8〜A 1 9所輸入 的位址，且將之保持在鎖存®路。 時序信號P Y L係一讀取列方向位址加以保持的信號 ，而被供給到列位址緩衝器C A B。亦即，列位址緩衝器 CAB，根據上述時序信號PYL，讀取自位址端子A 0 _A 1 9中之位址A 0〜A 7所輸出的位址，且將之保持 在鎖存電路。 信號P R E F係一在更新模式下所產生的信號，乃被 供給到設於行位址緩衝器R A B之输入部的多工器MAX ，當更新模式時，可以控制切換成由更新位址計數電路 R F C所形成之更新用位址信號。更新位址計數電路 R F C，則針對由時序控制電路TG中所包含之計時電路 所形成之更新用的計數脈衝（時脈信號CLK) PRC進 行計數，而產生更新位址信號。在本實施例中則具有自動 更新與自我更新。 時序信號0X係一字元線時序信號，被供給到解碼器 XD，冗餘解碼器XRD，根據下位2位元之位址信號的 被解碼的信號而形成4個字元線選擇時序信號X0 — 3 ， AXR0 — 3。行方預解碼器XPD，則對內部位址信號 BX i進行解碼而形成預解碼信號AX i ，AX j ， AX k。時序信號4Y係一列選擇信號，與內部位址信號 A Y i —起被供給到列位址緩衝器Y P D，而形成列解碼 信號AYi ，AYj ，AYk。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐）_ --；--.-----1衣-- (請先閱讀背面之注意事項\4 . 本頁)

、1T 線 A7 B7 五、發明説明（10 ) 時序信號4W係一用於指示寫入動作的控制信號，時 序信號4 R係一用於指示讀取動作的控制信號。該些時序 信號0W與4 R則被供給到输出入電路丨/〇，當寫入動 作時，則使輸出入電路I /〇中所包含之輸入緩衝器致能 (enable)化，使输出緩衝器成爲輸出高阻抗狀態。相對 於此，當讀取動作時，上述輸出緩衝器成爲致能狀態，而 使輸入緩衝器成爲輸出高阻抗狀態。 時序信號0MS係一用於指示墊選擇動作的信號，被 供給到行位址緩衝器RAB，且與該時序呈同步地輸出墊 選擇信號MS 0 — 7。時序信號0SA係一用於指示感測 放大器之動作的信號。根據該時序信號0 S A，除了形成 感測放大器的致能脈衝外，也形成用於控制互補位元線之 預充電結束動作以及非選擇之記憶墊側之位元線之切離動 作的控制信號。 經濟部中央標準局員工消費合作社印製 ---；--·-----裝-- - - . .(請先閱讀背面之注意事項4 ..¾本頁) 在本實施例中，則是以行方向之冗餘毽路X — RED 爲代表來加以表示。亦即，上述電路X — R E D包含有用 於記憶不良位址的記憶電路與位址比較電路。將所記憶之 不良位址與自行列位址緩衝器R A B所輸出之內部位址信 號BX i加以比較，當不一致時，則將信號X R E設成高 位準，而使正規電路的動作成爲有效。當上述所輸入之內 部位址信號BX i與所記憶之不良位址成爲一致時，則將 信號X R E設成低位準，而禁止正規電路之不良字元線的 選擇動作，而輸出用於選擇1個預備字元線的選擇信號 A X R 0 一 3 ° 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐）- 經濟部中央標準局員工消費合作社印裝 A7 ___B7___ 五、發明説明（11 ) 在圖2中雖然是未圖示，但是在列方向上也設有與上 述行方向之電路同樣的電路，藉此，當檢測出對不良位元 線實施記億體存取時，則可以使列解碼器YD對於不良位 元線的選擇動作停止，而取而代之，形成用於選擇預備之 位元線的選擇信號。 在本實施例中，設有根據信號0 S E L F與 0LSELF之2種的更新模式。根據信號0SELF的 更新模式則爲一般的自我更新模式，而根據信號 0 L S E L F的更新模式，則爲本案所提出之新的更新模 式。亦即，如備用電池般，當經過比較長的時間處於資料 保持狀態時，則會根據上述信號φ L S E L F使計時器 LMTR動作，而產生更新脈衝0R i n t ,根據此，藉 由時序控制電路TG屋主行方向的基時脈0 R 1 ，而實施 更新模式。 上述信號4 L S E C L F則被稱爲低功率自我更新模 式，其更新週期可以配合由溫度感應計時器LMTR所設 定而成之平均的記憶單元的資料保持時間而變長，藉著使 該更新週期變長，可以使資料保持狀態會在比較長的期間 而進行的模式，亦即，在系統之電源被切斷之備用電池狀 態下的資料保持模式會成爲有效。 如上所述，當加長更新週期時，則在脫落之少數記憶 單元中的資料會被破壞。此外，在進入信號φ L S E L F 之更新模式之前，則會進行之後的資料更寫處理。亦即， 將記憶區域設成一半，而將相同的資料寫入到2個記憶單 本紙張尺度適闲中國國家標準（CNS ) A4規格（210X297公釐)^ --5--------裝-- (請先閲讀背面之注意事項\4丨馬本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 _______B7______ 五、發明説明（l2 ) 元內。例如，當全部的記憶區域只有一半的區域存在有有 效的資料時，則直接將相同的資料寫入到空的區域內，而 將1個資料記憶在2個單元內。當一半以上的記憶區域存 在有有效資料時，則暂時讀取上述有效資料進行資料壓縮 ，而對全部記憶區域之一半的區域進行雙重選擇，將1個 資料記憶在2個單元內。對應於寫入該資料，X方向之最 上位位元之位址/AX1 1與AX1 1 (位址端子A1 9 )均會被設成選擇位準。藉此，在記憶體陣列中，會雙重 選擇2個字元線，且將相同的資料寫入到被設成上述選擇 狀態的2個記憶單元內。 爲了要進行該寫入動作，自資料端子I/O 0〜 I 〇 7所供給的寫入資料，則藉由資料轉換電路DSCR ，將1個資料供給到2個記憶單元內。相對於此，在讀取 上述信號時，爲了使讀取信號R I 0 i可以以2位元一組 的方式被讀取，因此藉由上述資料轉換電路D S C R，對 各位元組採取邏輯和，而將該邏輯和信號當作讀取信號， 且通過上述資料端子I/O 0〜I 0 7被輸出。 圖3係表本發明之動態型R AM之記憶體陣列部之一 實施例的要部電路圖。在同圖中，乃表示有記憶墊 MATO的4條字元線WL 0〜WL 3以及冗餘字元線 RWL0〜RWL3 ，2對的互補位元線以及與該些相關 的感測放大器與預充甯電路，記憶墊MMAT 1的部分則 是以黑框來表示，只有構成與一對互補位元線的各電路對 應的MOS F ET才附加電路記號。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）_ 15 - n^—. J^nn Λ I f^m ( i n (請先閲讀背面之注意事項本頁)

、1T 線 經濟部中央標隼局員工消費合作社印製 314625 A7 B7 五、發明説明（13 ) 動態型記憶單元係由位址選擇用MO S F E TQm與 情報記憶用電容器C S所構成。位址選擇用 MOSFETQm的閘極則被連接到字元線WLO，該 MOS F ETQm的汲極則被連接到位元線，而在源極則 連接有情報記憶電容器C s。情報記憶用電容器C s的另 一個電極則被共通化，且被供給板電壓P LT。 上述位元線組，如同圖所示，乃被平行地配置，爲了 要取得位元線之電容平衡，則因應所需使其適當地交差。 上述互補位元線組則與感測放大器之输出入節點連接。感 測放大器，其中閘極與汲極乃交差連接，係由被設成鎖存 形態的N通道型M0SFETQ3，Q4以及P通道型 M0SFETQ1 ，Q2所構成。N通道型 M〇S F ETQ 3與Q 4的源極則被連接到共通源極線 CSN。P通道型MOS FETQ 1與Q 2的源極則被連 接到共通源極線C S P。共通源極線C S P如圖所示，乃 設有P通道型MO S F ET之電源開關 M0SFETQ1 0。當時序信號0SAP被設成低位準 時，M0SFETQ1 0會成爲ON狀態，而供給對感測 放大器之動作爲必要的電壓。在與N通道型 M0SFETQ5，Q6呈對應之共通源極線CSN則設 有未圖示之N通道型MOS F ET，且在感測放大器之動 作時間供給電路的接地電位。 使該些感測放大器動作之電源開關MOS F ET，爲 了要進行安定的檢測動作，在感測放大器開始進行放大動 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---;--„-----裝-- (請先閱讀背面之注意事項\本頁) 訂 線 經濟部中央標隼局員工消費合作社印袈 A7 _B7_ 五、發明説明（14 ) 作時，使電源開關MO S F ET成爲ON狀態，使其只能 供給比較小的電流，當因爲感測放大器的放大動作導致位 元線組之電位差變大到某一程度時，則使電源 MO S F ET成爲ON狀態，使其流有大電流，而階段性 地進行放大電路。 在上述感測放大器的输出入節點則設有可以使互補位 元線組產生短路的MOSFETQ 7以及對互補位元線供 給半預充電電壓HVC，而由開關M0SFETQ5與 Q 6所構成的預充電電路。在該些MOS FETQ 5〜 Q 6的閘極則共同被供給有預充電信號PCB。 MOS F ETQ 8與Q 9則構成可以根據列選擇信號 Y S控制其切換的列開關。在本實施例中，可根據1個列 選擇信號Y S來選擇4對的位元線組。因此，上述列選擇 信號YS則共同被供給到構成列開關MOS F ET的閘極 上，經由上述開關MOS FET，使4對的位元線與4對 的輸出入線/100 ，IOO〜I〇3 ，103分別被連 接。 由開關MOS FETQm與電容器C s所構成的記憶 單元，乃每隔2個地設在位元線之兩者。亦即，在其中一 個位元線與字元線（0 + 4N)，字元線（3 + 4N)的 交點設置記憶單元，而在另一個位元線與字元線（1 + 4 N )，字元線（2 + 4N)的交點也設置記憶單元。在此 ，N 爲 0 ，1 ，2 ，3 ，......，6 3 0 如此般，由開關MOS F ETQm與通道型C s所構 本紙張尺度適用中國國家標準^⑽以以見格^⑴/:”公釐）-^- ———·--------裝-- (請先閱讀背面之注意事項\4,. \本頁) 、-° 線 經濟部中央標準局員工消費合作社印製 A7 __B7_ 五、發明説明（15 ) 成的記憶單元則與位元線組之兩者相連接。當被連接到其 中一個位元線之記憶單元之通道型C s的電荷狀態爲高位 準時，若是選擇被連接到上述電容器C s而作爲 MO S F E TQm之閘極的字元線時，則位元線電位會根 據上述位元線與電容器C s的充電分配（charge share) 而上昇，且藉由接下來之感測放大器的放大動作而形成高 位準的讀取信號。又當上述電容器C s之電荷狀態爲低位 準時，若是選擇連接有MOSFETQm(被連接到上述 電容器C s )之閘極的字元線時，則根據與上述位元線的 充電分配，位元線電位會下降，且藉由接下來之感測放大 器的放大作用而形成低位準的讀取信號。在寫入動作時， 當寫入資料爲高位準時，若電容器C s爲高位準，而寫入 資料爲低位準時，則電容器C s會成爲低位準。 在上述位元線組中，被連接到反轉位元線的記億單元 則會被讀取，而使被寫入之資料的位準與記憶單元內之電 荷的狀態成爲相反。亦即，被連接到字元線W L ( 1 + 4N)與WL ( 2 + 4N)的記憶單元，雖然其輸出入資 料位準的記憶單元與電容器之電荷狀態相同，但是對於被 連接到字元線WL (0 + 4N)與WL (3 + 4N)的記 憶單元而言，則輸出入資料的位準與記憶單元之電容器之 電荷狀態乃呈相反。 在此，圖2之資料轉換電路，乃被供給位址信號 BX0，BX1或是RX0〜3。當電荷的狀態爲高位準 時，則進行可以成爲邏輯1之資料轉換動作。亦即，在選 本紙張尺度適用中國國家紹叫爾(7^297讀）-： 一— ---·--^-----裝-- (請先閱讀背面之注意事項\本頁) 訂 A7 B7 五、發明説明（16 ) 擇上述字元線WL (1 + 4N)與字元線WL (2 + 4N )時，則讀取信號會直接地被輸入到邏輯和電路，而當選 擇字元線WL (0 + 4N)與字元線（3 + 4N)時，貝IJ 讀取信號會被反轉，且被輸入到上述邏輯和電路。 而比則意味著下述的事情。亦即，對於資料保持時間 非常短，而脫落之記憶單元而言，電荷的狀態乃成爲高位 準，因而會因爲漏電流而成爲低位準使得資料被破壞，但 是對於電荷的狀態爲低位準者而言，即使有上述的漏電流 ，該電荷狀態也會被維持。在此，如上所述，被連接到上 述字元線WL ( 0 + 4N)與WL ( 3 + 4N)的記憶單 元，當電荷的狀態因爲上述漏電流而自高位準變成低位準 時，若要將其直接輸出時，則即使自另一者輸出正常的低 位準，也會根據上述邏輯和，將高位準者優先加以輸出， 因而會輸出錯誤的資料。因此，當選擇被連接到字元線 WL ( 0 + 4 N )的記憶單元時，則會使該讀取位準反轉 而供給到邏輯和電路。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項t k本頁) 在本實施例中，在資料保持模式下使用2個記憶單元 ，且記憶相同的資料。如上所述，由於資料保持時間短而 脫落之記憶單元的數目極少，因此也可以將上述2個記億 單元當作不會發生脫落。在此，藉由上述邏輯和信號而形 成與邏輯1呈對應的輸出信號，而在2個記憶單元中，那 使電荷狀態應該高位準者成爲低位準，藉由另一個記億單 元，也能夠得到上述電荷狀態與高位準呈對應之邏輯1的 输出信號。 本紙張尺度適用中國國家標準（匸灿）八4規格（2丨0'乂 297公釐）-19_ 3 14625 A7 ____B7__ 五、發明説明（l7 ) 藉由將因此構造，將記憶單元之資料保持時間設成平 均的長週期，可以使在資料保持狀態下的自我更新週期加 長，伴隨此可以將在資料保持狀態下的消耗電流減小到能 夠匹配靜態型RAM的程度。在本實施例中，利用動態型 RAM可以使容量加大，且输出入介面與靜態型RAM具 有相容性，雖然在此未加以特別限制，但是也可以更齒靜 態型R A Μ。 圖4係表上述賫料轉換電路D S C R中之讀取電路之 一實施例的概略電路圖。記憶體陣列A R R A Υ 0 ，則在 非反轉側之位元線B L反轉側之位元線/B L與字元線 WL 0〜WL 3的交點，則將由開關MOS FETQm與 電容器C s所構成的記憶單元，每隔2個地設在互補位元 線組之其中一個位元線/B L與另一個位元線B L。亦即 ，如圖3所示，在其中一個位元線/B L與字元線WL 0 ，WL 3的交點設置記憶單元，而在另一個位元線B L與 字元線WL1 ，WL2的交點設置記憶單元。以後，則根 據此一規則依序地設置記憶單元。同樣地，對於冗餘字元 線RWLO〜RWL3，也根據上述規則設置預備的記憶 單元。另一個記憶體陣列A R RAT 1在圖中雖然是被省 略，但是與上述記億體陣列ARRATO具有同樣的構成 0 當被連接到上述其中一個位元線/B L的記憶單元的 電容器C s存在有電荷時，則會直接讀取，且輸出邏輯0 。亦即，由於位元線/B L爲高位準，而位元線B L成爲 本紙張尺度適用中國國家標準（CNS ) Λ4说格（210X 297公釐）_ _ I n Ί— n 裝 I i I I I I I 線 * l \ (請先閲讀背面之注意事項l K本頁) 一 經濟部中央標準局員工消費合作社印裝 經濟部中央標準局員工消費合作社印製 A7 ________B7__ 五、發明説明（18 ) 低位準，因此，當上述互補位元線爲列開關所選擇時，則 輸出入線/1 0會成爲高位準，而I 0會成爲低位準，且 可將其放大之主放大器MA的放大輸出信號則成爲低位準 ，對於採取正邏輯者會输出邏輯0，而在該記憶單元內， 當上述高位準的記憶電荷因爲漏電流而喪失成爲低位準時 ，則會输出邏輯1。因此，當單純地形成來自2個記憶單 元之讀取信號的邏輯和输出時，則不管是否自另一個記憶 單元輸出正確之暹輯0的讀取信號，則爲了要防止優先讀 取上述被破壞之資料（邏輯1)，乃設置以下的資料轉換 電路。 在本實施例之半導體記憶裝置中，在上述特定^寫入 模式下，當將邏輯1寫入到記憶體陣列AR RAY 0與 ARRAY 1的2個記憶單元時，則若所選擇的記憶單元 被連接到其中一個位元線/B L，則藉由資料轉換電路 D S C R進行資料轉換，而使資料反轉，將上述輸出入線 I 0設成低位準，將/ I 0設成髙位準，而將在上述記憶 單元之情報記憶電容器存在有電荷的狀態的高位準加以寫 入。亦即，在上述特定的寫入模式下，若是著眼於記憶單 元，則不管所連接的位元線是/B L或是B L，則若是在 電容器存在有電荷，即一律記憶成邏輯1 ，而將設有電荷 的狀態記憶成邏輯0。 當指定特定的讀取模式，而選擇2個記憶體陣列 八尺尺戍¥0與六1^只久¥1，且如字元線贾1>1及1^1^ 3般選擇被連接到反轉的位元線/ B L側的記憶單元時， 表紙張尺度適用中國國家標準（CNS > Λ4規格（2丨Ο X 297公釐）_ --.--------^------.-IT------手 (請先閱讀背面之注意事項^本頁) 一 經濟部中央橾準局員工消費合作社印装 A7 B7 ___ 五、發明説明（19 ) 則爲了使若在電容器存在有電荷時即輸出邇輯1，而在電 容器不存在電荷時則輸出邏輯0而進行資料轉換，因此主 放大器MA的輸出必須要藉由資料轉換髦路D S C R進行 資料轉換與合成。將字元線WL 0〜WL 3共4條字元線 設成1組，則分別由下位2位元之位址信號BX 0與BX 1的解碼輸出來決定。 亦即，當下位2位元的位址信號BX 0與BX 1均設 成邏輯0與邏輯1時，則如同字元線WL 0與WL 3般會 選擇WL (0 + 4N)與WL (3 + 4N)。因此，藉由 排他性或電路EXOR，當檢測出與上述下位2位元之位 址信號BX 0與BX 1相同的邏輯0與邏輯1時，則會形 成邏輯0的檢測信號。根據該檢測信號的邏輯0，會控制 排他性NOR電路EXM0R1與EXN0R2 (接受自 上述2個記憶體陣列ARRAY 0與ARRAY 1經由主 放大器MA被讀取的信號），而分別使該讀取信號反轉。 亦即，若上述2個記憶體陣列ARRAY 〇與ARRAY 1之各之各主放大器ΜΑ的输出信號爲高位準（邏輯1 ) 時，則被反轉成低位準（邏輯0 )，而若ΜΑ之輸山信號 爲低位準（邏輯0)，則被反轉成高位準（邏輯丨）。 當上述下位2位元之位址信號BX 〇與Bx 1之其中 一者爲邏輯0 ，而另一者爲邏輯1時，則如字元線WL 1 與WL2 般會選擇WL (1 + 4N)與WL (2 + 4N) 。因此，當藉由排他性或電路E X 0 R檢測出上述下位2 位元之位址信號BX 0與BX 1不一致時，則會形成邏輯 本紙張尺度適用中國國家標準（CNS〉A4規格（210X 297公釐）~ ' I _^ · 裝 訂 線 (請先閱讀背面之注意事項\4,〜本頁) 一 經濟部中央標率局員工消費合作社印袈 A7 _____B7___五、發明説明（20 ) 1的檢測信號。根據該檢測信號的邏輯1 ，會控制排他性 NOR電路EXNOR1與EXNOR2 (接受自上述2 個記憶體瘅列ARRAY 0與ARRAY 1經由主放大器 MA被讀取的信號），而直接會送出讀取信號。 藉此，對於在特定的寫入模式下的記憶單元，可以得 到一與寫入動作（將在電容器存在有電荷的狀態記億成邏 輯1，將在電容器不存在電荷的狀態記憶成邏輯0 )呈對 應的讀取信號。此時，在資料保持模式下，藉著將更新週 期設定成比較長，則即使在2個記憶單元的其中一者因爲 漏電流而導致記憶資料遭受破壞時，在讀取所保持的資料 時，.也可以自另一個記憶單元得到正確的讀取信號。 在同一圖中，雖然是被省略，但是寫入系統之資料轉 換電路也是由與可接受上述2位元之位址信號B X 0與 BX1之排他性OR電路EXOR由其檢測信號所控制之 排他性NOR電路EXN0R 1與EXN0R 2等同樣的 電路所構成。寫入信號的資料則如上述般被轉換，且被送 到與各記憶體陣列ARRAY 0，ARRAY 1呈對應的 输出入線10與/10。 圖5 (A)係表讀取系統電路之其他實施例的概略電 路圖。資料轉換電路DSCR，第1主放大器以及第2主 放大器則已含於讀取電路R C KT。本實施例之記憶體陣 列的構成則與圖4之實施例不同。亦即，記憶體瘅列 ARRAY 0 (ARRAY1)，在非反轉側之位元線 B L與反轉側之位元線/b L分別與字元線WL 0〜WL 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐)~~ΓΓ -Ζό ' I- 1 裝 訂 n 線_ (請先閲讀背面之注意事項I,; K本頁) 一 314625 A7 B7 五、發明説明（21 ) 3 (WLO ^〜WL3 / )的交點中，係將記憶單元設在 其中一個位元線/BL與字元線WLO〜WL1( WLO >，WL1 >)的交點上，且將記憶單元設在另一 個位元線BL與字元線WL2，WL3 (WL2 >， WL3 >)的交點上。之後，則根據此一規則依序設置記 憶單元。同樣地，對於冗餘字元線RWLO〜RWL3 ( RWLO >〜RWL3 > )，也根據同樣的規則設置預備 的記憶單元。 在此構成中，若位址信號BX 1爲邏輯0，則會選擇 字元線WL 0與WL 1，而指定被連接到反轉側的位元線 /BL，若BX1爲遢辑1，則會選擇字元線WL2與 W L 3，而指定被連接到非反轉側之位元線B L的記憶單 元。藉此，在資料轉換電路DSCR中，則利用上述位址 信號BX 1來控制排他性NOR電路EXNOR 1與 EXN0R2。亦即，當位址信號BX1爲邏輯0時，則 來自被連接到上述反轉側之字元線/B L的記憶單元的讀 取信號，會藉由上述排他性NOR電路EXNOR 1與 EXNOR 2而被及轉。當位址信號BX 1爲暹輯1時， 則來自被連接到上述非反轉側之位元線B L的記憶單元的 讀取信號，則會藉由上述排他性NOR電路EXNOR 1 與EXNOR2直接被送出。 在同一圖中，雖然是省略，但是寫入系統的資料轉換 電路，也同樣是由與由上述位址信號BX 1所控制之排他 性NOR電路EXNOR 1與EXNOR 2同樣的電路所 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐〉_ 24 - ' ---.--1-----^:------ΪΤ------# - - \ (請先閲讀背面之注意事項本頁) 一 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（22 ) 構成，且寫入信號的資料會如上所述般被轉換，且被供給 到與各記億體陣列ARRAY 0與ARRAY 1呈對應的 輸出入線10與/10。 以下則詳細說明圖5 ( A )所示的電路的動作。 在圖5(A)中包含以下的部分。亦即，包括第1字元線（ WL2)，第2字元線（WL1)，第1資料線（BL1)以及第2資料線（ BL1)的第1互補資料線組，對應於上述第1字元線（WL2)與 上述第1資料線（BL1)的交點而設的第1記憶單元（MCI),對 應於上述第2字元線（WL1)與上述第2資料線（BL1)的交點而 設的第2記憶單元（MC 2),被連接到上述第1資料線（BL1)與 上述第2資料線（BL1)的第1感測放大器（SA1),包括第1共 同線（101)與第2共同資料線（101)的第1共同互補資料線組 ，被連接到上述第1資料線（BL1)與上述第1共同資料線（ 101)之間的第1開關（SW1)以及被連接到上述第2資料線（ /BL1)與上述第2共同資料線（丨01)之間的第2開關（SW2)而 構成的第1記憶體陣列（ARRAY0), 包括第3字元線（VL2’），第4字元線（WL1’），第3資料 線（BL2)以及第4資料線（/BL2)的第2互補資料線組，對應 於上述第3字元線（WL2’）與上述第3資料線（BL2)的交點而 設的第3記憶單元（MC3)，對應於上述第4字元線（WL1’）與 上述第4資料線（/BL2)的交點而設的第4記憶單元（MC4), 被連接到上述第3資料線（BL2)與上述第4資料線（/BL2)的 第2感測放大器（SA2),包括第3共同資料線（102)與第3共 同資料線（/102)的第2共同互補資料線組，被連接到上述 本紙張尺度適用中國國家標準（CNS)A4規格（210X 297公釐）_ _ --- ------------¥------1T------^ - < /— (請先閱讀背面之注意事項寫本頁) 一 經濟部中央標準局員工消費合作社印製 A7 B7___ 五、發明説明（23 ) 第3資料線（/BL2)與上述第3共同資料線（/102)之間的第3 開關（SW3)以及被連接到上述第4資料線（BL2)與上述第4共 同資料線（102)之間的第4開關（SW2)而構成的第2記億體陣 列（ΑΜΑΥ0)及， 被連接到上述第1共同互補資料線組（101, /101)與上 述第2共同互補資料線組（102，/102),而输出讀取信號（ RI0)的讀取電路（MAI, MA2, EN0R1, EN0R2, EN0R3, 0R) 。上述第1記憶單元（MCI),上述第2記憶單元（MC2),上述 第3記憶單元（MC3)以及上述第4記憶單元（MC4)係具有位址 選擇M0SFET與情報記憶電容器，而可揮發性地保持資料的 動態型式者。 第1記憶體陣列的字元線（WL0，WL1 係對應於第2記 憶體陣列的字元線（WLO， WL1 ，在寫入以及讀取時， 第1記憶體陣列的一個字元線（WLi )與第2記憶體陣列中之 對應的一個字元線（WLi)會同時被選擇。例如，上述第1字 元線（WL2)與上述第3字元線（WL 20會同時被設成選擇位準 (高位準），.又上述第2字元線（WL1)與上述第4字元線（ WL1’）會同時被設成選擇位準。換言之，第1字元線（WL2) 與上述第3字元線（WL2)會被分配到同一個位址，而上述第 2字元線（WL1)與上述第4字元線（WL1’）會被分配到同一個 位址。 當選擇被連接到第1資料線（BL1)以及第3資料線（BL2 )的記憶單元時，位址信號BX1會被設定成高位準（通輯D ，而當選擇被連接到第2資料線（/BL1)以及第4資料線（ 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公釐）_ % - ' ------------裝------訂------線 (請先閲讀背面之注意事項\4丨烏本頁) ( A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（24) / BL2)的記憶單元時，位址信號BX1會被設定成低位準（邏 輯0)。第1主放大器（MA1)，當上述第1共同資料線（1〇1)被 設成高（低）位準，而上述第2共同資料線（/101)被設成低（ 高）位準時，則會输出高（低）位準的信號，而第2主放大器 (MA 2)，當上述第3共同資料線（102)被設成高（低）位準， 而上述第4共同資料線（/102)被設成低（高）位準時，則會 输出高（低）位準的信號。 上述讀取信號（RI0),當位址信號BX1被設成高位準（ 邏辑1)，且上述第1字元線（WL2)以及上述第3字元線（WL21 )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（丨01)的讀取資料爲高位準，且自上 述第3記憶單元（MC 3)被傳送到上述第3共同資料線（1〇2)的 讀取資料爲高位準時，則設成第1電壓（高位準）。 上述讀取信號（RI0)，當位址信號BX1被設成高位準（ 邏輯1)，且上述第1字元線（WL2)以及上述第3字元線.（玎2, )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（101)的讀取資料爲高位準，且自上 述第3記憶單元（MC3)被傳送到上述第3共同資料線（丨02)的 讀取資料爲低位準時，則設成第1電壓（高位準）。 上述讀取信號（RI0),當位址信號BX1被設成高位準（ 邏輯1)，且上述第1字元線（WL2)以及上述第3字元線（WL2, )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（丨01)的讀取資料爲低位準，且自上 述第3記憶單元（MC3)被傳送到上述第3共同資料線（1〇2)的 (請先閱讀背面之注意事項再填寫本頁) .裝. 訂 泉i 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-27 A7 B7 五、發明説明（25) 讀取資料爲高位準時，則設成第1電壓（高位準）。 上述讀取信號（RIO),當位址信號BX1被設成高位準.（ 邏輯1)，且上述第1字元線（WL2)以及上述第3字元線（WL2, )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（/101)的讀取資料爲低位準，且自 上述第3記憶單元（MC 3)被傳送到上述第3共同資料線（/102 )的讀取資料爲高位準時，則設成第2電壓（低位準）。 上述讀取信號（R10),當位址信號BX1被設成低位準（ 邏輯0)，且上述第2字元線（WL1)以及上述第4字元線（贶厂 )被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送 到上述第2共同資料線（/101)的讀取資料爲高位準，且自 上述第4記憶單元（MC 4)被傳送到上述第4共同資料線（/102 )的讀取資料爲高位準時，則設成第1電壓（高位準）。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 上述讀取信號（RI0),當位址信號BX1被設成低位準（ 邏輯0)，且上述第2字元線（WL1)以及上述第4字元線（WL1， )被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送 到上述第2共同資料線（101)的讀取資料爲高位準，且自上 述第4記憶單元（MC 4)被傳送到上述第4共同資料線Ui 〇2) 的讀取資料爲低位準時，則設成第1電壓（高位準）。 上述讀取信號（RI0)，當位址信號BX1被設成低位準（ 邏輯0)，且上述第2字元線（WL1)以及上述第4字元線（WL1) 被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送到 上述第2共同資料線（101)的讀取資料爲低位準，且自上述 第4記憶單元（MC4)被傳送到上述第4共同資料線（1〇2)的讀 本紙浪尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-28 ' «4625 A7 _____ _ B7 五、發明説明（π) 取資料爲高位準時，則設成第1電壓（高位準）。 上述讀取信號（RIO)，當位址信號BX1被設成低位準（ 暹輯〇)，且上述第2字元線（WL1)以及上述第4字元線（WL1) 被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送到 上述第2共同資料線（101)的讀取資料爲低位準，且自上述 第4記憶單元（MC4)被傳送到上述第4共同資料線（1〇2)的讀 取資料爲低位準時，則設成，第2電壓（低位準）。 更者，圖5(B)係表讀取電路之其他實施例的概略電路 圖。以下則詳細說明圖5 ( B )所示的電路的動作。 在圓5(B)中包含以下的部分。亦即，包括第1字元線（ WL2),第2字元線（WL1)，第1資料線（BL1)以及第2資料線（ /BL1)的第1互補資料線組，對應於上述第1字元線（fL2)與 上述第1資料線（/BL1)的交點而設的第1記憶單元（MCI), 對應於上述第2字元線（WL1)與上述第2資料線（/BL1)的交 點而設的第2記憶單元（MC2),被連接到上述第1資料線（ 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) / BL1)與上述第2資料線（BL1)的第1感測放大器（SA1)，包 括第1共同線（101)與第2共同資料線（/101)的第1共同互補 資料線組，被連接到上述第1資料線（BL1)與上述第1共同 資料線（I 0 1 )之間的第1開關（S W1 )以及被連接到上述第2資 料線（/BL1 )與上述第2共同資料線（/ 101 )之間的第2開關（ SW2)而構成的第1記憶體陣列（ARRAY0)， 包括第3字元線（WL2。，第4字元線（WL1M，第3資料 線（BL2)以及第2資料線（/BL2)的第2互補資料線組，對應 於上述第3字元線（WL2’）與上述第3資料線（BL2)的交點而 本紙張尺度適用中國國家橾隼（CNS ) Λ4規格（210X297公釐〉-29 _ 經濟部中央標準局員工消費合作社印製 A7 _B7_ 五、發明説明（27) 設的第3記憶單元（MC3)，對應於上述第4字元線UL1’）與 上述第4資料線（/BL2)的交點而設的第4記憶單元（MC4), 被連接到上述第3資料線（BL2)與上述第4資料線（/BL2)的 第2感測放大器（SA2),包括第3共同線（102)與第3共同資 料線（/102)的第2共同互補資料線組，被連接到上述第3資 料線（BL2)與上述第3共同資料線（/丨02)之間的第3開關（ SW3)以及被連接到上述第4資料線（/BL2)與上述第4共同資 料線（102)之間的第4開關（SW2)而構成的第2記憶體陣列（ ARRAY0)及， 被連接到上述第1共同互補資料線組（101，/101)與上 述第2共同互補資料線組（102，/102)，而输出讀取信號（ RI0)的讀取電路（MAI, MA2, EN0R1，EN0R2，EN0R3，0R) 。上述第1記憶單元（MCI),上述第2記憶單元（MC 2)，上述 第3記憶單元（MC3)以及上述第4記憶單元（MC4)係具有位址 選擇M0SFET與情報記憶電容器，而可揮發性地保持資料的 動態型式者。 第1記憶體陣列的字元線（W L 0，W L 1……）係對應於 第2記憶體陣列的字元線（WLO , WL1……〉，在寫入以及 讀取時，第1記憶體陣列的一個字元線（W L i )與第2記憶體 陣列中之對應的一個字元線（WLi)會同時被選擇。例如， 上述第1字元線（WL2)與上述第3字元線（WL2)會同時被設成 選擇位準（高位準）.又上述第2字元線（WL1)與上述第4字元 線（WLI’）會同時被設成選擇位準。換言之，第1字元線（ WL2)與上述第3字元線（WL2’）會被分配到同一個位址，而 本紙浪尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）-30 - ------------^裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（28) 上述第2字元線（WL1)與上述第4字元線（WL1’）會被分配到 同一個位址。 當選擇被連接到第1資料線（B L 1 )以及第3資料線（B L 2 )的記憶單元時，位址信號BX1會被設定成高位準（邏輯1) ，而當選擇被連接到第2資料線（/BL1)以及第4資料線（/ BL2)的記憶單元時，位址信號BX1會被設定成低位準（遍輯 0)。第1主放大器（MA1),當上述第1共同資料線（1〇1)被設 成高（低）位準，而上述第2共同資料線（101)被設成低（高） 位準時，則會輸出高（低）位準的信號，而第2主放大器（ MA2),當上述第3共同資料線（丨02)被設成高（低）位準，而 上述第4共同資料線（/102)被設成低（高）位準時，則會輸 出高（低）位準的信號。 上述讀取信號UI0)，當位址信號BX1被設成高位準（ 邏輯1)，且上述第1字元線（WL2)以及上述第3字元線（ffL2, 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（101)的讀取資料爲高位準，且自上 述第3記憶單元（MC3)被傳送到上述第3共同資料線（102)的 讀取資料爲高位準時，則設成第1電壓（高位準）。 上述讀取信號（RI0)，當位址信號BX1被設成高位準（ 邏輯1)，且上述第1字元線（WL2)以及上述第3字元線（WL2’ )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（丨01)的讀取資料爲高位準，且自上 述第3記憶單元（MC3)被傳送到上述第3共同資料線（102)的 讀取資料爲低位準時，則設成第1電壓（高位準）。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-31 - A7 ____B7 _ 五、發明説明（29) 上述讀取信號（RIO)，當位址信號BX1被設成高位準（ 邏輯1)，且上述第1字元線（WL 2)以及上述第3字元線（WL 2, )被設成選擇位準時，若自上述第1記憶單元（MCI)被傳送 到上述第1共同資料線（101)的讀取資料爲低位準，且自上 述第3記憶單元（MC 3)被傳送到上述第3共同資料線（102)的 讀取資料爲高位準時，則設成第1電壓（高位準）。 上述讀取信號（RI0),當位址信號BX1被設成高位準（ 邏輯1)，且上述第1字元線（WL 2)以及上述第3字元線（WL 2) 被設成選擇位準時，若自上述第1記億單元（MCI)被傳送到 上述第1共同資料線（101)的讀取資料爲低位準，且自上述 第3記憶單元（MC3)被傳送到上述第3共同資料線（102)的讀 取資料爲高位準時，則設成第2電壓（低位準）。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 上述讀取信號（RI0)，當位址信號BX1被設成低位準（ 邏輯0)，且上述第2字元線（WL1)以及上述第4字元線（WL1， )被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送 到上述第2共同資料線（/101)的讀取資料爲高位準，且自 上述第4記憶單元（MC4)被傳送到上述第4共同資料線〇2 )的讀取資料爲高位準時，則設成第2電壓（低位準）。 上述讀取信號（RI0),當位址信號BX1被設成低位準（ 邏輯0),且上述第2字元線（WL1)以及上述第4字元線（ffLl， )被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送 到上述第2共同資料線（/101)的讀取資料爲高位準，且自 上述第4記億單元（MC4)被傳送到上述第4共同資料線（/102 )的讀取資料爲低位準時，則設成第2竜壓（低位準）。 本紙浪尺度適用中國國家標準（CNS ) A4規格（2ι〇χ29?公釐）-32 - ' 經濟部中央樣隼局員工消費合作社印裝 A7 B7 五、發明説明（30) 上述讀取信號（RI0),當位址信號BX1被設成低位準（ 邏輯0)，且上述第2字元線（WL1)以及上述第4字元線（WL11 )被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送 到上述第2共同資料線（以〇1)的讀取資料爲低位準，且自 上述第4記憶單元（MC 4)被傳送到上述第4共同資料線（/102 )的讀取資料爲高位準時，則設成第2電壓（低位準）。 上述讀取信號（RI0),當位址信號BX1被設成低位準（ 邏輯0)，且上述第2字元線（WL1)以及上述第4字元線（ffLl， )被設成選擇位準時，若自上述第2記憶單元（MC2)被傳送 到上述第2共同資料線（/101)的讀取資料爲低位準，且自 上述第4記憶單元（MC 4)被傳送到上述第4共同資料線（/丨02 )的讀取資料爲低位準時，則設成第1電壓（高位準）。 圇6係上述排他性或電路的一實施例的電路圖。在該 實施例中主要是著眼於上述排他性或電路EXN0R的電路動 作，如上所述，根據位址信號BX1的高位準（邏輯1)使時脈 反相電路CN1動作，而主放大器的輸出信號MAout,則通過 上述處於動作狀態的時脈反相電路CN1，以同相位信號被 輸出。此時，時脈反相電路CN2，則根據接受位址信號BX1 的高位準之反相電路N2之輸出信號的低位準而被設成非動 作狀態，而設成輸出高阻抗狀態。 當上述位址信號BX1爲低位準（邏輯0)時，時脈反相電 路CN1會成爲非動作狀態，而使輸出成爲高阻抗狀態。根 據該位址信號BX1的低位準，反相電路N2之输出信號成爲 高位準，而時脈反相電路CN2會被設成動作狀態，使主放 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-33 - -----------II (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 314625 五、發明説明（31) 大器的輸出信號MAout反轉而輸出。 (請先閱讀背面之注意事項再填寫本頁) 第7圖係本發明之資料轉換電路之其他實施例的電路 圖。在該實施例中係設在記憶體陣列側的互補的输入出線 10與/10記憶體陣列。如上述圖5所述，當選擇字元線 WL0與WL1時，則選擇被連接到反轉側的位元線/BL的記憶 體單元，而當選擇字元線WL0與WL1時，則選擇被連接到 反轉側的位元線/BL的記憶體單元而當選擇字元線WL2與 WL3時則會選擇被連接到非反轉側的位元線BL的記憶體單 元，此時在上述互補的輸入出線10與/10與主放大器MA的 輸入端子（未圖示的寫入放大器的輸出端子）之間則設有 可直接傳送由傳送閘M0SFETQ1及Q2所構成的信號之第一傳 送通路與可使由傳送閘M0SFETQ3及Q4所構成的信號反轉的 第二傳送通路。 經濟部十央標準局員工消費合作社印製 構成上述第一傳送通路的M0SFETQ1及Q2,當位址信號 BX1處於高位準時，則被設成On狀態直接將來自被連接到 記憶體陣列之位元線BL的記憶體單元的讀取信號傳到主放 大器MA的输入端子。構成上述第二傳送通路的M0SFETQ3 及Q4,當位址信號BX1處於低位準時，則反相電路N3的輸 出信號則被設成高位準而成爲On狀態，藉由構成上述第二 傳送通路的M0SFETQ3及Q4的On狀態，可以使來自被連接到 記憶體陣列之位元線/BL之互補的讀取信號反轉，而將之傳 到主放大器MA的輸入端子。 上述第一與第二俥送通路係被利用在寫入系統的資料 轉換動作上。亦即，當位址信號B X 1處於高位準時，則構 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-34 - A7 __B7 五、發明説明（32) 成第一傳送通路之M0SFETQ1及Q2會被設定成On狀態，而當 要將寫入信號傳送到被連接至記億體陣列之位元線BL之記 憶體單元時，未圖示之寫入放大器的输出信號會直接被傳 送到輸出入線10與/10。當位址信號BX1處於低位準時， 則構成第二傳送通路的M0SFETQ3及Q4會被設定成On狀態 ，而當要將寫入信號傳送到被連接至記憶體障列之位元線 /BL的記憶體單元時，則未圖示的寫入放大器的輸出信號 會被反轉，且會被傳送到输出入線10與/10。 若是有必要將被傳送到上述輸出入線10與/10的寫入 信號的高位準與低位準設成對應於電源電壓Vcc的高位準 以及對應於電路的接地電位的低位準時，則上述開關 M0SFETQ卜Q4最好是使用將N通道型M0SFET與P通道型 M0SFET並列連接而成的CMOS開關。實際上被寫入到記憶 體單元的高位準與低位準，爲了要傳送由檢測放大器所放 大的高位準與低位準，被傳送到上述輸出入線10與/10最 好是使上述檢測放大器產反轉所必要的位準。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖8是本發明所適用之動態型RAM之實施例的記憶體陣 列的配置圖。該實施例之動態型RAM，雖然未特別加以限 制，但具約8M位元的記憶容量。 將晶片分成左右2個，左半部與右半部則藉由X位址的 最上位位址XII與/XII所分割。更者，晶片整體在上下方 向被分割成2部分，其中上半部對於1/04-7的4位元，而下 半部則對應於資料端子丨/00-3的4位元。如上所述，被分 割成4個部分的陣列則對應於上述圖1的陣列A R R A Y 0 - 3。1 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐）-35 - 經濟部中央標準局員工消費合作社印装 A7 B7五、發明説明（33) 個陣列，其中8個記憶墊MMAT係由上位3位元的位址AX8-AX10所指定。 記憶墊的箭號係表示位址的行進方向，在同圖中，在 右半部的2個陣列中依序根據204 8個周期（256X8)來進行更 新，而自2049個周期開始依序在左半部的2個記億體陣列 中，根據信號USELF來進行自我更新直到4096個周期爲止 。相對於此，在根據上述信號fLSELF來進行低功率自我更 新時，最上位位址AX11與/AX11則共同被設成選擇位準， 由於在左右2個陣列中，字元線同時進行選擇動作，因此 在2048周期時自我更新動作會終止。 亦即，1個記憶埜具有256個字元線，根據位址信號 AX0---AX7所構成的8位元，而選擇256個字元線中的1個。 相對於此，列位址則根據AYO Y7的8個位元，而自256x4 個位元線中選出4組位元線 。 圖23與圖24係爲了使外部位址與內部位址分配的對應 能夠更易於明白的說明圖。該實施例的動態型RAM係一以 所謂的靜態型爲準之位址非多工者。在內部位址，則對於 選擇字元線的位址分配AX，而該實施例的動態型RAM係一 以所謂的靜態型爲準之位址非多工者。在內部位址，則對 於選擇位元線的位址分配AY。又也可以如以往的動態型 RAM般藉由位址多工方式而輸入位址信號。 圖25係表示上述圖1的陣列ARRAY,記憶體陣列MARY以 及對應之位址/ AX11，AX11與主放大器記憶體瘅列以及寫 入驅動器WD的關係。記憶墊的箭頭係表示位址的方向。亦 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-36 - (請先閲讀背面之注意事項再填寫本頁) A7 B7___________ 五、發明説明（34) 即，更新的順序係自上到下依序進行。當如圖所示般依序 進行更新時，由於成爲8192個週期，而記憶存取會被限制 ，因此，同時選擇由位址X12所指定的記憶墊，如上所示 ，同時對4個記憶墊進行更新，而以4096個（約4K)週期結 束所有的更新動作。 圖9(A)以及圊9(B)係表示說明本發明的動態型RAM的 更新動作的概略時序圇。圖9(A)係表通常的更新動作，而 圖9(B)係本發明所提出的低功率更新動作。 在9(A)中，雖然未特別限制，但是實施固定計時週期 更新動作。該更新模式，在晶片致能信號/CE之前，會藉 由將输出致能信號/0E設成低位準而被起動。亦即，自信 號/0E被設成低位準後，信號/CE會被設成低位準，當此持 績一定時間以上時，即會產生信號fSELF。在更新信號 fSELF處於高位準的期間，根據內藏的計時電路會產生行 方向的主時脈，而實施字元線的選擇動作，根據檢測放大 器的致能化而讀取記憶單元的動作與其放大動作，以及根 據將放大信號再度寫入取記億單元而實施的更新動作。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 上述更新信號fSELF的一個周期，則是根據使用多矽 保險絲的ROM而被設定成使對於所有動態型RAM記憶單元進 行更新所需要的更新時間不會超過上述動態型RAM中之 上述脫落最小的最小資料保持時間。又，雖然未加以特別 限制，但是根據信號fRl之4096個周期的包含集中更新的 自我更新周期則被設定成不超過上述最小資料保持時間。 此外，藉由將位址信號AX11與/ AX11設成無效，也可以進 本紙悵尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-37 - " 經濟部中央標準局員工消費合作社印袈 3^4625 A7 __B7_ 五、發明説明（35) 行2048個周期的更新動作。 在圖9 ( B )中，雖然未加以特別限制，但是實施溫度感 應型計時周期更新動作。該更新模式，在晶片致能信號/ CE之前，會根據將輸出致能信號/OE與寫入致能信號/ WE設成低位準而被起動。亦即，在信號/0E與/WE被設成 低位準後，會將信號/CE設成低位準，當持縯一定時間以 上時，則會產生信號fSELF。該自我信號fSELF處於高位 準的期間，根據內藏的溫度感應型計時電路而產生行方向 的主時脈fRl,而實施字元線的選擇動作，根據檢測放大 器的致能化而讀取記憶單元的動作與其放大動作，以及根 據將放大信號再度寫入取記憶單元而資施的更新動作。 上述更新信號fSELF的一個周期，則是根據後述的溫 度感應型計時電路而被設定成使對於所有動態型RAM記憶 單元進行更新所需要的更新時間不會超過上述動態型 RAM中之平均的記憶單元的資料保持時間。此時，藉由將 位址信號AX11與/ AX11設成無效，也可以進行2048個周期 的更新動作。因此，在該更新模式之前，藉由位址信號 AX11與/ AX11被分割的2個記憶體陣列中，在同時被選擇的 2個記憶單元則保持相同的資料。 圖10係溫度感應型計時器之一實施例的概略方塊圖。 電容器雖然未特別加以限制，但是是將1 024個記憶單元的 電容器以並聯的方式予以連接而構成。構成記憶單元的位 址選擇用MOSFETQm，藉由將相當於其閘極所連接的字元線 的配線連接到電路的接地電位，可以經常被設定成OFF狀 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-38 - — I- in m -卜.1 -- ^^1 -- til - -- ----. I (請先閲讀背面之注意事項再填寫本頁) 訂 象. 經濟部中央標準局員工消費合作社印裝 A7 _B7___ 五、發明説明（叫 態。MOSFET係一由上述電容器C所預充電的開關MOSFET， 藉由不同於上述位址選擇用MOSFET的其他的MOSFET而構 成。此外，也可以利用上述位址選擇用MOSFET來構成。 上述電容器C的保持電壓則被供給到電壓比較電路 COMP的反轉輸入。在該電壓比較電路COMP的非反轉輸入則 被供給有基準電壓VREF。電壓比較電路COMP的输出信號 f STAI^T則被供給到正反電路FF的設定輸入S。自該正反電 路FF的輸出Q被輸出的輸出脈衝fTMR，一方面被供給到上 述開關M0SFETQ的閘極，而另一方面則被輸入到振盪電路 0SC,而控制振盪動作的有效與無效。振盪電路0SC的動作 當被設成有效時，即進行振逢動作，而形成振盪脈衝 fRi nt。該脈衝fRi nt則被供給到上述時序控制電路TG，而 產生上述行方向的主時脈fRl。 上述振盪脈衝fRint則被供給到計數電路CNTR，當該 計數電路CNTR進行4096或是2 0 48的計數動作時，則會產生 結束信號f STOP。上述計數電路CNTR也可以利用用於形成 更新位址的位址計數器而形成。根據上述結束信號fSTOP ，正反電路FF會被重置，而上述開關M0SFETQ會被設成OFF 狀態，且計時電路TIMER的動作也會停止。 圖11係用於說明上述溫度感應型計時器的動作的時序 圖。當電容器c的保持電壓VN到達基準電壓VREF時，根據 電壓比較電路C0MP,輸出信號fSTART會被設成高位準。藉 此，正反電路FF會被設定，且输出脈衝fTMR會被設成高位 準，而開關M0SFETQ會成爲ON狀態，且在電容器C會開始 張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-39 - ! —I I I 裝 I I I I I 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印装 A7 B7 五、發明説明（37) 進行預充電。此外，計時電路開始進行振盪動作，而產生 行方向的主時脈fRl與被供給到更新控制電路RFC的脈衝 fRC，而開始進行根據行方向的選擇動作以及更新位址的 步進動作的集中更新動作。 對應於振盪電路OSC的振盪脈衝fRint會形成4096次的 行方向的主時脈fRl(計數値4095)，而依序選擇4096條的 字元線，當由上述字元線所選出的記憶單元的更新動作結 束時，會根據上述計數電路CNTR而產生結束信號fSTOP 。 藉此，正反電路FF會被重置，而上述開關M0SFETQ會成爲 OFF狀態，且結束預充電動作，電容器C則保持預充電電壓 VN，計時電路TIMER會停止振盪動作，而進入停止狀態。 該停止期間係一自電容器C的預充電電壓VN因爲上述漏電 流降低，而到達基準電壓VREF爲止的時間。在該停止期間 中，上述電容器C會模仿記憶單元。由於藉由電荷的放電 電位會降低，而會受到周圍溫度與電源電壓的影響，因此 具有上述的溫度依存特性。特別是由於使用將大約1024個 記憶單元的電容器以並聯方式而連接者，因此整體的記憶 單元具有平均的電荷保持時間。 圖12(A)以及圇12(B)係用於說明本發明之動態型RAM 的概略時序圖。圖12(A)係表示一般的讀取寫入動作，而 圖12(B)係表示雙重記憶單元方式的讀取寫入動作。 在圖12(A)中，當晶片致能信號/CE成爲主動（低位準） 時，若輸出致能信號/0E與寫入致能信號/WE爲高位準時， 會產行方向的主時脈的時脈信號fRl。根據該時脈信號fRl ^^尺度適用中國國家標準（€奶）八4規格（210'乂 297公釐）-40 - ： --1 — -------裝-- ( (請先閱讀背面之注意事項再填寫本頁) 訂 % 經濟部中央標準局員工消費合作社印装 A7 B7 _______五、發明説明（3S) 會選擇內部位址信號AX11與由未圖示的內部位址信號AYO 元線，同樣地會選擇由未圖示的內部位址信號AYO输出致 能信號/0E處於主動狀態（低位準）之期間，若寫入致能信 號/WE爲高位準時，則所指定的ARRAY2的記憶單元的資料 會通過資料端子I/O而被輸出。訊1理字元線，當上述輸出 致能信號/0E處於主動狀態（低位準）之期間，若寫入致能 信號/WE爲低位準時，則自資料端子I/O所輸入的寫入信號 會被寫入到所指定的ARR A Y2的記憶單元。 在圖12(B)中，當晶片致能信號/CE成爲主動（低位準） 時，若輸出致能信號/0E與寫入致能信號/WE爲高位準時， 會產行方向的主時脈的時脈信號fRl。根據該時脈信號fRl 使內部位址信號AX11成爲無效，而選擇根據上述內部位址 信號AX11而2分割的領域ARRAY2與ARRAYO。亦即，由未圇 示的ΑΧΟ記憶體陣列ARRAY2與ARRAYO中被同時選擇。此外 ，同樣地由內部信號ΑΥ0定的位元線組會被選擇。 當上述輸出致能信號/0Ε處於主動狀態（低位準）之期 間，若寫入致能信號/WE爲高位準時，則所指定的ARRAY2 與ARRAYO的記憶單元的資料會經由邏輯和電路而由資料端 子I/O被輸出。當上述輸出致能信號/0E處於主動狀態（低 位準）之期間，若寫入致能信號/WE爲低位準時，則自資料 端子I/O所輸入的寫入信號會同時被寫入到所指定的 ARRAY2與ARRAYO的記憶單元。 圖13(A),圖（13B)以及圖（13〇係用於說明本發明的 動態型RAM的動作的構成圖。圊13(A)係表一般存取動作， (請先閱讀背面之注意事項再填寫本頁) ，裝， 訂 象· 本紙張尺度適用中國國家標準（〇咕）/\4規格（2丨0乂297公釐）-41- 314625 A7 _______B7 _ 五、發明説明（39) 圖（13B)係表雙重記憶單元動作時的資料寫入動作，圖（ 13C)係表雙重記憶單元動作時的資料讀取動作。 如圖13(A)所示，在一般的讀取動作以及寫入動作中 ，輸出入的資料端子1/〇〇分別具有4096 (行位址）χ256(列 位址）的位址空間，而對此進行隨機的讀取動作以及寫入 動作。 如圖13(B)所示，在雙重記憶單元動作時的資料寫入 動作中，會將內部位址ΑΧ11與/ΑΧ11設成無效（主動位準） 。因此，输出入的資料端子1/〇〇有2048 (行位址）χ256 (列 位址）的位址空間，而可以對該2面同時進行同一資料的寫 入動作。 如圖13(C)所示，在雙重記憶單元動作時的資料讀取 動作中，同樣地會將內部位址ΑΧ11與/A XII設成無效（主 動位準）。因此，2面會分別具有2048 (行位址）χ256 (列位 址）的位址空間，而可以自該2面同時進行資料的讀取動作 。該些被讀取的資料，其中在不同面成對的2個資料即進 行邏輯和運算，而自資料端子丨/00出。 經濟部中央標準局貝工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) 圖14係本發明的動態型RAM的X解碼器與字元驅動器的 —實施例的電路圖。當時脈信號/ XDG設成低位準時，X解 碼器即開始動作。亦即，當由預解碼信號Axj與Axk以及 ΑΧ0即會成爲低位準，而設成選擇狀態。字元線選擇時序 信號Χ0出信號的高位準而被設成0Ν狀態的4個驅動器 M0SFET中，其中上述時序信號X0中的1個高位準會當作字 元線選擇信號被傳送到1個字元線。此時，由於上述0N狀 本纸浪尺度適用_國國家標準（[奶）八4規格（210乂297公釐）-42 - 經濟部中央標準局員工消費合作社印製 A7 _B7_五、發明説明（40) 態會使得閘極與逋道之間被充電，因此根據上述時序信號 X0自我起動，而上述選擇時序信號的高位準會直接被傳到 字元線。冗餘X解碼器則根據信號AXR0選擇其中的1個，且 與對應於上述時序信號X0而選擇冗餘字元線RWL。 圖15(A)以及圖15(B)係用於說明設在本發明之動態型 RAM之資料轉換電路DSCR的功能的時序圓。圖15(A)係表選 擇通常字元線時的讀取動作，而圖15(B)係表選擇通常字 元線時的寫入動作。在圖15(A)的讀取時，被連接到位元 線/BL與位元線BL的記憶單元，輸出入情報與積蓄在記憶 單元之電容器C的電荷的保持位準不同。亦即，藉由選擇 字元線WL(1 + 4N)與WL(2 + 4N)，當連接有被連接到位元線 BL的記憶單元時，則資料轉換電路DSCR會直接輸出該信號 ，而藉由選擇字元線WLC0 + 4N)與WL(3 + 4N),當連接有被連 接到位元線/BL的記憶單元時，則資料轉換電路DSCR會將 讀取信號加以反轉而輸出。在圖1 5 ( A )中，在最初的州期 ，如上所述會將資料反轉而加以輸出，而在第2與第3週期 會直接輸出，而在第4週期則會使資料反轉加以輸出。 在圖15(B)的讀取時，對應於上述的讀取動作而選擇 字元線WL(1 + 4N)與WL(2 + 4N),當連接有被連接到位元線BL 的記憶單元時，資料轉換電路DSCR會直接讀取該信號，根 據選擇字元線WL(0 + 4N)與WL(3 + 4N)，當連接有被連接到位 元線/BL的記憶單元時，則資料轉換電路DSCR會使讀取信 號反轉而寫入。亦即，在圖15(B)中，最初的週期，如上 所述會將資料反轉而寫入，而在第2與第3個週期則直接寫 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）.43 - --------''j裝------訂 -------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ___ B7 五、發明説明（41) 入，在第4個週期，則使資料反轉而寫入。 圖16(A)以及圖16(B)係用於說明當選擇本發明之動態 型RAM之冗餘字元線時的資料轉換電路DSCR的功能的時序 圖。圖16(A)係表當選擇冗餘字元線時的讀取動作，圖16( B)係表當選擇冗餘字元線時的寫入動作。 在圖16(A)的讀取時，與上述同樣地，被連接到位元 線/BL與位元線BL的記憶單元，其輸出入情報與被稹蓄在 記憶單元的電容器Cs的電荷的保持位準不同。亦即，藉由 與字元線WL(IMN)，WL(2 + 4N)呈對應的RX1與RX2而選擇冗 餘字元線RWL1與RWL2 ,當連接有被連接到位元線BL的記 憶單元時，則資料轉換電路DSCR會直接输出該信號，而藉 由選擇字元線WL(0 + 4N)與WL(3 + 4N),當連接有被連接到位 元線/BL的記憶單元時，則資料轉換電路DSCR會將讀取信 號加以反轉而輸出。藉由與字元線WL(0 + 4N)，WL(3 + 4N)呈 對應的RXO與RX3而選擇冗餘字元線RWLO與RWL3，則笋料轉 換電路DSCR會將資料反轉而加以輸出。在圖16(A)中，最 初的週期，如上所述，資料會被反轉而輸出，第2與第3個 週期則會直接被输出，第4個週期，則將資料反轉加以輸 出。 在圖16(B)的寫入時，對應於上述讀取動作，藉由與 字元線WL(1 + 4N)，WL(2 + 4N)呈對應的RX1與RX2而選擇冗餘 字元線RWL1與RWL2，當連接有被連接到位元線BL的記憶 單元時，則資料轉換電路DSCR會直接讀取該信號，而藉由 選擇字元線 WU0 + 4N)與WL(3 + 4N)，當連接有被連接到位 本紙浪尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）-44 - -----------^裝------訂--^-----象 ί ί (請先閲讀背面之注意事項再填寫本頁) A7 s____B7_ 五、發明説明（42) (請先閲讀背面之注意事項再填寫本頁) 元線/BL的記憶單元時，則資料轉換電路DSCR會將讀取信 號加以反轉而寫入。亦即，在圇16(B)中，最初的週期， 如上所述，資料會被反轉而寫入，第2與第3個週期則會直 接被寫入，第4個週期，則將資料反轉加以寫入。 如此般，如圖13(B)所示，將相同的資料寫入2個記憶 單元內，藉由被設成與根據上述溫度感應型計時器的平均 的記憶單元的資料保持時間呈對應的的週期比較長的更新 週期而實施更新動作。此時，由存在有脫落的記億單元， 因此，對於在上述電容器Cs積蓄有電荷的記億單元而言， 相對於更新週期其資料保持時間未滿者而言，則電荷會消 失。但是由於在讀取時會輸出2個記憶單元的邏輯和，因 此即使2個記憶單元中的1個若是保持在存在有上述電荷的 狀態，由於電荷會被輸出，因此不會有問題。亦即，由於 2個記憶單元都成爲脫落的記憶單元的機率可視完全沒有 ，因此即使根據上述平均的記憶單元的資料保持時間來設 定更新週期，也不會有問題。 經濟部中央榡準局員工消費合作社印裝 在微處理器等系統的電源被切斷，而藉由電池來保持 資料的狀態下，藉由設定上述低功率的更新週期，可以大 幅地減少電力消耗。亦即，相對於上述脫落的記億單元的 資料保持時間，平均的記憶單元的資料保持時間大約具有 1位數以上的差距。亦即，根據上述信號fSELF之通常的更 新動作的週期與根據信號fSELF的低功率更新週期具有上 述1位數以上的極大的時間差。 在實施例中，藉由使用上述圖10的溫度應型計時電路 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-45 · 經濟部中央標隼局員工消費合作社印製 A7 — _B7五、發明説明（43) ，除了可以自動地配合動態型RAM的記憶單元的資料保持 時間外，也可以追隨其周圍溫度的變化與霉源電壓的變化 而設定更新週期。 圖17(A)以及圖（17B)係本發明之動態型RAM的變形例 。當進入資料保持狀態時，動態型RAM,則藉由動作模式 的設定，會將位址AX11設成無效，可以同時選擇2面的位 址空間。因此，當2面存在有有效的資料時，則微處理器 等會暫時讀取上述賫料，且壓縮成1/2 ，而必須實施上述 讀取動作。又，當自上述資料保持狀態回到記憶體存取狀 態時，則上述被壓縮的資料會由微處理器所讀取而進行資 料的解壓縮，且必須將其寫入到跨越2面的位址空間。 在本實施例中，動態型RAM本身具有上述資料壓縮 與資料解壓縮等兩個功能。圖1 7 ( A )係表實際時間壓 縮處理型式，输入資料通過資料壓縮電路被壓縮，且以雙 重記憶單元方式被記憶在動態型R AM。而所讀取的資料 ，如上所述，則自2個記憶單元輸出讀取信號的邏輯和信 號，且藉由資料解壓縮電路恢復成原來的資料加以輸出。 此時，動態型RAM，則經常根據上述雙重記憶單元方式 而動作。因此，更新動作，即會配合上述溫度感應計時電 路之平均的記憶單元的資料保持時間，而被設定在比較長 的週期。 圖2 0係表示檩準的習知動態型R AM的放置時間與 資料消失率的關係的特性圖。由於在動態型RAM之任意 的單一記憶單元之任意的放置時間下的資料保持機率，係 (請先閲讀背面之注意事項再填寫本貫) =裝· 訂 -麥· 本紙張尺度適用中國國家標準（CNS>A4規格（ 210X 297公釐）_ 46 - 經濟部中央標準局員工消費合作社印製 A7 _ B7___五、發明説明（44) 與同圖中之資料消失率相等，因此將2個同樣的記億單元 連結而成之雙重記憶單元方式的資料消失機率，很明顯地 會成爲單一情況的2次方。而同圖的雙重記憶單元模式， 係一根據上述標準的動態型R AM之資料消失率而統計求 得之特性圖。 圖2 1 (A)以及圖2 1 (B)係表在上述動態型 RAM中經實驗求得之更新動作的溫度依存特性圖。同圖 2 1 ( B )係表在通常之記憶單元（單一記憶單元）的最 壞時間與整體之5 0 %的記憶單元消失的時間。如圖所示 ，在通常之單一的記憶單元模式下，5 0 %消失時間與最 壞單元之消失時間的溫度依存性並不相同，而前者較大。 圖2 1 (A)係表在雙重記憶單元模式動作時之最壞時間 與整體之5 0 %的記憶單元消失的時間。 在自我更新模式時所使用之上述的溫度感應計時器， 由於具有大約與上述5 0 %消失時間之溫度依存性同樣的 溫度依存性的特性，因此，自我更新計時器的週期必須要 設定在不超過在低溫狀態下之最壞情況（wurst case)時 間。因而，在高溫方面必須要較逋當的計時週期爲短，而 無法達到最佳之低電力化的效果。但是，在雙重記憶單元 模式下，由於5 0 %消失時間與最壞單元之消失時間的溫 度依存性幾乎相等，因此可達成最佳的低電力化效果。 圖2 2係表將備有本發明之雙重記憶單元模式的動態 型RAM應用到攜帶機器（攜帶情報終端機器等）上時的 動作概念圖。在系統動作時，亦即，在使用時會當作例如 ----------^装------訂------良 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-47 - 314625 A7 ___B7___ 五、發明説明（45) 8位元（ΙΜχ 8 )的記憶體來使用，而在切斷電源（ OFF)之際（或是之後），會藉由特定的算術方法，將 記憶體內的資料壓縮到1/2 (也可以是1/2以下）， 將上述資料加以雙重化而複製到記憶單元內。此外，在待 機狀態下，則藉由雙重記憶單元方式，根據上述溫度感應 型計時器來進行自我更新以保持資料。 在切入電源（ON )而進入使用狀態之前，會對上述 雙重化的資料進行解碼（解壓縮），而目前所知道之資料 壓縮方法如下： (1 ) RUN LENGTH 法 (2 ) L Z W 法 (3 )算術法 (4 ) D C T 法 (5 )向量量化法 經濟部中夾標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在所應用的系統中，自1程或是多種，根據資料的種 類來選擇最適當的資料壓縮方法。又可選擇針對記憶體之 各記憶領域，亦即，資料領域或是系統程式領域來進行或 是不進行壓縮。此外，上述資料壓縮功能，可以藉由系統 所搭載之微處理器中的軟體的軟體處理或是專門的硬體來 處理。 圖17 (B)係屬自於自我壓縮處理型式者，具有一 般記憶單元存取模式與雙重記億存取模式。亦即，可以自 外部當作一般記憶單元存取模式來進行讀寫。 系統當進入m源被切斷之資料保持狀態時，則上述之 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐）-48 - A 7 ___B7 五、發明説明（46) 一般資料會藉由資料壓縮m路而被壓縮，且藉由雙重記憶 單元方式被寫入。因此，在資料保持狀態下，更新動作也 會配合根據上述溫度感測型計時電路之平均的記憶單元的 資料保持時間被設定在比較長的週期。 此外，在系統切入電源而開始進行資料處理動作之初 始動作中，係根據上述雙重記憶單元方式讀取被保持的資 料，且藉由資料解壓縮電路被解壓縮而恢復到原來的狀態 而被記憶。之後，則被設定成一般的記憶單元存取模式， 藉由微處理器等進行讀寫。 圖17 (A)與圖17 (B)的資料壓縮氰路與資料 解壓縮電路，除了被搭載在與動態型RAM相同之晶片上 外，動態型RAM之輸出入介面電路，也可以藉由不同動 態型R AM之其他的半導體晶片而構成。 經濟部中央標準局員工消費合作杜印装 (請先閲讀背面之注意事項再填寫本頁) 圖18係表本發明之記憶體模組之一實施例的構成圖 。該實施例的記憶體模組係將D R A Μ晶片與控制晶片搭 載在模組數（配裝基板）上而構成。該控制晶片，如放大 圖所示，係由與上述資料轉換電路D S C R對應的資料轉 換電路，位址比較器以及時脈電路所構成。亦即，係將由 上述圖1，圖2所構成之多個動態型RAM與上述控制晶 片所組合而構成記憶體模組或是記憶系統。 各D R AM晶片係由以往位址多工方式之標準的動態 型RAM所構成。亦即，各D RAM晶片係對應於圖1之 各記憶體陣列MARY 0〜MARY 3之一部分。時脈電 路則根據信號/RAS，/CAS，/WE以及/0E來 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-49 經濟部中央橾準局貝工消費合作社印策 A7 B7五、發明説明（^) 進行模式判斷，而進行一般之記憶單元存取與雙重記憶單 元存取動作之位址信號的切換。如此般，在配裝基板上， 可以將檫準的D R AM晶片當作上述記憶體陣列的其中一 個，而與控制晶片組合，而構成可以進行與上述實施例同 樣動作的1個半導體記憶裝置。 圖1 9係表本發明之記憶體模組之其他實施例的構成 圖。該實施例之記憶體模組，係由將偶數個D RAM晶片 搭載在模組板（配裝基板）上而構成。本實施例之 DRAM，雖然是設成上述2交點位元線方式，但是也內 藏有上述同樣的資料轉換器，而自外部端子被寫入之寫入 資料的邏輯1 (例如高位準）則對應於在記憶單元之電容 器內存在有電荷的狀態，而寫入資料的邏輯0 (例如低位 準）則對應於在記憶單元之電容器內不存在有電荷的狀態 〇 DRAM晶片，由於被寫入的資料會直接地被講取， 因此，寫入信號的邏輯1或是0並不需要具有與在記憶單 元有電荷以及無電荷狀態呈1對1的對應關係。因此，搭 載有上述資料轉換器的D R AM或是未搭載之D R AM均 可以使用。然而，可以使2個內藏有上述資料轉換器之 DRAM的輸出入端子1/00〜I/O i呈對應且並聯 連接，而在上述資料轉換器之輸出電路利用開放汲極（ open drain)的輸出電路等而構成線或（wired or)邏輯 0 藉由將2個採取上述線或邏輯的D R AM晶片的輸出 (請先閲讀背面之注意事項再填寫本頁) -裝. -1° Φ 本紙張尺度適用中國國家標準（〇奶〉八4規格（210><297公釐）-5〇- 經濟部中央標準局員工消費合作社印製 A7 _B7_______ 五、發明説明（48) 端子當作一對，而將其連接到配裝基板上的資料配線上的 簡單構成，雖然是只具備被搭載在配裝基板上之D R AM 晶片之整個記憶容量的一半的記憶容量，但是由於即使在 其中一個D R AM晶片的記憶單元因爲上述漏電流而遭致 破壞，也可以自另一個D RAM讀取正常的記憶資料，因 此能夠提高信賴性。又，由於DRAM晶片之更新週期相 對於以往之更新週期.可以大約長1個位數以上，因此能夠 達成低消耗電力的目的。 當利用上述開放汲極之輸出電路時，可以使在記憶單 元之電容器內存在有電荷的狀態統一成對應於邏輯〇的低 位準，而進行資料轉換動作。而利用線或邏輯的輸出電路 ，則可以利用源極追隨（source follower)輸出 MOS FET。此時，如上所述，使在記憶單元之電容器 內存在有電荷的狀態統一成對應於邏輯1之高位準而進行 資料轉換動作。 由上述的實施例所得到的效果如下。亦即： (1 )由於動態型RAM具有由位址選擇用 MO S F E T與資料記憶用電容器所構成之動態型記憶單 元，呈矩陣狀地配置在返折之位元線之互補位元組與字元 線的交點所構成的多個記憶體陣列，而備有包括：根據指 定特定的寫入動作模式，可以同時選擇不同記憶體陣列的 2個上述動態型記憶單元，使寫入信號的邏輯1對應於在 上述電容器存在有電荷的狀態，使寫入信號的邏輯〇對應 於在上述電容器不存在有電荷的狀態，而進行資料轉換寫 本紙浪尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐）-51 - (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（49) 入相同的寫入信號的電路，根據指定特定的讀取動作模式 ，可以同時選擇上述不同記憶體陣列的2個動態型記憶單 元，對應於上述寫入動作，使在上述動態型記億單元之電 容器存在有電荷的狀態對應於讀取信號的邏輯1，使在上 述電容器不存在電荷的狀態對應於讀取信號的邏輯〇 ，而 進行資料轉換的動作，以及使上述2個讀取信號之邏輯1 優先被輸出的電路，藉此，在資料保持狀態下，在2個記 憶單元內可以記憶相同的資料，而能夠高信賴性地保持資 料，由於更新週期可以配合記憶單元而變長，因此具有可 以大幅降低消耗電力的效果。 (2 )如上所述，在特定的寫入模式與讀取模式下， 藉由資料轉換電路，將在電容器存在有電荷的狀態設成邏 輯1 ，將不存在電荷的狀態設成邏輯0而寫入上述資料， 在寫入或讀取上述資料時，藉著输出來自上述2個記憶單 元之讀取信號的邏輯和信號，由於漏電流是一個會使得存 在電荷之狀態變成不存在電荷之狀態的電流，因而即使因 爲漏電流使得其中一個記憶單元之記憶電荷遭受到破壞， 也能夠®另一個記憶單元獲取正確的記憶惰報，因此具有 可以高信賴性地保持資料的效果。 (3 )上述特定之寫入動作模式係在即將對上述動態 型記憶單元實施自我更新模式之前進行，而上述特定之讀 取模式則是在上述自我更新模式剛結束後才進行，在上述 自我更新模式下的更新週期，藉著配合具有平均的情報保 持時間的記憶單元而設定，可以得到大幅降低消耗電力的 u li m 1— !! !i I I— _ - I— —1 I _ 1 X (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐）-52 - 經濟部中央樣準局員工消費合作社印裝 A7 __B7 五、發明説明（50) 效果。 (4 )上述自我更新週期係由計時電路所設定，該計 時電路具備有：模擬動態型記憶單元而構成的稹蓄電容， 對應於上述積蓄電容的預充電電路以及用於檢測上述積蓄 電容之電位的電壓檢測電路，藉此可以對應於動態型記憶 單元之溫度依存性以及電源依存性，而設定出與平均資料 保持時間之記憶單元呈對應的更新週期。 (5 )藉著設定以下的功能，亦即，根據指定特定的 寫入動作模式，可以同時選擇不同位址的2個記憶單元， 而同時將資料位元數壓縮到一半以下的資料加以寫入的功 能，根據指定特定的讀取動作模式，可以同時選擇上述不 同位址的2個記憶單元，對各讀取信號之資料的實質的邏 輯和信號進行資料解壓縮，而讀取恢復成原來之位元數的 功能，以及當爲通常的動作模式時，可直接寫入或是讀取 內上述資料位元數所構成之資料的功能，可以加大在實際 使用狀態下的記憶容量，而在保持資料的狀態下，可以獲 得高信賴地保持資料與大幅地減低消耗電力的效果。 (6 )本發明之記憶系統，由於包括： 多個動態型RAM，備有由將由位址選擇用 MO S F E T與資料記憶用髦容器所構成的動態型記憶單 元呈矩陣狀配置在呈返折之位元線方式之互補位元線組與 字元線之交點上而構成之記億陣列； 在同時選擇上述動態型R AM之記憶單元之特定的寫 入動作下會被設成有效，且進行寫入信號的邏輯1對應於 本紙浪尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐）-53 - —-----------—裝------訂------泉，_ (請先閲讀背面之注意事項再填寫本頁) 314625 A7 B7 經濟部中央標準局員工消费合作社印裝 五、發明説明（51) 在上述電容器存在有電荷的狀態，而寫入信號的邏輯0貝！J 對應於在上述電容器不存在電荷之狀態的資料轉換； 在同時選擇上述2個動態型R AM之記憶單元的特定 的讀取動作下，會對應於上述讀取動作，使在上述動態型 記憶單元之電容器具有電荷的狀態對應於讀取信號的邏輯 1，而使在上述電容器沒有電荷的狀態對應於讀取信號的 邏輯0，而進行如此之資料轉換的資料轉換電路及： 將具有可以將來自上述不同的2個動態型R AM而分 別被資料轉換的2個讀取信號的邏輯和信號當作讀取信號 加以輸出之邏輯和電路的控制晶片裝設在1個配裝基板上 0 藉此，可以高信賴性地保持資料，由於可以使更新週 期配石平均的記憶單元而變長，因此可以實現具有大幅減 低消耗電力之記憶系統的效果。 (7)本發明之記憶系統，其主要包括： 由將由位址選擇用MOS FET與資料記憶用電容器 所構成之動態型記憶單元呈矩陣狀地配置在一對的互補位 元線組與字元線的交點上而構成的記憶體陣列； 在寫入動作模式下，會將其中一個位準的寫入信號當 作在上述記憶單元之資料記憶用電容器存在有電荷的狀態 ，而將另一個位準的寫入信號當作在上述記億單元之資料 記憶用電容器內不存在電荷的狀態，而進行如此的資料轉 換，另外在讀取模式下，則進行與上述寫入模式呈對應之 資料轉換的資料轉換電路， 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐）-54 - (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（52) 而將偶數個半導體裝置安裝在1個配裝基板上，針對 2個2個半導體記憶裝置組寫入相同的資料，而輸出來自 上述2個半導體記憶裝置組之邏輯和信號。 藉此可以高信賴性地保持資料，且由於使更新週期配 合於平均的記憶單元而變長，因此可以實現具有大幅減低 消耗電力之記憶單元的效果。 以上雖然是就實施例來具體地說明本發明者之發明， 但是本發明並未限定在上述實施例，當然可以在不脫離該 要旨的範圍內進行各種的變化。例如，記憶體陣列之構成 以及其周邊電路之構成可以採取各種的實施例形態。對於 互補位元線在中間部交差者，在該交差部分，由於必須使 資料轉換呈反向進行，因此可以利用在上述交差部分所指 定的位址信號。 在本案中所揭露的代表性的發明，若是簡單地說明其 所獲得的效果時，則如下所述。 由於動態型RAM具有由位址選擇用MOS FET與 資料記憶用電容器所構成之動態型記憶單元，呈矩陣狀地 配置在返折式位元線之互補位元線與字元線的交點所構成 的多個記憶體陣列，而備有包括根據指定特定的寫入動作 模式，可以同時選擇不同記憶體陣列的2個上述動態型記 憶單元，使寫入信號的邏輯1對應於在上述電容器存在有 電荷的狀態，使寫入信號的邏輯0對應於在上述電容器不 存在有電荷的狀態，而進行資料轉換寫入相同的寫入信號 的電路，根據指定特定的讀取動作模式，可以同時選擇上 (請先閲讀背面之注意事項再填寫本頁) ,裝-

•1T 泉 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐）-55 _ 經濟部中央標準局員工消費合作社印製 A7 B7__ 五、發明説明（53) 述不同記億體陣列的2個動態型記億單元，對應於上述寫 入動作，使在上述動態型記憶單元之電容器存在有電荷的 狀態_應於讀取信號的邏輯1，使在上述電容器不存在電 荷的狀態對應於讀取信號的遍輯0，而進行資料轉換的動 作，以及使上述2個讀取信號之邏輯1優先被输出的電路 ，藉此，在資料保持狀態下，在2個記憶單元內可以記憶 相同的資料，’而能夠高信賴性地保持賫料，由於吏新週期 可以配合記憶單元而變長，因此具有可以大幅降低消耗電 力的效果。 如上所述，在特定的寫入模式與讀取模式下，藉由資 料轉換電路，將在電容器存在有電荷的狀態設成邏輯1 ， 將不存在電荷的狀態設成邏輯〇而寫入上述資料，在寫入 或讀取上述資料時，藉著输出來自上述2個記憶單元之讀 取信號的邏輯和信號，由於漏電流是一個會使得存在電荷 之狀態變成不存在電荷之狀態的電流，因而即使因爲漏電 流使得其中一個記憶單元之記憶電荷遭受到破壞，也能夠 扭另一個記憶單元獲取正確的記憶情報，因此具有可以高 信賴性地保持資料的效果。 上述特定之寫入動作模式係在即將對上述動態型記憶 單元實施自我更新模式之前進行，而上述特定之讀取模式 則是在上述自我更新模式刪結束後才進行，在上述自我更 新模式下的更新週期，藉著配合具有平均的情報保持時間 的記憶單元而設定，可以得到大幅降低消耗竈力的效果。 上述自我更新週期係由計時電路所設定，該計時電路 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X 297公釐）-56 - ----------裝------訂丨------t f. I (請先閲讀背面之注意事項再填寫本頁) ^14625 A7 B7 五、發明説明（54) 具備有：模擬動態型記憶單元而構成的積蓄電容’對應於 上述稹蓄電容的預充電電路以及用於檢測上述稹蓄電容之 電位的電壓檢測電路，藉此可以對應於動態型記憶單元之 溫度依存性以及電源依存性，而設定出與平均資料保持時 間之記憶單元呈對應的更新週期。 藉著設定以下的功能，亦即，根據指定特定的寫入動 作模式，可以同時選擇不同位址的2個記憶單元，而同時 將資料位元數壓縮到一半以下的資料加以寫入的功能，根 據指定特定的讀取動作模式，可以同時選擇上述不同位址 的2個記憶單元，對各讀取信號之賫料的實質的邏輯和信 號進行資料解壓縮，而讀取恢復成原來之位元數的功能， 以及當爲通常的動作模式時，可直接寫入或是讀取內上述 資料位元數所構成之資料的功能，可以加大在實際使用狀 態下的記憶容量，而在保持資料的狀態下，可以獲得高信 賴地保持資料與大幅地減低消耗電力的效果。 本發明之記憶系統，由於包括： 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 多個動態型RAM，備有由將由位址選擇用 MO S F E T與資料記憶用電容器所構成的動態型記憶單 元呈矩陣狀配置在呈返折之位元線方式之互補位元線組與 字元線之交點上而構成之記憶陣列； 在同時選擇上述動態型R AM之記憶單元之特定的寫 入動作下會被設成有效，且進行寫入信號的邏輯1對應於 在上述電容器存在有電荷的狀態，而寫入信號的邏輯0則 對應於在上述電容器不存在電荷之狀態的資料轉換： 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐）-57 - 經濟部十央標準局員工消費合作杜印裝 A7 B7五、發明説明（55) 在同時選擇上述2個動態型R AM之記憶單元的特定 的讀取動作下，會對應於上述讀取動作，使在上述動態型 記憶單元之電容器具有電荷的狀態對應於讀取信號的邏輯 1，而使在上述電容器沒有電荷的狀態對應於讀取信號的 邏輯0，而進行如此之資料轉換的資料轉換電路及； 將具有可以將來自上述不同的2個動態型R AM而分 別被資料轉換的2個讀取信號的邏輯和信號當作讀取信號 加以輸出之邏輯和電路的控制晶片裝設在1個配裝基板上 0 藉此，可以高信賴性地保持資料，由於可以使更新週 期配石平均的記憶單元而變長，因此可以實現具有大幅減 低消耗電力之記憶系統的效果。 本發明之記憶系統，其主要包括： 由將由位址選擇用MO S F E T與資料記憶用電容器 所構成之動態型記憶單元呈矩陣狀地配置在一對的互補位 元線組與字元線的交點上而構成的記憶體陣列： 在寫入動作模式下，會將其中一個位準的寫入信號當 作在上述記憶單元之資料記憶用電容器存在有電荷的狀態 ，而將另一個位準的寫入信號當作在上述記憶單元之資料 記憶用電容器內不存在電荷的狀態，而進行如此的資料轉 換’另外在讀取模式下，則進行與上述寫入模式呈對應之 資料轉換的資料轉換電路。 多個動態型RAM，備有由將由位址選擇用 MO S F E T與資料記憶用電容器所構成的動態型記憶單 (請先閲讀背面之注意事項再填寫本頁) -装· 訂 象 本紙張尺度適用中國國家標準（〇阳）八4規格（210><297公釐）-58_ A7 __ _B7_ 五、發明説明（56) 元呈矩陣狀配置在呈返折之位元線方式之互補位元線組與 字元線之交點上而構成之記憶陣列： 在同時選擇上述動態型R AM之記憶單元之特定的寫 入動作下會被設成有效，且進行寫入信號的邏輯1對應於 在上述電容器存在有電荷的狀態，而寫入信號的邏輯0則 對應於在上述電容器不存在電荷之狀態的資料轉換： 在同時選擇上述2個動態型R AM之記憶單元的特定 的讀取動作下，會對應於上述讀取動作，使在上述動態型 記憶單元之電容器具有電荷的狀態對應於讀取信號的邏輯 1 ，而使在上述電容器沒有電荷的狀態對應於讀取信號的 邏輯0 ，而進行如此之資料轉換的資料轉換電路及： 將具有可以將來自上述不同的2個動態型RAM而分 別被資料轉換的2個讀取信號的邏輯和信號當作讀取信號 加以輸出之邏輯和電路的控制晶片裝設在1個配裝基板上 0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐）-59 -

Claims (1)

1. A8 B8 C8 __D8 •、申請專利範圍 第851Q43Q4號專利申請案 中文申請專利範圍修正本 ' 民國85年12月修正 (請先閲讀背面之注意事項再填寫本頁} 1 種半導體記憶裝置，其主要特徵包括： 具有將由位址選擇用MO S F E T與資料記憶用電容 器所構成之動態型記憶單元呈矩陣狀地配置在呈返折之位 元線方式的互補位元線組與字元線之交點上而構成之多個 記憶體陣列； 根據指定特定之寫入動作模式，可以同時選擇不同記 憶體陣列之2個上述動態型記憶單元，使寫入信號之邏輯 1對應於上述電容器有電荷的狀態，而寫入信號之邏輯〇 則對應於上述電容器沒有電荷的狀態，進行如此之資料轉 換而寫入相岡之寫入信號的電路； 經濟部中央標準局員工消費合作社印裝 根據指定特定之寫入動作模式，可以同時選擇上述不 同記憶體陣列之2個動態型記憶單元，在上述寫入動作時 ，則使在上述動態型記憶單元之電容器有電荷的狀態對應 於讀取信號的邏輯1，而使在上述電容器沒有電荷的狀態 對應於讀取信號的邏輯〇 ，進行如此之資料轉換的電路以 及使上述2個讀取信號之邏輯1優先輸出的電路。 2 .如申請專利範圍第1項之半導體記憶裝置，上述 特定之寫入動作模式是在即將針對於上述動態型記憶單元 進行自我更新模式之前進行，而上述特定之讀取動作模式 則是在上述自我更新模式剛結束後進行，上述自我更新模 式之更新週期則是配合具有平均的情報保持時間的記億單 本紙张尺度適用中國國家標率（CNS)A4規格（ 210X297公釐> -1 - 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8 _ 六、申請專利範圍 元而被設定。 3 .如申請專利範圍第2項之半導體記憶裝置，上述 自我更新週期是‘根據備有以下部分之計時電路所設定，亦 即，模擬動態型記憶單元而構成之積蓄電容，對應於上述 積蓄電容之預充電電路，以及用於檢測上述積蓄電容之電 位的電壓檢測電路。 4.如申請專利範圍第2項之半導體記憶裝置，上述 半導體記憶裝置可以切換以下之動作的其中一者，亦即， 配合有上述平均的情報保持時間之記憶單元而設定之第1 自我更新動作與配合在記憶單元中，情報保持時間最短的 記憶單元而設定的第2自我更新動作。 5 .如申請專利範圍第2項之半導體記憶裝置，進行 在切斷電源前會讀取上述記憶單元的記憶情報，且將該資 料壓縮到一半以下的位元數，而寫入根據設定上述特定的 動作模式所壓縮之資料的寫入動作， 當電源切斷，而根據電池來保持資料時，則進行配合 具有上述平均的情報保持時間的記憶單元而設定的自我更 新模式， 在再度切入電源時，會根據上述特定的讀取模式進行 讀取動作，對由上述讀取動作所讀取的壓縮資料進行解壓 縮恢復成原來位元數的資料，而上述被轉換的資料，則根 據一般的寫入動作被寫入。 6_如申請專利範圍第5項之半導體記憶裝置，上述 資料壓縮動作係根據內藏的資料壓縮電路而進行，而上述 本紙張从適用中國國家標準（〔呢）戍4麟（210><297公釐)「2 - 裝 訂 ^ (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 資 料解壓縮動作則 根 據 內 藏 的 資 料 解 壓 縮 電 路 而 進 行 〇 7 ·—種記憶 系 統 其 主 要 特 黴 包 括 ·· 多個動態型'R A Μ 9 備 有 由 將 由 位 址 選 擇用 Μ 0 S F Ε Τ與資 料 記 憶 用 電 容 器 所 構 成 的 動 態 型 記 憶 單 元 呈矩陣狀配置在 呈 返 折 之 位 元 線 方 式 之 互 補 位 元 線 組 與 字 元線之交點上而 構 成 之 記 憶 陣 列 ： 在同時選擇上 述 動 態 型 R A Μ 之 記 憶 單 元 之 特 定 的 寫 入 動作下會被設成 有 效 9 且 進 行 寫 入 信 號 的 邏 輯 1 對 應 於 在 上述電容器存在 有 電 荷 的 狀 態 9 而 寫 入 信 號 的 邏 輯 0 則 對 應於在上述電容 器 不 存 在 電 荷 之 狀 態 的 資 料 轉 換 在同時選擇上 述 2 個 動 態 型 R A Μ 之 記 憶 單 元 的 特 定 的 讀取動作下，會 對 應 於 上 述 讀 取 動 作 使 在 上 述 動 態 型 記 憶單元之電容器 具 有 電 荷 的 狀 態 對 應 於 讀 取 信 號 的 邏 輯 1 ，而使在上述電 容 器 沒 有 電 荷 的 狀 態 對 應 於 讀 取 信 號 的 邏 輯0，而進行如 此 之 資 料 轉 換 的 資 料 轉 換 電 路 及 將具有可以將 來 白 上 述 不 同 的 2 個 動 態 型 R A Μ 而 分 別 被資料轉換的2 個 讀 取 信 號 的 邏 輯 和 信 號 當 作 讀 取 信 號 加 以輸出之邏輯和 電 路 的 控 制 晶 片 裝 設 在 1 個 配 裝 基 板 上 8 .如申請專 利 範 圍 第 7 項 之 記 憶 系 統 ， 上 述 特 定 的 寫 入動作模式係在 即 將 對 上 述 動 態 型 R A Μ 進 行 白 我 更 新 模 式之前被進行， 上述特定的讀 取 動 作 模 式 係 -- 在 上 述 白 我 更 新 模 式 則 結 束後即進行者， ---------^------1T------^ - -(請先閲讀背面之注意事項再填寫本頁) 私紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 六、+請專利範圍 上述自我更新模式的更新週期則是配合具有動態型 R AM之平均的資料保持時間的記憶單元而被設定。 9.一種半導體記憶裝置，其主要特徵包括： 由將由位址選擇用MO S F E T與資料記憶用電容器 所構成之動態型記億單元呈矩陣狀地配置在一對的互補位 元線組與字元線的交點上而構成的記億體陣列； 在寫入動作模式下，會將其中一個位準的寫入信號當 作在上述記憶單元之資料記憶用電容器存在有電荷的狀態 ，而將另一個位準的寫入信號當作在上述記億單元之資料 記憶用電容器內不存在電荷的狀態，而進行如此的資料轉 換，另外在讀取模式下，則進行與上述寫入模式呈對應之 資料轉換的資料轉換電路。 1 0 .—種記憶系統，其主要特徵係半導體裝置包括 由將由位址選擇用MO S F E T與資料記憶用電容器 所構成之動態型記憶單元呈矩陣狀地配置在一對的互補位 元線組與字元線的交點上而構成的記憶體陣列： 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在寫入動作模式下，會將其中一個位準的寫入信號當 作在上述記憶單元之資料記憶用電容器存在有電荷的狀態 ，而將另一個位準的寫入信號當作在上述記憶單元之資料 記憶用電容器內不存在電荷的狀態，而進行如此的資料轉 換，另外在讀取模式下，則進行與上述寫入模式呈對應之 資料轉換的資料轉換電路， 而將偶數個半導體裝置安裝在1個配裝基板上，針對 本紙張尺度適用中國國家標準（CNS>A4現格（ 210X297公釐）-4 - 314625 A8 B8 C8 D8 經濟部中央橾準局貝工消費合作社印製 ^、申請專利範圍 2個2個半導體記憶裝置組寫入相同的資料，而输出來自 上述2個半導體記憶裝置組之邏輯和信號。 1 1 . 一種半導體記憶裝置，其主要特徵包括： 使反轉的第1位元線與非反轉的第2位元線實質上呈 平行被配置之互補位元線組； 分別配置成與上述第1字元線呈垂直相交的第1與第 2字元線： 設在上述第1字元線與第1位元線之交點上的第1動 態記憶單元， 設在上述第2位元線與第2字元線之交點上的第2動 態記憶單元， 經由列開關被連接到上述第1位元線的第1輸出入線 及： 經由列開關被連接到上述第2位元線的第2输出入線 > 係一在指定爲特定的寫入模式時會成爲有效之寫入用 資料轉換電路， 當選擇上述第1字元線，而對第1記憶單元傳達與邏 輯1之寫入信號呈對應的寫入位準時，會對上述第1輸出 入線供給與電源電壓呈對應的高位準，當傳送與邏輯0之 寫入信號呈對應之寫入位準時’則對上述第1輸出入線供 給與電路之接地電位呈對應的低位準， 當選擇上述第2字元線時’當對第2記憶單元傳送與 邏輯1之寫入信號呈對應的寫入位準時，會對上述第2輸 本紙張尺度適用中國國家揉準（CNS)A4規格（ 210X297公釐）-5 _ ---------^— < (請先閲讀背面之注意事項再填寫本頁) 、11- 淥 AS B8 C8 D8 經濟部中央標準局貝工消費合作社印装 六、申請專利範圍 出入線供給與電源電壓呈對應的高位準，而當傳送與邏輯 0之寫入信號呈對應的寫入位準時’會對上述第2輸出入 線供給與上述電路之接地電路呈對應的低位準， 係一在指定特定的讀取模式下會成爲有效之讀取用資 料轉換電路； 當選擇上述第1字元綠，而自第1記憶單元獲得高位 準的讀取信號時，會當作與邏輯1呈對應的讀取信號，而 當自上述第1記憶單元獏得低位準的讀取信號時，則當作 與邏輯0呈對應的讀取信號， 當選擇上述第2字元線，而自第2記憶單元獲得高位 準的讀取信號時，會當作與邏輯1呈對應的讀取信號，當 自上述第2記憶單元獲得低位準的讀取信號時，則當作與 邏輯0呈對應的讀取信號。 1 2 . —種半導體記憶裝置，其主要特徵包括： 第1記憶體陣列，備有第1字元線，第2字元線，包 含第1資料線與第2資料線的第1互補資料線組，對應於 上述第2字元線與上述第2資料線之交點而設的第2記憶 單元，對應於上述第2字元線與上述第2資料線之交點而 設的第2記憶單元，被連接到上述第1資料線與上述第2 資料線的第1感測放大器.，包含第1共同資料線與第2共 同資料線的第1共同互補位元線組，被連接第1資料線 與上述第1共同資料線之間的第1開關以及被連接到上述 第2資料線與上述第2共同資料線之間的第2開關； 第2記憶體陣列，備有第3字元線’第2字元線，包 本紙張尺度適用中國國家橾準（CNS)A4規格（2H)X297公釐> -6 - ' "~~~~ (請先聞讀背面之注意事項再填寫本頁) -裝· 訂 經濟部中央揉準局貝工消費合作社印«L A8 B8 C8 ——；----08 _ 六、申請專利範園 含第3資料線與第4資料線的第2互補資料線組，對應於 上述第3字元線與上述第3資料線之交點而設的第3記億 單兀’對應於上述第4字兀線與上述第4資料線之交點而 設的第4記憶單元，被連接到上述第3資料線與上述第4 資料線的第2感測放大器，包含第3共同資料線與第4共 同資料線的第2共同互補位元線組，被連接到第3資料線 與上述第3共同資料線之間的第3開關以及被連接到上述 第4資料線與上述第4共同資料線之間的第4開關； 被連接到上述弟1共同互補資料線組與上述第2共同 互補資料線組，且將所讀取之信號加以輸出的讀取電路： 上述第1記憶單元，上述第2記憶單元，上述第3記 憶單兀以及上述第4記憶單元爲一動態型， 上述讀取信號，當自上述第1記憶單元被傳送到上述 第1共同資料線之讀取資料爲高位準，且自上述第3記憶 單元被傳送到上述第3共同資料線的讀取資料爲低位準時 ，則爲第1電壓， 上述讀取信號’當自上述第1記憶單元被傳送到上述 第1共同資料線之讀取資料爲低位準，且自上述第3記憶 單元被傳送到上述第3共同資料線的讀取資料爲高位準時 ，則爲第1電壓， 上述讀取信號，當自上述第i記憶單元劈傳送到上述 第1共同資料線之讀取資料爲低位準，且自上述第3記憶 單元被傳送到上述第3共同資料線的讀取資料爲低位準時 ，則爲第1電壓， ^.ΤΓ-------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4洗格（210^7¾) - 7 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 _D8 七、+請專利範圍 上述讀取信號’當自上述第i記憶單元被傳送到上述 第1共同資料線之讀取資料爲高位準，且自上述第3記憶 單元被傳送到上述第3共同資料線的讀取資料爲高位準時 ，則爲第2電壓。 1 3.如申請專利範圍第1 2項之半導體記憶裝置， 上述第1電壓爲高位準的電壓’，上述第2電壓爲低位準的 電壓。 1 4 ·如申請專利範圍第1 2項之半導體記憶裝置， 上述半導體記憶裝置更備有資料端子，而與自上述讀取電 路所輸出之上述讀取信號呈對應的信號則被供給到上述資 料端子。 1 5 .如申請專利範圍第1 2項之半導體記憶裝置， 上述讀取電路包含被連接到上述第1共同互補資料線組之 第1 ，呈放大器與被連接到上述第2共同互補資料線之第 2主放大器。 1 6.如申請專利範圍第1 2項之半導體記憶裝置， 上述讀取信號，當自上述第2記憶單元被傳送到上述 第2共同資料線之讀取資料爲高位準，且自上述第4記憶 單元被傳送到上述第4共同資料線的讀取資料爲高位準時 ，則爲第2電壓， 上述讀取信號，當自上述第2記憶單元被傳送到上述 第2共同資料線之讀取資料爲高位準，且自上述第4記憶 單元被傳送到上述第4共同資料線的讀取資料爲低位準時 ，則爲第2電壓， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-8 - ---------1^------ir------^ - -(請先閲讀背面之注意事項再填寫本頁) 514625 A8 B8 C8 D8 六、+請專利範圍 上述讀取信號 當 第2共同資料線之讀取 單元被傳送到上述第4 ，則爲第2電壓， 上述讀取信號，當 第2共同資料線之讀取 單元被傳送到上述第4 ，則爲第1電壓。 1 7 .如申請專利 上述第1電壓爲高位準 電壓。 1 8 .如申請專利 上述第1字元線與上述 而上述第2字元線與上 自上述第2記憶單元被傳送到上述 資料爲低位準，且自上述第4記憶 共同資料線的讀取資料爲高位準時 自上述第2記憶單元被傳送到上述 資料爲低位準，且自上述第4記ΐί 共同資料線的讀取資料爲低位準時 範圍第1 6項之半導體記憶裝置， 的電壓，上述第2電壓爲低位準的 範圍第1 2項之半導體記憶裝置， 第3字元線同時被設成選擇位準， 述第4字元綠同時被設成選擇位準 經濟部中夬標準局負工消費合作社印製 1 9 .如申請專利範圍第1 2項之·半導體記憶裝置， 上述第1字元線與上述第3字元線被分配相同的位址，而 上述第2字元線與上述第4字元線被分配相同的位址。 2 〇 .如申請專利範圍第1 2項之半導體記憶裝置， 上述讀取信號，當自上述第2記憶單元被傳送到上述 第2共同資料線之讀取資.料爲高位準，且自±述第4記憶 單元被傳送到上述第4共同資料線的讀取資料爲高位準時 ，則爲第1電壓， 上述讀取信號，當自上述第2記憶單元被傳送到上述 ---------襄------ΤΓ------、朿- - (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐> -9 - 夂、+請專利範圍 第2共同資料線之讀取資料爲高位準，且自上述第4記憶 單元被傳送到上述第4共同資料線的讀取資料爲低位準時 ，則爲第1電壓·， 上述讀取信號，當自上述第2記憶單元被傳送到上述 第2共同資料線之讀取資料爲低位準，且自上述第4記憶 單元被傳送到上述第4共同資料線的讀取資料爲高位準時 ，則爲第1電壓， 上述讀取信號，當自上述第2記憶單元被傳送到上述 第2共同資料線之讀取資料爲低位準，且自上述第4記憶 單元被傳送到上述第4共同資料線的讀取資料爲高位準時 ，則爲第2電壓。 2 1 .如申請專利範圍第2 0項之半導體記憶裝置， 上述第1電壓爲高位準的電壓，上述第2電壓爲低位準的 信號。 2 2 · —種半導體記憶裝置，其主要將特徵包括： 經濟部中夬標準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第1記憶體陣列，備有多個第1字元線，多個第1互 補資料線組，對應於上述多個第1字元線與上述多個互補 資料線組之交點而設的多個第I記憶單元，以及被連接到 上述多個第1互補資料線組的多個第1感測放大器： 第2記憶體陣列，備有多個第2字元線，多個第2互 補資料線組，對應於上述多個第2字元線與上述多個第2 互補資料線組之交點而設的多個第2記憶單元； 用於輸出讀取信號的讀取電路： 上述多個第1記憶單元以及上述多個第2記憶單元係 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-10 - ^14625 A» C8 D8 六、申請專利範圍 —動態型， 上述多個第1字元線包含第1線以及第2線， 上述多個第Ί互補資料線組包含第1互補線組， 上述多個第1記憶單元包含：被連接到上述第1線與 上述第1互補線組中之其中一者的第1單元以及被連接到 上述第2線與上述第1互補線組中之另一者的第2單元， 上述多個第2字元線包含第3線以及第4線， 上述多個第1互補資料線組包含第1互補線組， 上述多個第1記憶單元包含：被連接到上述第1線與 上述第1互補線組中之其中一者的第1單元以及被連接到 上述第2線與上述第1互補線組中之另者的第2單元， 上述多個第2字元線包含第3線以及第4線， 上述多個第2互補資料線組包含第2互補線組， 上述多個第2記憶單元包含：被連接到上述第3線與 上述第2互補線組中之其中一者的第3單元以及被連接到 上述第3線與上述第2互補線組之其中另一者的第4單元 9 經濟部中央標準局員工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) 上述讀取信號，當自上述第1單元所讀取的資料爲高 位準，且自上述第3單元所讀取的資料爲低位準時，則爲 第1電懕， 上述讀取信號，當自上述第1單元所讀取的資料爲高 位準，且自上述第3單元所讀取的資料爲高位準時，則爲 第1電壓， 上述讀取信號，當自上述第1單元所讀取的資料爲高 本紙浪尺度適用中國國家梂準（CNS)A4规格（ 210X297公釐）-11 - " ' A8 B8 C8 D8 經濟部中央標準局爲工消费合作社印製 六、 命請專利範圍 1 1 位 準 9 且 白 上 述 第 3 單 元 所 讀 取 的 資 料 爲 低 位 準 時 則 爲 1 1 第 1 電 壓 9 * 1 上 述 讀 取 信 號 ， 當 白 上 述 第 1 單 元 所 讀 取 的 資 料 爲 低 1 1 位 準 J 且 白 上 述 第 3 單 元 所 讀 取 的 資 料 爲 低 位 準 時 9 則 爲 請 先 1 1 第 2 電 壓 0 閲 讀 1 I Η 1 I 2 3 如 串 請 專 利 範 圍 第 2 2 項 之 半 導 體 記 憶 裝 置 9 之 注 1 1 上 述 讀 取 信 號 > 田 白 上 述 第 2 單 元 所 讀 取 之 資 料 爲 高 意 事 項 1 | 位 準 且 白 上 述 第 4 單 元 所 讀 取 的 資 料 爲 高 位 準 時 9 則 爲 i - 寫 本 裝 第 2 電 壓 9 頁 1 I 上 述 讀 取 信 號 > 當 白 上 述 第 2 單 元 所 讀 取 的 資 料 爲 高 1 1 I 位 準 9 且 白 上 述 第 4 單 元 所 讀 取 的 資 料 爲 低 位 準 時 ， 則 爲 1 1 第 2 電 壓 1 訂 上 述 讀 取 信 號 9 當 白 上 述 第 2 單 元 所 讀 取 的 資 料 爲 低 1 1 位 準 9 且 白 上 述 第 4 單 元 所 讀 取 的 資 料 爲 高 位 準 時 > 則 爲 1 I 第 2 電 壓 9 1 I 上 述 讀 取 信 號 ， 當 白 上 述 第 2 單 元 所 讀 取 的 資 料 爲 低 涑 I 位 準 9 且 白 上 述 第 4 單 元 所 讀 取 的 資 料 爲 低 位 準 時 9 則 爲 1 1 I 第 1 電 壓 Ο 1' 2 4 如 串 請 專 利 範 圍 第 2 3 項 之 半 導 體 記 憶 裝 置 9 1 ί 上 述 第 1 電 壓 爲 高 位 準 的 電 壓 J 上 述 第 2 電 壓 爲 低 位 準 的 1 1 電 壓 〇 1 | 2 5 如 串 請 專 利 範 圍 第 2 2 項 之 半 導 體 記 憶 裝 置 9 1 I 上 述 讀 取 信 號 > 當 白 上 述 第 2 單 元 所 讀 取 的 資 料 爲 高 1 1 1 位 準 > 且 白 上 述 第 4 單 元 所 讀 取 的 資 料 爲 高 位 準 時 9 則 爲 1 1 1 本紙張尺度適用中國國家標準（CNS)A4規洛（ 210X297公釐）-12 · 3i4625 at Β7 五、發明説明（） 第1電壓， 上述讀取信號，當自上述第2單元所讀取的資料爲高 位準，且自上述第4單元所讀取的資料爲高位準時，則爲 第1電壓， 上述讀取信號，當自上述第2單元所讀取的資料爲低 位準’且自上述第4單元所讀取的資料爲高位準時，則爲 第1電壓。 上述讀取信號，當自上述第2單元所讀取的資料爲低 位準，且自上述第4單元所讀取的資料爲低位準時，則爲 第2電壓。 2 6·如申請專利範圍第2 5項之半導體記憶裝置， 上述第1電壓爲高位準的電壓，上述第2電壓爲低位準的 電壓。 I----------- - (請先閱讀背面之注意事項再填寫本頁) -訂 缘 經濟部中央標隼局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）