KR0135605B1

KR0135605B1 - 다이나믹 ram

Info

Publication number: KR0135605B1
Application number: KR1019890008889A
Authority: KR
Inventors: 조시주오
Original assignee: 고스끼 노부미쓰; 오끼뎅기고오교오가부시끼가이샤
Priority date: 1988-06-27
Filing date: 1989-06-27
Publication date: 1998-04-25
Also published as: JPH027286A; KR900000909A

Abstract

내용 없음

Description

다이나믹 RAM

제 1도는 본 발명의 한 실시예를 표시하는 다이나믹 RAM의 주요부 구성도.

제 2도는 종래의 다이나믹 RAM의 주요부 구성도.

제 3도는 제2도중의 메모리셀의 회로도.

제 4도는 제2도의 타임챠트.

제 5도는 제1도의 타임챠트이다.

＊도면의 주요부분에 대한 부호의 설명＊

50 : 메모리 셀 맴트릭스(matrix)51a,51b : 비트선

52 : 워드선53 : 신호선

54 : 메모리셀61 : 센스앰프

70 : 워드리세트회로71 : NMOS

80 : 행어드레스 디코더85 : 열어드레스 레지스터

90 : 어드레스 버스

본 발명은 MOS트랜지스터에 의한 1트랜지스터형 메모리셀등으로 구성된 다이나믹(dynamic)RAM(random Access Memory), 특히 그 워드선리세트 구조에 관한 것이다.

종래 이 종류의 다이나믹 RAM으로서는 예를 들면 제2도와 같은 것이 있었다.

이하 그 구성을 도면을 사용하여 설명한다.

제2도는 종래의 1트랜지스터형 메모리셀을 가지는 MOS형 다이나믹 RAM의 한 구성 예를 표시하는 주요부 구성도이다.

이 다이나믹 RAM은 메모리셀 매트릭스(10), 센스앰프회로(20), 어드레스 버스(25), 행어드레스디코더(30), 워드리세트 신호발생회로(35) 및 워드리세트 회로(40)를 구비하고 있다.

메모리셀 매트릭스(10)는 상보적인 관계에 있는 복수의 비트선(11a, 11b)대 및 복수의 워드선(13)을 가지고 그 각 비트선(11a, 11b)대와 워드선(12)과의 1트랜지스터형의 메모리셀(13)이 접속되어 있다.

센스앰프회로(20)는 각 비트선(11a, 11b)대에 접속된 복수의 센스앰프(21)로서 구성되어 있다.

어드레스버퍼(25)는 행 어드레스 디코더(30)가 접속되어 있다.

행어드레스디코더(30)는 어드레스버스(25)상의 행 어드레스 신호를 해독하여 워드선(12)을 선택하는 회로이며 어드레스버스(25)에 접속된 복수의 낸드게이트(이하 NAND게이트라 한다)(31)를 가지고 그 각 NAND게이트(31)의 출력

의 반전신호와 행 디코더 활성화신호(DE)가 각 앤드게이트(이하 AND게이트라 한다)(32)에 접속되고 다시 그 각 AND게이트(32)의 출력이 각 워드선(12)에 접속되어 있다.

워드리세트 신호발생회로(35)는 워드리세트신호(

)를 신호선(36)을 사이에 두고 워드 리세트회로(40)에 출력하는 회로이다.

이 워드리세트회로(40)는 각 워드선(12)과 접지전위와의 사이에 접속된 복수의 N채널 MOS트랜지스터(이하 MOS라 한다)(41)를 가지며 그들의 게이트가 기생용량(C)을 가지는 신호선(36)에 접속되어 있다.

제3도는 제2도중의 메모리셀(13)의 회로도이다.

이 메모리셀(13)는 비트선(11a)에 접속되어 워드선(12)의 전위에 의하여 온, 오프 제어되는 NMOS로 이루어지는 트랜지스터 게이트(Q)를 가지며 그 트랜지스터 게이트(Q)가 스토레이지 노드(storage node)(N)을 사이에 두고 메모리셀 용량(C1)에 접속되고 다시 그 용량(C1)이 셀프레이트(P)에 접속되어 있다.

셀프레이트(P)는 접지전위 혹은 Vcc/2(단 Vcc는 전원전위) 등의 일정전위를 가지고 있다.

워드선(12)과 비트선(11a)간에는 기생용량(C2)이 존재하고 있다.

제4도는 제2도의 타임챠트이며 이 도면을 참조하면서 제2도 및 제3도의 동작을 설명한다.

우선 액세스하는 메모리셀(13)의 행어드레스 신호를 어드레스 버스(25)에 입력하면 행어드레스디코더(30)내의 AND게이트(31)가 그 행어드레스 신호를 해독하기 위하여 선택된 AND게이트(31)의 출력(DEC)이 저레벨(이하 L라 한다)이 된다.

워드리세트 신호발생회로(35)에서 출력되는 워드리세트신호(WR)를 L로 하고 NMOS(41)를 오프상태로한 후 행디코더 활성화신호(DE)를 고레벨(이하 H라 한다)로 하여 선택된 AND게이트(32)의 출력을 H로 하고 선택워드선(12)를 활성화한다.

그러면 액세스된 메모리셀(13)내의 트랜스퍼 게이트(Q)가 온하며 미리 소정전위(예를 들면 전원전위 Vcc)로까지 중전된 비트선(11a, 11b)상에 셀정보가 미소전위차로 되어 발생한다.

센스앰프(21)는 비트선(11a, 11b)상의 미소전위차를 전원전위(Vcc)와 접지전위의 차까지 증폭하여 메모리셀 스토레이지 노드(N)의 기록전위를 판독하고 혹은 리프레시(refresh)한다.

다음에 다음 사이클의 준비를 위하여 행 디코더 활성화신호(DE)를 L로 하고 선택워드선(12)을 L로 한다.

워드리세트신호(WR)를 H로 하여 NMOS(41)를 온하고 워드선(12)의 전위를 접지전위에 클램프한 후 전기의 전원전위(Vcc)와 접지전위까지 증폭된 비트선(11a, 11b)대를 전원전위(Vcc)까지 충전하여 1사이클이 끝난다.

워드선(12)을 접지전위로 클램프한 후 비트선(11a, 11b)대의 충전을 행하는 것은 다음과 같은 이유에서이다.

즉 워드선(12)의 재질이 고저항인 경우 그 워드선(12)과 비트선(11a, 11b)간에 존재하는 기생용량(제3도의 용량 C2의 합)에 의하여 AND게이트(32)의 원단부에서는 제4도의 점선으로 표시한 것과 같이 L이어야 할 워드선전위가 상승하여 메모리셀(13)의 스토레이지 노드(N)에 축적된 L정보가 트랜스퍼 게이트(Q)를 사이에 두고 비트선(11a, 11b)에 리크(Leak)하는 장애를 억제하기 위하여 NMOS(41)에 의하여 워드선(12)을 접지전위에 클램프하도록 하고 있다.

그러나 상기 구성의 DRAM에서는 다음과 같은 과제가 있었다.

(a)신호선(36)에 다수의 NMOS(41)가 접속되어 있기 때문에 워드선 리세트동작에 있어서 워드선(12)을 접지전위로하는 경우 워드리세트신호 발생회로(35)는 전 NMOS(41)를 중부하로 하여 구동할 필요가 있다.

더구나 신호선(36)에는 기생용량(C)도 존재하기 때문에 워드리세트 신호발생회로(35)의 부하용량이 더욱 크게된다.

따라서 워드리세트 신호발생회로(35)는 리세트모드에서 대전류공급(드라이브)능력을 필요로 하고 그것에 의하여 1사이클중에 소비되는 충방전 전류가 크게된다.

(b)메모리 동작중에는 워드리세트신호(WR)가 L로 되어 전 NMOS(41)가 오픈상태로 되어 선택된 워드선(12)이외의 워드선(12)도 접지전위로 부터 부상하므로 잡음마진(margin)이 작고 메모리동작중의 워드선 노이즈에 의하여 비선택워드선(12)에 이어지는 메모리셀 정보가 비트선(11a, 11b)측에 리드하여 오동작할 가능성이 있었다.

본 발명은 전기 종래 기술이 갖고 있던 과제로서 소비전력이 큰 점과 비선택워드선에 이어지는 메모리셀의 리크에 의한 오동작의 점에 관하여 해결한 DRAM을 제공하는 것이다.

본 발명은 전기과제를 해결하기 위하여 메모리셀 매트릭스, 복수의 워드선의 한 끝단축에 접속된 행어드레스디코더, 비트선에 접속된 센스앰프 및 워드선의 다른 끝단축에 접속된 워드리세트회로 등을 구비한 다이나믹 RAM에 있어서 전기 워드리세트회로는 전기 각 워드선의 다른 끝단축과 일정 전위와의 사이에 각각 접속되고

전기 행어드레스 디코더의 출력에 의하여 전기 워드선에 대한 동작에 동기하여온, 오프 제어되는 복수의 스위치소자로서 구성한 것이다.

한 실시예에 있어서 본 발명의 다이나믹 랜덤 액세스 메모리는 워드선 방향에 각각 연장하고, 각각이 제1 및 제2의 분리된 단부를 가지는 복수의 워드선과; 상기 워드선과 교차하도록 비트선 방향으로 각각 연장한 복수의 비트선과; 메모리 매트릭스형태가 되도록 상기 워드선과 비트선에 접속된 복수의 메모리셀과; 상기 워드선 방향에 각각 연장하는 복수의 클램프 신호선과; 각각이 상기 워드선들중 각각 하나의 제1의 단부에 인접하여 위치하고 각각의 제1의 신호를 발생하는 복수의 논리회로를 구비하고, 상기 복수의 논리회로중의 각각이 하나는 반전 회로를 가짐으로써 대응하는 제1의 신호를 수신하고 대응하는 제1신호의 논리레벨의 반대측의 반전 논리 레벨을 가지는 대응하는 제2의 신호를 출력하고, 상기 복수의 논리회로의 각각은 각각의 제2의 신호를 상기 워드선중의 대응하는 하나의 인접하는 제1의 단부에 인가하고 대응하는 제1의 신호를 상기 클램프 신호선중의 대응하는 하나에 인가하는 디코더와; 각각이 상기 복수의 논리 회로 중 대응하는 하나에 접속되고, 각각

이 제1과 제2의 전극 및, 대응하는 논리 회로가 그의 제1의 단부에 접속되는 워드선 중 각각의 하나의 제2의 단부에 인접하여 위치하고 제1의 전극에서 접속되는 제어 전극을 가지고, 대응하는 제1의 신호가 제1의 논리 레벨에 있을 때 워드선중 각각의 하나의 인접하는 제2의 단부를 그의 제2의 전극을 통하여 접지에 접속하는 대응하는 클램프 신호선을 통하여 제어 전극에서 대응하는 클램프 신호선을 통하여 제어 전극에서 대응하는 제1의 신호를 수신하고, 제어 전극에서 나타나는 대응하는 제1의 신호를 제1의 논리 레벨로 변화하는 대응하는 제2의 신호 이전에 제2의 논리 레벨로 변화시킴으로써 워드선 중 각각의 하나의 인접하는 제2의 단부를 접지로부터 분리하는 복수의 스위칭 소자를 구비하는 것을 특징으로 한다.

또한 다른 실시예에 있어서 본 발명의 다이나믹 랜덤 액세스 메모리는 상기 스위칭 소자는 N채널 MOS전계효과 트랜지스터(N-Channel Metal Oxide Semiconductor field-effect tran-sistors)인 것을 특징으로 한다.

본 발명에 의하면 이상과 같이 다이나믹 RAM을 구성하였으므로 행어드레스 디코더에 의하여 선택된 워드선에 접속된 스위치소자만이 온, 오프 동작하여 그것에 의하여 충방전 전류를 감소시킨다.

비선택의 워드선에 접속된 스위치소자는 행어드레스 디코더의 출력에 의하여 그 비선택 워드선을 일정전위로 클램프하고 해당 워드선에 연결되는 메모리셀의 리크를 방지하는 작용을 한다.

따라서 전기과제를 해결할 수 있는 것이다.

[실시예]

제1도는 본 발명의 한 실시예를 표시하는 것으로써 1트랜지스터형 메모리셀을 가지는 MOS형 다이나믹 RAM형 다이나믹 RAM의 주요부 구성도이다.

이 다이나믹 RAM은 메모리셀 매트릭스(50)을 가지고 그 메모리셀 매트릭스(50)에는 센스앰프회로(60), 워드리세트회로(70), 행어드레스 디코더 및 열어드레스디코더(80)가 접속되어 있다.

행어드레스디코더(80) 및 열어드레스디코더(85)에는 어드레스버스(90)가 접속되고 더욱이 그 열어드레스디코더(85)에는 도치하지 않은 입출력회로를 사이에 두고 데이타버스 등이 접속되어 있다.

여기에서 메모리셀 매트릭스(50)는 상보적인 관계에 있는 복수의 비트선(51a, 51b)대, 메모리셀 활성화용의 복수의 워드선(52) 및 디코더출력(

)전송용의 복수의 신호선(53)을 구비하고 그 각 비트선(51a, 51b)대와 워드선(52)에 1트랜지스터형의 메모리셀(54)이 각각 접속되어서 매트릭스상으로 배열되어 있다.

미 메모리셀(54)은 종래의 제3도와 마찬가지로 NMOS로 이루어지는 트랜지스터 게이트(Q)와 메모리셀용량(C1)로서 구성되어 있다.

센스앰프회로(60)는 선택된 메모리셀(54)을 액세스한 후 1대의 비트선(51a, 51b)상에 발생하는 미소신호를 검출, 증폭하는 기능을 가지고 각 비트선(51a, 51b)대에 접속된 복수의 센스앰프(61)로서 구성되어 있다.

이 센스앰프(61)는 예를 들면 플립플롭회로 등으로 구성된다.

워드리세트회로(70)는 각 워드선(52)을 접지전위에 클램프하는 기능을 가지며 각 워드선(52)과 접지전위와의 사이에 각각 접속된 복수의 NMOS(71)을 구비하고 그 각 NMOS(71)의 게이트가 각 신호선(53)에 각각 접속되어 있다.

행어드레스디코더(80)는 어드레스버스(90)상의 행어드레스신호를 해독하여 워드선(52) 및 신호선을 선택하는 회로이며 복수의 NAND게이트(81)로서 이루어지는 제1의 행디코더와 복수의 2입력 AND게이트(82)로 이루어지는 제2의 행디코더로서 구성되어 있다.

각 NAND(81)는 그 입력측이 이 데이타버스(90)에, 그 출력측이 신호선(53)에 각각 접속되어 있다.

각 신호선(53)의 반전신호와 행디코더 활성화신호(DE)와는 각 AND게이트(82)의 입력측에 각각 접속되고, 그 각 AND게이트(82)의 출력측이 각 워드선(52)에 접속되어 있다.

열어드레스디코더(85)는 어드레스버스(90)상의 열어드레스신호를 해독하여 복수의 센스앰프출력중의 하나의 선택하는 회로이다.

제5도는 제1도의 타임챠트이며 이 도면을 참조하여 제1도의 동작을 설명한다.

데이타가 판독하고 혹은 리프레시를 행하기 위하여 액세스하는 메모리셀(54)의 행어드레스 및 열어드레스 신호를 어드레스버스(90)에 입력하면 행어드레스디코더(80)내의 각 NAND게이트(81)는 행어드레스신호의 해독을 행한다.

선택된 NAND게이트(81)의 출력(

)은 H에서 L에 입하(立下)하고 스탠드바이 기간에서 메모리활성화 기간에로 이행한다.

비선택의 NAND게이트(81)의

는 H 그대로이다.

선택된 NAND게이트(81)의 출력 (

)이 L로 되면, 선택워드선(52)에 접속된 워드리세트회로(70)중의 NMOS(71)만이 오프로 된다.

비선택의 워드선(52)에 접속된 워드리세트회로(70)중의 NMOS(71)는 비선택 NAND게이트(81)의 출력 (

)이 H이기 때문에 온상태로되고 비선택 워드선(52)을 접지전지위에 클램프한다.

선택된 NAND게이트(81)의 출력 (

)이 L로 행디코더활성화신호(

)를 H로 하면 그 선택 NAND게이트(81)에 접속된 AND게이트(82)의 출력만이 H가 되고 그 AND게이트(82)에 접속된 선택워드선(52)이 활성화된다.

여기서 선택 NMOS(71)를 오프로 한 후에 행디코더활성화신호(DE)를 H로 하고 있으므로 선택 AND게이트(82)에서 선택 NMOS(71)에의 전류버스가 방지된다.

선택워드선(52)을 활성화하면 도시하지않은 프리챠지수단에 의하여 미리 소정전위(예를 들면 전원전지 Vcc)까지 충전된 각 비트선(51a, 51b)대에는 액세스된 메모리셀(54)로부터의 셀정보가 제3도의 트랜스게이트(Q)를 통하여 미소전위차로 되어 발생한다.

그러면 각 센스앰프(61)는 전기 미소전위차를 전원전위(Vcc)와 접지전위차까지 증폭하여 제3도에 표시하는 메모리셀 스트레이지노드(N)의 기록전위를 판독하고 혹은 리프레시한다.

판독동작의 경우 열어드레스디코더(85)는 어드레스버스(90)상의 열어드레스신호를 해독하여 그 해독결과에 의거하여 복수의 센스앰프 출력중의 1개를 선택하여 그것을 도시하지 않은 입출력회로를 사이에 두고 판독데이타의 형태로서 데이타버스에 출력한다.

센스앰프(61)에 의하여 메모리셀 정보를 판독하고 혹은 리프레시한 후 다음 사이클의 준비를 위하여 행디코더활성화신호(DE)를 L로 하고 AND게이트(82)를 통하여 선택워드선(52)을 L로 입하시킨다.

다음에 선택된 NAND게이트(81)의 출력(DEC)을 H로 입상시켜서 선택 NMOS(71)을 온상태로하고, 선택워드선(52)을 접지전위로 클램프한 후 비트선(51a, 51b)대의 전위를 표시하지 않은 프리챠트 수단에 의하여 소정전위까지 충전하고 메모리활성화기간에서 스탠드바이 기간으로 옮긴다.

여기서 선택워드선(52)을 접지전위에 클램프한 후 비트선(51a, 51b)의 전위를 소정전위까지 충전하는 것은 종래와 마찬가지로 L이어야할 워드선(52)의 전위가 제5도의 점선과 같이 상승하여 메모리셀(54)에 비축된 L정보가 비트선(51a, 51b)측에 리크하는 것을 방지하기 위한 것이다.

데이타의 기록을 행하는 경우에는 행어드레스디코더(80) 및 열어드레스디코더(85)에서 메모리셀(54)을 선택하고 도시하지 않은 입출력 회로에서 입력된 비트선(51a, 51b)대를 사이에 두고 선거 메모리셀(54)에 기억시키면 된다.

본 실시예에서는 다음과 같은 이점을 가지고 있다.

(i)선택된 NAND게이트(81)에 대응한 워드선(52)에 접속된 NMOS(71)만이 온, 오프 동작하기 때문에 1사이클중에 소비되는 충반전전류가 보다 작게 된다.

여기서 워드리세트회로(70)의 NMOS(71)는 행어드레스디코더(80)에 대하여 워드선(52)의 원단부에 설치되어있기 때문에 노이즈에 의한 워드선 전위의 변동을 억제할 수 있는 이점이 있다.

(ii)비선택워드선(52)은 메모리활성화기간 및 스탠드바이기간을 포함하는 전기간중 워드리세트회로(70)내의 NMOS(71)에 의하여 접지전위 클램프되어 있다.

그것 때문에 메모리동작중의 워드선노이즈에 의하여 비선택워드선(52)에 접속된 메모리셀(54)의 정보가 비트선(51a, 51b)측에 리크하여 오동작한다는 폐해를 방지할 수 있어 메모리동작의 정보유지기간의 마진을 대폭으로 확대할 수 있다.

(iii)종래의 워드리세트신호 발생회로(35)가 불필요하게되어 회로구성이 간단하게 된다.

또한 본 발명을 도시한 실시예에 한정되지 않고 여러 가지 변형이 가능하다.

그 변형예로서는 예를 들면 다음과 같은 것이 있다.

(a) 메모리셀(54)은 제3도의 트랜스퍼게이트(Q)를 p채널 MOS트랜지스터(이하 PMOS라 한다)로 구성하거나 또는 3트랜지스터형이나 4트랜지스터형으로 구성하여도 좋다.

(b) 제3도의 트랜스퍼게이트(Q)를 예를 들면 PMOS로서 구성한 경우 워드리세트회로(70)내의 스위치소자인 NMOS(71)를 PMOS로 바꾸어놓아도 좋다.

이 경우 스위치소자인 PMOS는 워드선(52)과 전원전위(Vcc)와의 사이에 접속하고 NAND게이트(81)의 출력(DEC)에 의하여 워드선(52)을 전원전위(Vcc)로 클램프하는 작용을 한다.

또 NMOS(71)는 PMOS이외의 스위치소자로 구성하여도 좋다.

(c) 행어드레스디코더(80)는 NAND게이트(81) 및 AND게이트(82)의 조합이외에 다른 게이트 등을 사용한 다른 조합법이나 구성으로 하여도 좋다.

이상 상세히 설명한 것과 같이 본 발명에 의하면 워드리세트회로를 행어드레스디코더의 출력에 의하여 온, 오프 제어되는 복수의 스위치소자로 구성하였으므로 행어드레스디코더에 의하여 선택된 워드선에 접속된 스위치소자만이 온, 오프 동작을 하므로 충방전시의 소비전력을 감소시킬 수 있다.

더욱 종래의 워드리세트신호 발생회로가 불필요하게 되므로 회로구성이 간단하게 된다.

Claims

워드선 방향에 각각 연장하고, 각각이 제1 및 제2의 분리된 단부를 가지는 복수의 워드선과; 상기 워드선과 교차하도록 비트선 방향으로 각각 연장한 복수의 비트선과; 메모리 매트릭스 형태가 되도록 상기 워드선과 비트선에 접속된 복수의 메모리셀과; 상기 워드선 방향에 각각 연장하는 복수의 클램프신호선과; 각각이 상기 워드선들중 각각 하나의 제1부의 단부에 인접하여 위치하고 각각의 제1의 신호를 발생하는 복수의 논리회로를 구비하고, 상기 복수의 논리회로중의 각각의 하나는 반전 회로를 가짐으로써 대응하는 제1의 신호를 수신하고 대응하는 제1신호의 논리레벨의 반대측의 반전 논리 레벨을 가지는 대응하는 제2의 신호를 출력하고, 상기 복수의 논리 회로의 각각은 제2의 신호를 상기 워드선중의 대응하는 하나의 인접하는 제1의 단부에 인가하고 대응하는 제1의 신호를 상기 클램프 신호선중의 대응하는 하나에 인가하는 디코더와; 각각이 상기 복수의 논리 회로 중 대응하는 하나에 접속되고, 각각이 제1과 제2의 전극 및, 대응하는 논리 회로가 그의 제1의 단부에 접속되는 워드선 중 각각의 하나의 제2의 단부에 인접하여 위치하고 제1의 전국에서 접속되는 제어 전극을 가지고, 대응하는 제1의 신호가 제1의 논리레벨에 있을 때 워드선중 각각의 하나의 인접하는 제2의 단부를 그의 제2의 전극을 통하여 접지에 접속하는 대응하는 클램프 신호선을 통하여 제어 전극에서 대응하는 제1의 신호를 제1의 논리 레벨로 변화하는 대응하는 제2의 신호이전에 제2의 논리 레벨로 변화시킴으로써 워드선 중 각각의 하나의 인접하는 제2의 단부를 접지로부터 분리하는 복수의 스위칭 소자를 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
제1항에 있어서, 상기 스위칭 소자는 N채널 MOS 전계효과 트랜지스터(N-Channel Metal Oxide Semiconductor field-effect tran-sistors)인 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.