JPH027286A - ダイナミックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯＳトランジスタによる１トランジスタ型
メモリセル等で構成されたダイナミックＲＡＭ　（Ｒａ
ｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　、特にその
ワード線すセット構造に関するものである。

（従来の技術） 従来、この種のダイナミックＲＡＭとしては、例えば第
２図のようなものがあった。以下、その構成を図を用い
て説明する。

第２図は従来の１トランジスタ型メモリセルを有するＭ
Ｏ８型ダイナミックＲＡＩＶＩの一楢成例を示す要部構
成図である。

このダイナミックＲＡＭは、メモリセルマ１へりクス１
０、センスアンプ回Ｂ２０、アドレスバス２５、行アド
レスデコーダ３０、ワードリセット信号発生回路３５、
及びワードリセット回路４０を備えＣいる。

メモリセルマトリクス１０は、相補的な関係にある複数
のビット線］１ａ、１１ｂ対、及び複数のワード線１３
を有し、その各ビット線１１ａ１１ｂ対とワード線１２
とに１．　ｌ−ランジスタ型のメモリセル１３が接続さ
れている。センスアンプ回路２０は、各ビット線１１ａ
、１１ｂ対に接続された複数のセンスアンプ２１で構成
されている。

アドレスバッファ２５は行アドレスデコーダ３０が接続
されている。行アドレスデコーダ３０は、アドレスバス
２５上の行アドレス信号を解読してワード線１２を選択
する回路であり、アドレスバス２５に接続された複数の
ナンドゲ−１−（以下、ＮＡＮＤゲートという）３１を
有し、その各ＮＡＮＤゲート３１゛の出力ＤＥＣの反転
信号と、行デコーダ活性化信号ＤＥとが各アントゲ−１
〜（以下、ＡＮＤゲートという）３２に接続され、さら
にその各ＡＮＤゲート３２の出力が各ワード線１２に接
続されている。ワードリセット信号発生回路３５は、ワ
ードリセット信号ＷＲを信号線３６を介してワードリセ
ット回路４０へ出力する回路である。このワードリセッ
ト回路４０は、各ワード線１２と接地電位との間に接続
された複数のＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯ８という）４１を有し、そｈらのゲートが寄生容ｉ
Ｃを有する信号線３６に接続されている。

第３図は第２図中のメモリセル１３の回路図である。

このメモリセル１３は、ピッド線１１ａに接続されワー
ド線１２の電位によりオン、オフ制御されるＮＭＯ３か
らなるトランスファゲートＱを有し、そのトランスファ
ゲートＱがストレージノードＮを介してメモリセル客足
Ｃ１に接続され、さらにその容１ｃＩがセルプレートＰ
に接続されている。セルプレー１−　Ｐは、接地電位、
あるいはＶｃｃ／２（ｆ旦し、Ｖｃｃは電源電位）等の
一定電位を有している。ワード線１２とビット線１１ａ
間には寄生容ｆ４．０２が存在している。

第４図は第２図のタイムチャートであり、この図を参照
しつつ第２図及び第３図の動作を説明する。

先ず、アクセスするメモリセル１３の行アドレス信号を
アドレスバス２５に入力すると、行アドレスデコーダ３
０内のＡＮＤゲート３１がその行アドレス信号を解読す
るため、ｊ巽釈されたＡＮＤゲート３１の出力Ｄ　Ｅ　
Ｃが低レベル（以下、“°Ｌ′。

という）となる。ワードリセット信号発生回路３５から
出力されるワードリセット信−号Ｗπを′“Ｌ”にして
Ｎλ４０Ｓ４１をオフ状態にした後、行デコーダ活性化
信号ＤＥを高レベル（以下、“′Ｈ゛′という）にして
選択されたＡＮＤゲート３２の出力を“トｌ°°にし、
選択ワード線１２を活性化する。すると、アクセスされ
たメモリセル１３内のトランスファゲートＱがオンし、
予め所定電位（例えば、電源電位Ｖｃｃ）にまで充電さ
れたビット線１１ａ、１１ｂ上に、セル情報が微小電位
差となって発生ずる。センスアンプ２１は、ビット線１
１ａ、１１ｂ上の微小電位差を電源電位Ｖｃｃと接地電
位の差まで増幅し、メモリセルストレージノードＮの書
込み電位を読出し、あるいはリフレッシュする。

次に、次サイクルの準備のために行デコーダ活性化信号
ＤＥをＬ′°にし、選択ワード線１２を１１１、　＋＋
とする。ワードリセット信号ＷＲを′Ｈ°゛にしてＮＭ
Ｏ８４］をオンし、ワード線１２の電位を接地電位にク
ランプした後、前記の電源電位Ｖｃｃと接地電位まで増
幅されたビット線１１ａ。

１１ｂ対を電源電位Ｖｃｃまで充電して１サイクルが終
る。

ワード線１２を接地電位にクランプした後、ビット線１
１ａ、ｌｌｂ対の充電を行うのは、次のような理由から
である。即ち、ワード線］２の材質が高抵抗の場合、そ
のワード線１２とビット線１１ａ、’ｌｌｂ間に存在す
る寄生容量（第３図の容量Ｃ２の和）により、ＡＮＤゲ
ート３２の遠端部では、第４図の破線で示すように“Ｌ
　”であるべきワード線電位が上昇し、メモリセル１３
のストレージノードＮに蓄績されたｌｌ　Ｌ　ＩＩ情報
がトランスファゲートＱを介してビット線１１ａ１１ｂ
へリークする障害を抑制するため、ＮＭＯ３４１により
ワード線１２を接地電位にクランプするようにしている
。

（発明が解決しようとする課題） しかしながら、上記構成のＤ　ＲＡ　Ｍでは、次のよう
な課題があった。

（ａ）　　信号線３６に多数のＮＭＯ３４１が接続され
ているため、ワード線リセット動作においてワード線１
２を接地電位にする場合、ワードリセット信号発生口８
３５は全ＮＭＯ３４１を重負荷として駆動する必要があ
る。その上、信号線３６には寄生容量Ｃも存在するため
、ワードリセッ１へ信号発生回路３５の負荷容量がさら
に大きくなる。

従って、ワードリセット信号発生回路３５はリセットモ
ードで大電流供給（ドライブ）能力を必要とし、それに
よって１サイクル中に消費される充放電電流が大きくな
る。

（ｂ）　　メモリ動作中は、ワードリセット信号Ｗπが
ＩＩ　Ｌ　ＩＩとなって全ＮＭＯ８４１がオフ状態とな
り、選択されたワード線１２以外のワード線１２も接地
電位から浮くので、雑音マージンが小さく、メモリ動作
中のワード線ノイズにより、非選択ワード線１２につな
がるメモリセル情報がビット線１１ａ、１１ｂ側Ｉ＼リ
ードして誤動作する可能性があった。

本発明は前記従来技術が持っていた課題として、消費電
力が大きい点と、非選択ワード線につながるメモリセル
のリークによる誤動作の点について解決したＤＲＡＭを
提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、メモリセルマトリ
クス、複数のワード線の一端側に接続された行アドレス
デコーダ、ビット線に接続されたセンスアンプ、及びワ
ード線の他端側に接続されたワードリセット回路等を備
えたダイナミックＲＡＭにおいて、前記ワードリセット
回路は、前記各ワード線の他端側と一定電位との間にそ
れぞれ接続され、前記行アドレスデコーダの出力により
、前記ワード線に対する選択動作に同期してオン、オフ
制御される複数のスイッチ素子で構成したものである。

（作用） 本発明によれば、以上のようにダイナミックＲＡＭを構
成したので、行アドレスデコーダにより選択されたワー
ド線に接続されたスイッチ素子のみがオン、オフ動作し
、それにより充放電電流を減少させる。非選択のワード
線に接続されたスイッチ素子は、行アドレスデコーダの
出力により、その非選択ワード線を一定電位にクランプ
し、該ワード線につながるメモリセルのリークを防止す
る働きをする。従って前記課題を解決できるのである。

（実施例〉 第１図は本発明の一実施例を示すもので、１トランジス
タ型メモリセルを有するＭＯ３型ダイナミックＲＡＭの
要部構成図である。

このダイナミックＲＡＭはメモリセルマトリクス５０を
有し、そのメモリセルマトリクス５０にはセンスアンプ
回路６０、ワードリセット回路７０、行アドレスデコー
ダ、及び列アドレスデコーダ８５が接続されている。行
アドレスデコーダ８０及び列アドレスデコーダ８５には
アドレスバス９０が接続され、さらにその列アドレスデ
コーダ８５には図示しない入出力回路を介してデータバ
ス等が接続されている。

ここで、メモリセルマトリクス５０は、相補的な関係に
ある複数のビット線５１ａ、５１ｂ対、メモリセル活性
化用の複数のワード線５２．及びデコーダ出力Ｌ）ＥＣ
伝送用の複数の信号線５３を備え、その各ビット線５１
ａ、５１ｂ対とワード線５２とに１トランジスタ型のメ
モリセル５４がそれぞれ接続されて７１〜リクス状に配
列されている。このメモリセル５４は従来の第３図と同
様に、ＮＭＯ３からなるトランスファゲートＱと、メモ
リセル容量Ｃ１とで構成されている。センスアンプ回路
６０は、選択されたメモリセル５４をアクセスした後、
１対のビット線５１ａ、５１ｂ上に発生する微小信号を
検出、増幅する機能を有し、各ピッ１〜線５１ａ、５１
ｂ対に接続された複数のセンスアンプ６１で構成されて
いる。このセンスアンプ６１は、例えばフリップフロッ
プ回路等で構成される。

ワードリセット回路７０は、各ワード線５２を接地電位
にクランプする機部を有し、各ワード線５２と接地電位
との間にそれぞれ接続された複数（７）ＮＭＯ８７１を
備え、その各ＮＭＯ８７１（７）ゲートが各信号線５３
にそれぞれ接続されている。

行アドレスデコーダ８０は、アドレスバス９０上の行ア
ドレス信号を解読してワード線５２及び信号線５３を選
択する回路であり、複数のＮＡＮＤゲート８１からなる
第１の行デコーダと、複数の２人力ＡＮＤゲート８２か
らなる第２の行デコーダとで構成されている。各ＮＡＮ
Ｄ８１はその入力側がデータバス９０に、その出力側が
信号線５３にそれぞれ接続されている。各信号線５３の
反転信号と行デコーダ活性化信号ＤＥとは、各ＡＮＤゲ
ート８２の入力側にそれぞれ接続され、その各ＡＮＤゲ
ート８２の出力側が各ワード線５２にそれぞれ接続され
ている。列アドレスデコーダ８５は、アドレスバス９０
−Ｆ、の列アドレス信号を解読して複数のセンスアンプ
出力のうちの１つを選択する回路である。

第５図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。

データの読出し、あるいはリフレッシュを行うために、
アクセスするメモリセル５４の行アドレス信号及び列ア
ドレス信号をアドレスバス９０に入力すると、行アドレ
スデコーダ８０内の各ＮＡＮＤゲート８１は行アドレス
信号の解読を行う。

選択されたＮＡＮＤゲート８１の出力ＤＥＣは、”　Ｈ
”からｌｌ　Ｌ　ＩＩへ立下がり、スタンバイ期間から
メモリ活性化期間へと移行する。非選択のＮＡＮＤゲー
ト８１のｔ）ＥＣは、Ｈ”のままである。

選択されたＮＡＮＤゲート８１の出力Ｄ　Ｆ−Ｃが１１
　Ｌ　ＩＩになると、選択ワード線５２に接続されたワ
ードリセッＩ・回路７０中のＮＭ○Ｓ７１のみがオフと
なる。非選択のワード線５２に接続されたワードリセッ
ト回路７０中のＮＭＯ８７１は、非ｊバ択ＮＡＮＤゲー
ト８］の出力１）ＥＣがｌｌ　Ｈｌ＋であるため、オン
状態となり、非選択ワード線５２を接地電位にクランプ
する。

ｊ巽釈されたＮＡＮＤゲート８１の出力ＤＥＣが“Ｌ”
になった後、行デコーダ活性化信号ＤＥを“′１ドにす
ると、その選択ＮＡＮＤゲート８１に接続されたＡＮＤ
ゲート８２の出力のみが“１４′。

になり、そのＡＮＤゲート８２に接続された選択ワード
線５２が活性化される。ここで、選択ＮＭＯ８７１をオ
フにした後に行デコーダ活性化信号ＤＥを“Ｈ”にして
いるので、選択ＡＮＤゲート８２から選択ＮＭＯ８７１
への電流パスが防止できる。

選択ワード線５２を活性化すると、図示しないプリチャ
ージ手段により予め所定電位（例えば、電源電位Ｖｃｃ
）にまで充電された各ビット線５１ａ、５１ｂ対には、
アクセスされたメモリセル５４からのセル情報が第３図
のトランスファゲートＱを通して微小電位差となって発
生する。すると、各センスアンプ６１は前記微小電位差
を電源電位Ｖｃｃと接地電位差まで増幅し、第３図に示
すメモリセルストレージノードＮの書込み電位を読出し
、あるいはリフレッシュする。読出し動作の場合、列ア
ドレスデコーダ８５はアドレスバス９０上の列アドレス
信号を解読し、その解読結果に基づき複数のセンスアン
プ出力のうちの１つを選択し、それを図示しない入出力
回路を介して読出しデータの形でデータバスへ出力する
。

センスアンプ６１によりメモリセル情報を読出し、ある
いはリフレッシュした後、次サイクルの準備のために、
行デコーダ活性化信号ＤＥをＬ”にし、ＡＮＤゲート８
２を通して選択ワード線５２をＩＩ　ｌ、　ＴＩに立下
げる。次に、選択されたＮＡＮＤゲート８１の出力Ｌ）
＃：Ｃをｌ＋　ＨＩＩに立上げて選択ＮＩ□４０Ｓ７１
をオン状態にし、選択ワード線５２を接地電位にクラン
プした後、ビット線５１ａ、５１．ｂ対の電位を図示し
ないプリチャージ手段により所定電位まで充電し、メモ
リ活性化期間からスタンバイ期間へ移る。ここで、選択
ワード線５２を接地電位にクランプした後、ビット線５
１ａ、５１ｂの電位を所定電位まで充電するのは、従来
と同様に、ＩＩＬ“°であるべきワード線５２の電位が
第５図の破線のように上昇して、メモリセル５４に蓄積
された゛°Ｌ′°情報がビット線５１ａ、５１ｂ側ノ＼
リークすることを防止するためである。

データの書込みを行う場合は、行アドレスデコーダ８０
及び列アドレスデコーダ８５でメモリセル５４を選択し
、図示しない入出力回路から入力されたデータをビット
線５１ａ、５１ｂ対を介して選択メモリセル５４へ記憶
させノ１ばよい。

本実施例では、次のような利点を有している。

（ｉ）　　選択されたＮＡＮＤゲート８１に対応したワ
ード線５２に接続されたＮＭＯ８７１のみがオン、オフ
動作するため、１サイクル中に消費される充放電電流が
より小さくなる。ここで、ワードリセット回路７０のＮ
ＭＯ３７１は、行アドレスデコーダ８０に対してワード
線５２の遠端部に設けられているため、ノイズによるワ
ード線電位の変動を抑制できる利点がある。

（ｉｉ）　　非選択ワード線５２は、メモリ活性化期間
及びスタンバイ期間を含む全期間中、ワードリセット回
Ｂ７０内のＮ］Ｖ］０３７１により接地電位にクランプ
されている。そのため、メモリ動作中のワード線ノイズ
により、非選択ワード線５２に接続されたメモリセル５
４の情報がビット線・５１ａ、５１ｂ側へリークして誤
動作するという弊害を防止でき、メモリ動作の情報保持
期間のマージンを大幅に拡大できる。

（ｉｉｉ　）　　従来のワードリセット信号発生回路３
５が不要になり、回路構成が簡単になる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　メモリセル５４は、第３図のトランスファ・
ゲー１−ＱをＰチャネルＭＯＳトランジスタ（以下、Ｉ
）ＭＯＳという）で構成したり、さらには３１〜ランジ
スタ型や４トランジスタ型等で構成してもよい。

（１〕）　　第３図のトランスファゲートＱを例えばＩ
）ＭＯ８″Ｃ′椙成した場合、ワードリセット回路７０
内のスイッチ素子であるＮＭＯ８７１をＰＭＯ８に置き
換えてもよい。この場合、スイッチ素子であるＰＭＯ８
は、ワード線５２と電源電位Ｖｃｃとの間に接続し、Ｎ
ＡＮＤゲニト８１の出力Ｄ　Ｆ：Ｃによってワード線５
２を電源電位Ｖｃｃにクランプする働きをする。また、
］ｌ＝］０３７１はＰへ’ＩＯ８以外のスイッチ素子て
構成してもよい。

（Ｃ）　　行アドレスデコーダ８０は、ＮＡＮＤゲート
８１及びＡＮＤゲート８２の組合せ以外に、他のゲート
等を用いた他の組合せや構成にしてもよい。

（発明の効果） 以上詳細に説明したように、本発明によノ′シば、ワー
ドリセット回路を、行アドレスデコーダの出力により、
オン、オフ制御される複数のスイッチ素子で構成したの
で、行アドレスデコーダにより選択されたワード線に接
続されたスイッチ素子のみがオン、オフ動作するなめ、
充放電時の消費電力を減少できる。その上、非選択ワー
ド線は、それに接続されたスイッチ素子で一定電位にク
ランプされるので、その非選択ワード線につながるメモ
リセルのリークによる誤動作を的確に防止できる。さら
に、従来のワードリセット信号発生回路が不要となるの
で、回路構成が簡単になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すダイナミックＲＡＭの
要部構成図、第２図は従来のダイナミックＲＡＭの要部
ｆ構成図、第３図は第２図中のメモリセルの回路図、第
４図は第２図のタイムチャー１へ、第５図は第１図のタ
イムチャートである。 ５０・・・・・・メモリセルマトリクス、５１ａ。 ５１ｂ・・・・・・ビット線、５２・・・・・・ワード
線、５３・・・・・信号線、５４・・・・・・メモリセ
ル、６１・・・・・・センスアンプ、７０・・・・・・
ワードリセット回路、７１・・・・・・Ｎ　ＩＶＩ　Ｏ
Ｓ、８０・・・・・・行アドレスデコーダ、８５・・・
・・・列アドレスレジスタ、９０・・・・・・アドレス
バス。

Claims (1)

1. 【特許請求の範囲】 複数のワード線及びビット線にそれぞれ接続されマトリ
   クス状に配列された複数のメモリセルを有するメモリセ
   ルマトリクスと、前記複数のワード線の一端側に接続さ
   れ行アドレス信号を解読して前記ワード線を選択する行
   アドレスデコーダと、前記ビット線に接続されそのビッ
   ト線上の電位を検出、増幅するセンスアンプと、前記複
   数のワード線の他端側に接続されそのワード線を一定電
   位にクランプするためのワードリセット回路とを備えた
   ダイナミックＲＡＭにおいて、 前記ワードリセット回路は、 前記各ワード線の他端側と一定電位との間にそれぞれ接
   続され、前記行アドレスデコーダの出力により、前記ワ
   ード線に対する選択動作に同期してオン、オフ制御され
   る複数のスイッチ素子で構成したことを特徴とするダイ
   ナミックＲＡＭ。