JPH09510038A - 異なった長さのデータを収容する複数のマルチポートレジスタファイル - Google Patents

Abstract

(57)【要約】 マルチポートレジスタファイルは、第１の幅のレジスタを有する第１ファイルユニットと、第２の幅のレジスタを有する第２ファイルユニットとを含む。前記第２の幅を前記第１の幅よりも狭くする。データを、前記第１および第２ファイルユニットに、１つの書き込み動作において、前記第１および第２ファイルユニットから独立に読み出せるように書き込む。前記第１ファイルユニットは、ＶＬＩＷプロセッサの機能的ユニットに対するオペランドとして定められたデータ、またはこれらの機能的ユニットからの結果データを収容する。前記第２ファイルユニットは、これらの機能的ユニットの動作を調節する保護ビットを収容する。

Description

【発明の詳細な説明】 異なった長さのデータを収容する複数のマルチポートレジスタファイル本発明の背景 １．発明の技術分野 本発明は、 − 複数の機能的ユニットと、 − 各々が第１の数のビットを有する第１の数のアドレス可能第１レジスタと 、 − 各々が前記第１の数のビットより少ない第２の数のビットを有する第 ２の数のアドレス可能第２レジスタと、 − 各々が、関係する書き込みアドレスポートを有し、この関係する書き 込みアドレスポートが結合された前記機能的ユニットに各々が結合された複数の 書き込みポートと、 − 各々が、関係する読み出しアドレスポートを有し、この関係する読み 出しアドレスポートが結合された前記機能的ユニットに各々が結合された複数の 読み出しポートとを含むレジスタファイルとを具えるプロセッサに関するもので ある。 本発明は、このようなプロセッサにおいて使用されるレジスタファイルにも関 係する。 ２．関連技術 マルチポートレジスタファイルは、複数のレジスタに同時にアクセスする必要 があるディジタルデータプロセッサに使用される。特に、このようなレジスタフ ァイルは、ＶＬＩＷ（超長命令ワード（Very Long Instruction Word））プロセ ッサに有用である。このようなプロセッサはさらに、複数の命令コードを収容す る命令レジスタと、前記複数の命令コードの実行を１つのマシンサイクルにおい て同時に開始する複数の機能的ユニットとを含む。 マルチポートレジスタファイルを、他の形式のプロセッサにおいて同様に使用 することができる。 先行技術のマルチポートレジスタファイルを図１に示す。このファイルは、１ ２８の３２ビットレジスタを含む。 このファイルの左側に、各々が８ビット幅の書き込みアドレスポートＷＡ１、 ＷＡ２およびＷＡ３を示す。左側に、各々が３２ビット幅の書き込みポートＷＤ １、ＷＤ２およびＷＤ３も示す。３つの機能的ユニットによる結果を、前記書き 込みアドレスポートにおいて特定されるアドレスにおける前記書き込みポートに おいて、同時に書き込むことができる。このファイルの右側に、各々が８ビット 幅の読み出しアドレスポートＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、ＲＡ５、ＲＡ６ 、ＲＡ７、ＲＡ８およびＲＡ９を示す。右側に、各々が３２ビット幅の読み出し ポートＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４、ＲＤ５、ＲＤ６、ＲＤ７、ＲＤ８およ びＲＤ９も示す。前記機能的ユニットに対して予定された９個のオペランドまで 、このファイルから、前記書き込みアドレスポートにおいて特定されたアドレス による前記書き込みポートにおいて同時に読み出すことができる。 ＶＬＩＷプロセッサにおいて、保護ビットを使用し、前記機能ユニットによる 結果の前記マルチポートレジスタファイルへの書き込みを調節する。保護ビット は、欧州特許明細書第４７９３９０号において説明されているように、分岐遅延 のためＶＬＩＷにおいて必要になっている。前記機能的ユニットは、命令を、前 記プロセッサがこれらの命令の結果を実際に使用するか否かを決定する前の分岐 遅延中に実行する。これらの命令が完了した後、各々の機能ユニットは、関係す る保護ビットが適切な値を有する場合のみ、結果をレジスタに書き込む。 当該ＶＬＩＷプロセッサは３つの命令を収容する命令ワードを有するため、こ のファイルユニットには９個の読み出しポートが存在する。各々の命令は、代表 的に２つのデータオペランドおよび保護ビットを必要とする。３つの書き込みポ ートが存在し、同時に実行する３つの機能的ユニットの各々の結果を収容する。 各々の読み出しまたは書き込みポートは、関係するアドレスポートを有する。 一般に、前記保護ビットを前記マルチポートレジスタファイルから供給すべき である。一般に保護ビットまたはマルチビット保護値は、先行技術のレジスタフ ァイルにおいて利用可能な３２ビットレジスタおよび３２ビット読み出しおよび 書き込みポートより極めて小さい。各々の機能的ユニットからの書き込みを保護 ビットまたは値によって調節すべき場合、多量の余計な回路網が必要となり、特 に追加の３２ビット書き込みおよび読み出しポートと追加の８ビット書き込みお よび読み出しアドレスポートとが必要になる。本発明の要約 本発明の目的は、前記プロセッサの命令に必要な回路網を減少することである 。 この目的は、前記プロセッサにおいて、 − 前記第１レジスタを、第１ファイルユニットにおいて、前記書き込みポー ト、書き込みアドレスポート、読み出しポートおよび読み出しアドレスポートの 関係するものと共に配置し、 − 前記第２レジスタを、第２ファイルユニットにおいて、前記書き込みポー ト、書き込みアドレスポート、読み出しポートおよび読み出しアドレスポートの 関係するものと共に配置したことを特徴とすることによって達成される。 保護ビットを、前記ＶＬＩＷプロセッサ用第２レジスタに記憶する。他の形式 のプロセッサに関して、他の形式の短いデータを前記第２ファイルユニットに記 憶することができる。このような短いデータは、例えばフラグを含む。図面の簡単な説明 本発明を、非制限的な例によって以下の図の参照と共に説明する。 図１は、先行技術のマルチポートレジスタファイルを示す。 図２は、本発明によるマルチポートレジスタファイルを示す。 図３は、レジスタファイルの平面図を示す。 図４は、先行技術の平面図における使用に適したレジスタセルを示す。 図５は、本発明によるレジスタファイルの平面図を示す。 図６は、図５のレジスタファイルのデータ部分における使用に適したレジスタ セルを示す。 図７は、図５のレジスタファイルの保護部分における使用に適したレジスタセ ルを示す。 図８は、読み出しおよび書き込みアドレス信号を読み出しおよび書き込み許可 信号に変換するデコーダを示す。好適な実施例の詳細な説明 図２は、本発明によるマルチポートレジスタファイルを示す。このファイルを 、再び１２８レジスタ、３２ビット幅ファイルのデータファイルユニット２０と 、１２８レジスタ、１ビット幅ファイルの保護ファイルユニット２２との２つの 部分に分割する。 書き込みアドレス入力部ＷＡ１、ＷＡ２およびＷＡ３と、書き込みデータ入力 部ＷＤ１、ＷＤ２およびＷＤ３とを、前記先行技術において示したようなものと する。しかしながら、データ入力部の１ビットのみを、保護ファイル２２に伝送 する必要がある。保護ビットは、両方のファイルに書き込まれ、一方のファイル のみから読み出されるため、経路選択回路は必要ない。読み出しアドレス入力部 ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、ＲＡ５およびＲＡ６と、読み出しデータ出力 部ＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４、ＲＤ５およびＲＤ６とを、データファイル ２０の専用にする。読み出しアドレス入力部ＲＡ７、ＲＡ８およびＲＡ９と、読 み出しデータ出力部ＲＤ１、ＲＤ２およびＲＤ３とを、保護ファイル２２の専用 にする。保護ファイル専用の読み出しデータ出力部は１ビット幅のみであること から、データファイル２０の出力部において３つの追加の３２ビット幅データバ スを必要とする先行技術による実現よりも相当な回路網を減らすことができる。 前記読み出しポートおよび書き込みポートは、欧州特許明細書第６０５９２７号 のアーキテクチャに、ちょうど前記先行技術のマルチポートレジスタファイルが 適合したように適合する。 図３は、図１によるレジスタファイルの平面図を示す。前記ファイルは、行お よび列に配置されたレジスタセルの行列から成る。簡潔にするために、上および 下の行と左および右の列のみを示す。３２列が存在し、１列が前記レジスタの各 々のビットに対応する。１２８行が存在し、１行が前記レジスタの各々に対応す る。 図４は、図３の平面図において使用するのに好適なレジスタセルを示す。左側 において、書き込みデータ信号の個々の入力ビットＷＤ１、ＷＤ２およびＷＤ３ が存在し、これらのビットをＭＯＳＦＥＴ４０１、４０２および４０３に各々接 続する。ＭＯＳＦＥＴ４０１、４０２および４０３のゲートを、書き込み許可信 号の個々のビットＷＥ１、ＷＥ２およびＷＥ３に結合する。接続部４２５は、イ ンバータ４２３に入力する配線ＯＲとして機能する。帰還インバータ４２４を、 インバータ４２３の入力部と出力部との間に結合する。インバータ４２３の出力 部４０４を、ＭＯＳＦＥＴ４０５−４１３のゲートに結合する。ＭＯＳＦＥＴ４ ０５−４１３を、ＲＤ１−ＲＤ９の各々のビットに接続する。さらにＭＯＳＦＥ Ｔ４０５−４１３を、ＭＯＳＦＥＴ４１４−４２２に接続する。ＭＯＳＦＥＴ４ １４−４２２のゲートを、読み出し許可信号の各々のビットＲＥ１−ＲＥ９に各 々接続する。 したがって図３のレジスタファイルにおいて、以下のことが期待できる。 図５は、本発明によるマルチポートレジスタファイルの平面図を示す。この新 たなマルチポートレジスタファイルは、前記先行技術と同様の平面図を有するデ ータレジスタファイルユニット（ａ）と、１２８のレジスタセルの列を１列有す る保護レジスタファイルユニット（ｂ）とを含む。データレジスタファイルユニ ット（ａ）の平面図は前記先行技術のレジスタファイルと同様であるが、この新 たなレジスタファイルに必要なレジスタセルは非常に簡単である。保護レジスタ ファイルユニット（ｂ）に必要なセルは、よりいっそう簡単である。 図６は、本発明によるデータレジスタファイルユニット（ａ）において機能す るレジスタセルを示す。このレジスタセルの左側部分は、図４におけるレジスタ セルと同様であり、同様の部品は同様の参照符を有する。しかしながら、このセ ルの右側部分は簡単であり、トランジスタ４０５−４１３をトランジスタ６０５ −６１０に置き換え、トランジスタ４１４−４２２をトランジスタ６１４−６１ ９に置き換えてある。すなわち、図６のセルは、図４のセルより６個少ないトラ ンジスタと、対応して少ない読み出しラインとを有する。 図７は、図５の保護レジスタユニット（ｂ）において機能するレジスタセルを 有する。このセルの左側部分は、図４のセルの左側部分に類似している。しかし ながら、右側部分は、図６のセルよりさらに簡単である。ＭＯＳＦＥＴ４０５− ４１３をＭＯＳＦＥＴ７０５−７０７に置き換え、ＭＯＳＦＥＴ４１４−４２２ をＭＯＳＦＥＴ７１４−７１６に置き換えた。ＭＯＳＦＥＴ７０５−７０７を、 読み出しデータラインＲＤ７−ＲＤ９の各々のビットに接続する。ＭＯＳＦＥＴ ７１４−７１６を、読み出し許可ラインＲＥ７−ＲＥ９の各々のビットに結合す る。すなわち、図７のセルは、図４のセルより１２個少なく、図６のセルより６ 個少ないトランジスタを有し、対応してより少ない読み出しラインを有する。読 み出し許可ラインＲＥ７−９がデータレジスタファイルユニット（ａ）において 必要なく、読み出し許可ラインＲＥ１−６が保護レジスタファイルユニット（ｂ ）において必要ないことから、ラインＲＥ７−９は、ラインＲＥ１−６の３つに 割り当てられたのと同じ水平方向の空間を使用することができる。したがって、 ＲＥ７−９のための追加の水平配線空間は必要ない。 したがって、図５のレジスタファイルにおいて、以下のことが分かる。 したがって、図２および５−７の実施例は、図１および３−４の実施例に比べ て、２２９１２個少ないトランジスタと、３８４少ない水平配線空間と、９０少 ない垂直配線とを有する。 図４、６および７における読み出し許可入力信号および書き込み許可入力信号 を、図８に示すようなデコーダ回路を使用して、読み出しアドレス入力信号およ び書き込みアドレス入力信号から得る。標準的なアドレス復号化ブロックを、８ ０１、８０２、８０３、８０４、８０５、８０６、８０７、８０８、８０９、８ １０、８１１および８１２において示す。これらのブロックは、８ビットアドレ スＷＡ１、ＷＡ２、ＷＡ３、ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、ＲＡ５、ＲＡ６ 、ＲＡ７、ＲＡ８およびＲＡ９を、１２８ビット許可信号ＷＥ１、ＷＥ２、ＷＥ ３、ＲＥ１、ＲＥ２、ＲＥ３、ＲＥ４、ＲＥ５、ＲＥ６、ＲＥ７、ＲＥ８および ＲＥ９に各々変換する。 書き込み許可信号の各々のビットは、レジスタファイルの各々の行に関係し、 データレジスタファイルユニット（ａ）および保護レジスタファイルユニット（ ｂ）の双方の各々の行における各々のセルに行く。読み出し許可信号ＲＥ１、Ｒ Ｅ２、ＲＥ３、ＲＥ４、ＲＥ５およびＲＥ６の各々のビットは、データレジスタ ファイルユニット（ａ）の各々の行に関係し、データレジスタファイルユニット （ａ）の各々の行における各々のセルに行く。読み出し許可信号ＲＥ７、ＲＥ８ およびＲＥ９の各々のビットは、保護レジスタファイルユニット（ｂ）の各々の 行に関係し、保護レジスタファイルユニット（ｂ）の各々の行における各々のセ ルに行く。したがって、例えば、ＷＥ１のビット１は両方のレジスタファイルユ ニットの行１における各々のセルに行き、ＲＥ１のビット１はデータレジスタフ ァイルユニット（ａ）の行１における各々のセルに行き、ＲＥ７のビット１は保 護レジスタファイルユニット（ｂ）の行１のセルに行く、等である。 これらの通常の当業者は、本発明によるマルチポートレジスタファイルが他の 種々の実施例を持ちうることを容易に認識するであろう。これらの実施例は、以 下のものを含む。前記データレジスタを、個々のプロセッサにおいてオペランド および結果データに使用される、１６ビットのようなどのような幅としてもよい 。前記保護レジスタを、マルチビット保護またはフラグ値を使用すべき場合、僅 かにより広くしてもよい。プロセッサが他の異なった幅のデータを使用する必要 がある場合、より多くのレジスタファイルを使用してもよい。

Claims (1)

1. 【特許請求の範囲】 １．− 複数の機能的ユニットと、 − − 各々が第１の数のビットを有する第１の数のアドレス可能第１レジ スタと、 − 各々が前記第１の数のビットより少ない第２の数のビットを有する 第２の数のアドレス可能第２レジスタと、 − 各々が、関係する書き込みアドレスポートを有し、この関係する書 き込みアドレスポートが結合された前記機能的ユニットに各々が結合された複数 の書き込みポートと、 − 各々が、関係する読み出しアドレスポートを有し、この関係する読 み出しアドレスポートが結合された前記機能的ユニットに各々が結合された複数 の読み出しポートとを含むレジスタファイルとを具えるプロセッサにおいて、前 記プロセッサが、個々の第１レジスタおよび個々の第２レジスタの両方にアドレ スする書き込みアドレスを前記書き込みポートの少なくとも１つに関係する前記 書き込みアドレスポートに供給することができ、前記レジスタファイルを、前記 関係する書き込みアドレスポートにおいて前記書き込みアドレスを受けることに よって前記個々の第１レジスタおよび個々の第２レジスタの両方に前記書き込み ポートの少なくとも１つにおけるデータを書き込むように構成し、前記個々の第 １レジスタおよび個々の第２レジスタを、前記読み出しアドレスポートを経て独 立にアクセスできるようにしたことを特徴とするプロセッサ。 ２．請求の範囲１に記載のプロセッサにおいて、 − 前記第１レジスタを、第１ファイルユニットにおいて、前記書き込みポ ート、書き込みアドレスポート、読み出しポートおよび読み出しアドレスポート の関係するものと共に配置し、 − 前記第２レジスタを、第２ファイルユニットにおいて、前記書き込みポ ート、書き込みアドレスポート、読み出しポートおよび読み出しアドレスポート の関係するものと共に配置したことを特徴とするプロセッサ。 ３．請求の範囲１または２に記載のプロセッサにおいて、前記レジスタファイル をマルチポートレジスタファイルとし、前記第１および／または第２レジスタの 少なくとも一方を、２つ以上の前記読み出しポートからアクセス可能としたこと を特徴とするプロセッサ。 ４．請求の範囲１、２または３に記載のプロセッサにおいて、前記機能的ユニッ トの少なくとも１つを、前記個々の第２レジスタから読み出された保護ビットに 応じて、命令の結果を調節的に書き込むように構成したことを特徴とするプロセ ッサ。 ５．請求の範囲１、２、３または４に記載のプロセッサにおいて、前記ビットの 第２の数を１としたことを特徴とするプロセッサ。 ６．請求の範囲１ないし５のいずれか１つに記載のプロセッサにおいて、前記プ ロセッサを、前記機能的ユニットによる並列な実行を１つのマシンサイクルにお いて同時に開始するために複数の命令コードを収容する命令レジスタを含むＶＬ ＩＷプロセッサとしたことを特徴とするプロセッサ。 ７．− 複数の機能的ユニットと、 − − 各々が第１の数のビットを有する第１の数のアドレス可能第１レジ スタと、 − 各々が前記第１の数のビットより少ない第２の数のビットを有する 第２の数のアドレス可能第２レジスタと、 − 各々が、関係する書き込みアドレスポートを有し、この関係する書 き込みアドレスポートが結合された前記機能的ユニットに各々が結合された複数 の書き込みポートと、 − 各々が、関係する読み出しアドレスポートを有し、この関係する読 み出しアドレスポートが結合された前記機能的ユニットに各々が結合された複数 の読み出しポートとを含むレジスタファイルとを具えるプロセッサにおいて、 前記レジスタファイルをマルチポートレジスタファイルとし、前記第１およ び／または第２レジスタの少なくとも一方を、２つ以上の前記読み出しポートか らアクセス可能としたことを特徴とするプロセッサ。 ８．請求の範囲７に記載のプロセッサにおいて、 − 前記第１レジスタを、第１ファイルユニットにおいて、前記書き込みポ ート、書き込みアドレスポート、読み出しポートおよび読み出しアドレスポート の関係するものと共に配置し、 − 前記第２レジスタを、第２ファイルユニットにおいて、前記書き込みポ ート、書き込みアドレスポート、読み出しポートおよび読み出しアドレスポート の関係するものと共に配置したことを特徴とするプロセッサ。 ９．請求の範囲１ないし８のいずれか１つにおける使用に適したマルチポートレ ジスタファイル。 10．− データおよび書き込みアドレスを第１機能的ユニットからレジスタファ イルの書き込みポートおよび対応する書き込みアドレスポートに各々供給するス テップと、 − データを前記書き込みアドレスによってアドレスされた第１レジスタに 記憶し、前記データの一部のみを前記書き込みアドレスによってアドレスされた 第２レジスタに記憶するステップと、 − 前記データおよび／または前記データの一部を、第１および第２アクセ ス操作の一方または両方において使用するステップとを含み、 前記第１アクセス操作が、 − 前記第２レジスタの読み出しアドレスを前記レジスタファイルの読み出 しアドレスポートに供給することと、 − 前記データの一部を前記第２レジスタから第２機能的ユニットに読み出 すことと、 − 前記第２機能的ユニットからの結果の書き込みを前記一部の値に基づい て調節することとを具え、 前記第２アクセス操作が、 − 前記第１レジスタの読み出しアドレスを前記レジスタファイルの読み出 しアドレスポートに供給することと、 − 前記データを前記第１レジスタから第３機能的ユニットに読み出すこと と、 − 前記第３機能的ユニットによって前記データに作用することとを具える、 プロセッサを操作する方法。