CN111027102A - 一种高安全性可配置ro-puf电路结构 - Google Patents

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Abstract

本发明公开了一种高安全性可配置RO‑PUF电路结构，包括：第一哈希处理模块用于利用轻量级SPONGENT哈希算法对输入的预设个性参数和原始激励信号进行处理得到随机激励信号；可配置RO‑PUF电路用于接收随机激励信号，并产生激励响应信号；纠错处理模块用于接收激励响应信号，采用重复码作为内部编码对激励响应信号进行纠错处理后，再采用BCH码作为外部编码对激励响应信号纠错处理得到纠错后的激励响应信号；第二哈希处理模块用于利用轻量级SPONGENT哈希算法对纠错后的激励响应信号进行处理得到最终激励信号。本发明能够使激励与响应之间的映射方式更加复杂，防止攻击者通过获取CRPs建立攻击模型。

Description

一种高安全性可配置RO-PUF电路结构
技术领域
本发明涉及安全加密技术领域，特别是涉及一种高安全性可配置RO-PUF电路结构。
背景技术
胡鹏在《基于环形振荡器的物理不可克隆函数的设计与验证》一文中公开了一种通过对相邻RO的振荡频率计数后相互比较得到响应输出来提高RO-PUF可靠性和唯一性的方法，该方法首先利用1个与非门和8个非门输出端与输入端首尾相连对RO结构进行改进，然后通过对相邻RO的振荡频率计数后相互比较得到1024比特长度的响应输出，经过多次测试，得到衡量RO-PUF可靠性和唯一性的片内和片间汉明距离。该方法设计原理简单，易于实现，但该方法设计的RO-PUF结构可配置路径简单以及未引入加密算法，使得激励与响应之间的映射方式不够复杂，导致其可靠性和唯一性不够高，不适用于具有较高信息安全要求的领域。
如图1所示，现有技术的基本RO-PUF电路主要由环形振荡器RO、多路选择器12、计数器13和比较器14等构成，多路选择器12接收N条振荡电路中两条环形振荡器RO的输出信号和系统外部输入的激励信号，两个计数器13分别对两个环形振荡器11在同一时间段内的振荡频率进行计数，最后通过比较器14输出振荡频率结果，结果为逻辑1或者0。由N个环形振荡器RO构成的RO-PUF理论上能产生N(N-1)/2个激励-响应对(CRPs)，CRPs之间存在着数据的传递性规律，即环形振荡器RO1的振荡频率>环形振荡器RO2的振荡频率、环形振荡器RO2的振荡频率>环形振荡器RO3的振荡频率时，则有环形振荡器RO1的振荡频率>环形振荡器RO3的振荡频率。可以看出，CRPs之间的数据关联性会影响环形振荡器RO最终输出的振荡频率，为了避免数据关联性的影响，传统RO-PUF需要在每个环形振荡器RO上采用不同的比较策略才能产生独立的CRPs，但这种方法会造成额外的设计和测试工作，同时也增加了硬件资源消耗。
现有技术采用一种传统可配置RO-PUF电路来改善上述问题，如图2所示，传统可配置RO-PUF电路包括与门21、非门22和多路选择器23，其通过改变输入的激励信号，得到特定的振荡频率，使输出的频率信号具有较高的安全性。但该传统电路的环形振荡器RO的结构简单，产生的CRPs数量不够多，用其设计的电路可靠性和唯一性不高，并且输入的激励信号没有经过随机化处理，产生的激励不具有随机性，攻击者可以通过获取CRPs建立攻击模型。
发明内容
本发明主要解决的技术问题是提供一种基于深度学习的寄生虫检测系统及方法，能够使激励与响应之间的映射方式更加复杂，防止攻击者通过获取CRPs建立攻击模型。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种高安全性可配置RO-PUF电路结构，包括可配置RO-PUF电路、第一哈希处理模块、纠错处理模块和第二哈希处理模块；所述第一哈希处理模块用于利用轻量级SPONGENT哈希算法对输入的预设个性参数和原始激励信号进行处理得到随机激励信号；所述可配置RO-PUF电路用于接收所述随机激励信号，并产生激励响应信号；所述纠错处理模块用于接收所述激励响应信号，采用重复码作为内部编码对所述激励响应信号进行纠错处理后，再采用BCH码作为外部编码对所述激励响应信号纠错处理得到纠错后的激励响应信号；所述第二哈希处理模块用于接收所述纠错后的激励响应信号，并利用轻量级SPONGENT哈希算法对纠错后的激励响应信号进行处理得到最终激励信号。
作为本发明的一个优选实施例，所述可配置RO-PUF电路包括多个RO组、两个计数器和比较器，所述多个RO组的输出均连接两个计数器的输入，所述两个计数器的输出分别连接比较器的输入，每个RO组包括两条RO路径，每条RO路径上包括与门以及多个多路选择器和多个非门，所述与门连接一个多路选择器，多个多路选择器和多个非门交错依次连接，且最后一个为多路选择器，并且每个RO组的两条RO路径共用多路选择器，每条RO路径上的最后一个多路选择器的输出连接所述计数器的输入以及连接与门的一个输入，每条RO路径上的与门的另一个输入连接使能信号，所述比较器的输出为随机激励信号，每个RO组的多个多路选择器根据随机激励信号择一接收两条RO路径上的输出。
作为本发明的一个优选实施例，所述纠错处理模块包括内部编码纠错单元、第一校验矩阵单元、第一加法器单元、外部编码纠错单元、第二校验矩阵单元和第二加法器单元；所述比较器的输出连接内部编码纠错单元的输入和第一校验矩阵单元的输入，第一校验矩阵单元的输出连接第一加法器单元的输入，第一加法器单元的输出连接内部编码纠错单元的输入，所述内部编码纠错单元的输出连接外部编码纠错单元的输入和第二校验矩阵单元的输入，第二校验矩阵单元的输出连接第二加法器单元的输入，第二加法器单元的输出连接外部编码纠错单元的输入，所述外部编码纠错单元的输出连接第二哈希处理模块的输入。
区别于现有技术的情况，本发明的有益效果是：通过重新设计RO结构，使RO-PUF的可配置路径更加灵活，增加了激励-响应对(CRPs)的数量，同时在RO-PUF结构中引入轻量级SPONGENT哈希算法，从而能够使激励与响应之间的映射方式更加复杂，防止攻击者通过获取CRPs建立攻击模型，克服了现有技术可靠性和唯一性不高的不足。
附图说明
图1是现有技术的基本RO-PUF电路的结构示意图。
图2是现有技术的传统可配置RO-PUF电路的结构示意图。
图3是本发明实施例的高安全性可配置RO-PUF电路结构的原理框图。
图4是SPONGENT海绵结构示意图。
图5是本发明实施例的高安全性可配置RO-PUF电路结构的可配置RO-PUF电路的结构示意图。
图6是本发明实施例的高安全性可配置RO-PUF电路结构的纠错处理模块的结构示意图。
图7是本发明与基本RO-PUF电路、传统可配置RO-PUF电路的片内汉明距离试验结果对比图。
图8是本发明与基本RO-PUF电路、传统可配置RO-PUF电路的片间汉明距离试验结果对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图3，是本发明实施例的高安全性可配置RO-PUF电路结构的原理框图。本实施例的包括可配置RO-PUF电路100、第一哈希处理模块200、纠错处理模块300和第二哈希处理模块400。
第一哈希处理模块200用于利用轻量级SPONGENT哈希算法对输入的预设个性参数和原始激励信号进行处理得到随机激励信号。
可配置RO-PUF电路100用于接收随机激励信号，并产生激励响应信号。
纠错处理模块300用于接收激励响应信号，采用重复码作为内部编码对激励响应信号进行纠错处理后，再采用BCH码作为外部编码对所述激励响应信号纠错处理得到纠错后的激励响应信号；
第二哈希处理模块400用于接收纠错后的激励响应信号，并利用轻量级SPONGENT哈希算法对纠错后的激励响应信号进行处理得到最终激励信号。
其中，轻量级SPONGENT哈希算法是一种基于广泛的PRESENT型排列的密封海绵策略的算法，其依赖于海绵结构，如图4所示，是SPONGENT海绵结构示意图。其中mi为输入，hi为哈希后的输出，r是速率，c是容量，πb为置换函数，内部状态的大小b为置换宽度，满足b＝r+c≥n，n为输出大小。在轻量级SPONGENT中，比特0被用作absorbing之前的初始值，该消息首先由单个1比特填充，随后填充一定数量的0比特，直到为r的倍数，然后将其切割成r比特消息块，并存储到state的前r个比特中(state可看成一个三维数组)，一旦所有消息块都被吸收，state的前r位作为输出，经过置换函数πb置换，直到返回n位。可见，本实施例的高安全性可配置RO-PUF电路结构使用轻量级SPONGENT哈希算法使得输入可配置RO-PUF电路100的激励具有随机性，保证了RO-PUF的稳定性。
在本实施例中，可配置RO-PUF电路100包括多个RO组110、两个计数器120和比较器130，多个RO组110的输出均连接两个计数器120的输入，两个计数器120的输出分别连接比较器130的输入，每个RO组110包括两条RO路径，每条RO路径上包括与门111以及多个多路选择器112和多个非门113，与门111连接一个多路选择器112，多个多路选择器112和多个非门113交错依次连接，且最后一个为多路选择器112，并且每个RO组110的两条RO路径共用多路选择器112，每条RO路径上的最后一个多路选择器112的输出连接计数器120的输入以及连接与门111的一个输入，每条RO路径上的与门111的另一个输入连接使能信号，比较器130的输出为随机激励信号，每个RO组110的多个多路选择器112根据随机激励信号择一接收两条RO路径上的输出。
可配置RO-PUF电路100可以提高RO结构的复杂度，产生更多数量的CRPs，在此结构中，首先将多个RO分成多个RO组110，若RO-PUF中有N个RO，则将RO分成N/2组，然后在分成的小组内部实现RO-PUF的可配置性能。可配置RO-PUF整个构造中要求RO的宏观结构一致，即排除工艺偏差影响，RO在数量和结构上是要完全相同的。以7阶RO为例，可配置RO-PUF电路100如图5所示，图中，RO1与RO2为一个RO组110，以ROA表示，RO3与RO4为一个RO组110，以ROB表示，依次类推，ROn-1与ROn为一个RO组110，以ROM表示，一个RO组110作为一个新的RO，然后对分组的RO内部进行结构设计。以ROA为例来说明可配置RO-PUF电路100的工作过程，假设使能信号为1时，计数器120接收RO1的输出频率，使能信号为0时，计数器接收RO2的输出频率，每个多路选择器112根据输入的激励信号选择接收RO1或RO2的输出频率，信号经过与门111和6个非门113，一共有27种路径。例如，当S1-S7输出的信号依次为1001100时，数据路径为S1-＞T2-＞T3-＞S4-＞S5-＞T6-＞T7，其中，S1、T1表示与门111，S2-S7、T2-T7表示六个非门113，数据流向为图中A线，当S1-S7输出的信号依次为0110001时，数据路径为T1-＞S2-＞S3-＞T4-＞T5-＞T6-＞S7，数据流向为图中B线。可见，一个RO组110共有128种数据路径，是传统可配置RO-PUF电路的9倍。
表1列出了可配置RO-PUF电路100的数据路径数量与RO阶数之间的关系，并与基本RO-PUF电路、传统可配置RO-PUF电路进行比较。从表1可知，随着RO阶数的增加，可配置RO-PUF电路100的数据路径呈指数级增加。
表1 RO-PUF电路的数据路径与RO阶数之间的关系
Figure BDA0002271139880000051
由于可配置RO-PUF电路100的数据路径呈指数级增加，使得RO-PUF的CRPs数量明显增加，再结合轻量级SPONGENT哈希算法以及纠错处理模块300，可以为了防止攻击者通过获取CRPs建立攻击模型，同时降低RO-PUF响应的误码率。
第一哈希处理模块200利用轻量级SPONGENT哈希算法处理可配置RO-PUF电路100的输入激励，防止攻击者通过获取CRPs来构建有关方程组，进而建立模型对RO-PUF进行攻击。假设一个基于置换的海绵结构具有n≥c，c/2＞r，且满足所有海绵变量的参数选择，则产生的建模攻击复杂度为2n-r+2c/2。如果未利用轻量级SPONGENT哈希算法处理可配置RO-PUF电路100的输入激励，遭受建模攻击的可能性难以预测，攻击率可高达30％，而本发明使用轻量级SPONGENT哈希算法使得可配置RO-PUF电路100的输入激励具有随机性，攻击者难以建立数学模型对RO-PUF进行攻击，攻击率只有2％左右。
在本实施例中，如图6所示，纠错处理模块300包括内部编码纠错单元301、第一校验矩阵单元302、第一加法器单元303、外部编码纠错单元304、第二校验矩阵单元305和第二加法器单元306。比较器130的输出连接内部编码纠错单元301的输入和第一校验矩阵单元302的输入，第一校验矩阵单元302的输出连接第一加法器单元303的输入，第一加法器单元303的输出连接内部编码纠错单元301的输入，内部编码纠错单元301的输出连接外部编码纠错单元304的输入和第二校验矩阵单元305的输入，第二校验矩阵单元305的输出连接第二加法器单元306的输入，第二加法器单元306的输出连接外部编码纠错单元304的输入，外部编码纠错单元304的输出连接第二哈希处理模块400的输入。
纠错处理模块300首先使用重复码Repetition Code作为内部编码，即C(REP)，将码字的错误率降到相对低的水平，然后使用纠错能力比C(REP)强的BCH码作为外部编码，即C(BCH)，执行最后的纠错。假定RO-PUF响应的每个比特发生错误的概率是p，经过纠错处理模块300纠错处理的响应误码率不超过5％，而不经过纠错处理模块300纠错处理的响应，p会达到10％以上。
下面通过具体的测试对本实施例的高安全性可配置RO-PUF电路结构进行详细说明。
在该测试中，测试平台为Xilinx公司的Spartan系列FPGA板卡，测试语言使用Verilog HDL，为使每一级RO之间的结构保持一致性，将RO封装成硬宏，并在顶层模块中对测试电路进行实例化，测试步骤是FPGA板卡通电后，通过FPGA板卡上的按键进行测试，逻辑分析仪将指定引脚信号采集并在上位机上显示，采集到的数据通过上位机导出打印成.excel文件，并由MATLAB进行统计。
在测试结果中，可靠性和唯一性是RO-PUF的重要性能指标。RO-PUF可靠性测试是在变化的环境下，使用相同的激励对同一RO-PUF进行测试，采集变化环境中的响应与理想环境中的响应值进行比较并计算片内汉明距离，以此来判定RO-PUF可靠性。RO-PUF片内汉明距离值越接近0％，表明所设计的RO-PUF可靠性越高。影响RO-PUF可靠性的环境因素有温度、工作电压、磁场等，由于测试条件有限，磁场是难以掌控的因素，但在同一空间测试变化不会很大，故该测试是在不同的电压和温度下进行测试，电压值设置为0.8V、1.0V、1.2V、1.4V、1.6V、1.8V，温度值为20℃、30℃、40℃、50℃、60℃、70℃。同时与基本RO-PUF电路、传统可配置RO-PUF电路进行对比，其结果如图7所示，图7(a)表示电压对可靠性的影响，图7(b)表示温度对可靠性的影响。由图可知，在不同的电压和温度下，本发明的高安全性可配置RO-PUF电路结构的平均片内汉明距离为1.12％，可靠性为98.88％，几乎接近100％，说明本发明的高安全性可配置RO-PUF电路结构可靠性更高。
对RO-PUF的唯一性进行测试，一般是对具有相同RO-PUF结构的多个芯片输入激励，计算相同输入激励所产生的响应之间的片间汉明距离，距离值越接近50％，唯一性越高。测试环境(即电压值和温度值)与上述可靠性测试相同，在相同条件下本发明的高安全性可配置RO-PUF电路结构、基本RO-PUF电路、传统可配置RO-PUF电路的片间汉明距离的对比如图8所示，图8(a)表示电压对可靠性的影响，图8(b)表示温度对可靠性的影响。由图可知，在不同的电压和温度下，本发明的高安全性可配置RO-PUF电路结构的片间汉明距离平均值为49.14％，接近50％，与基本RO-PUF电路的47.59％和传统可配置RO-PUF电路的46.81％相比，本发明的高安全性可配置RO-PUF电路结构具有更强的唯一性。
通过上述方式，本发明的高安全性可配置RO-PUF电路结构利用轻量级SPONGENT哈希算法处理可配置RO-PUF电路的输入激励，将可配置RO-PUF电路与纠错处理以不可分割的方式进行物理绑定，防止攻击者通过获取CRPs建立模型攻击，纠错算法用于降低可配置RO-PUF电路的响应的误码率，经过纠错算法的可配置RO-PUF电路的响应再通过轻量级SPONGENT哈希算法处理，解除了输出与RO-PUF之间的物理关联，使得建模攻击更加困难，防止攻击者利用唯一标识符对用户私密信息的恶意跟踪，从而能够使激励与响应之间的映射方式更加复杂，防止攻击者通过获取CRPs建立攻击模型。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (3)

1.一种高安全性可配置RO-PUF电路结构，其特征在于，包括可配置RO-PUF电路、第一哈希处理模块、纠错处理模块和第二哈希处理模块；
所述第一哈希处理模块用于利用轻量级SPONGENT哈希算法对输入的预设个性参数和原始激励信号进行处理得到随机激励信号；
所述可配置RO-PUF电路用于接收所述随机激励信号，并产生激励响应信号；
所述纠错处理模块用于接收所述激励响应信号，采用重复码作为内部编码对所述激励响应信号进行纠错处理后，再采用BCH码作为外部编码对所述激励响应信号纠错处理得到纠错后的激励响应信号；
所述第二哈希处理模块用于接收所述纠错后的激励响应信号，并利用轻量级SPONGENT哈希算法对纠错后的激励响应信号进行处理得到最终激励信号。
2.根据权利要求1所述的高安全性可配置RO-PUF电路结构，其特征在于，所述可配置RO-PUF电路包括多个RO组、两个计数器和比较器，所述多个RO组的输出均连接两个计数器的输入，所述两个计数器的输出分别连接比较器的输入，每个RO组包括两条RO路径，每条RO路径上包括与门以及多个多路选择器和多个非门，所述与门连接一个多路选择器，多个多路选择器和多个非门交错依次连接，且最后一个为多路选择器，并且每个RO组的两条RO路径共用多路选择器，每条RO路径上的最后一个多路选择器的输出连接所述计数器的输入以及连接与门的一个输入，每条RO路径上的与门的另一个输入连接使能信号，所述比较器的输出为随机激励信号，每个RO组的多个多路选择器根据随机激励信号择一接收两条RO路径上的输出。
3.根据权利要求2所述的高安全性可配置RO-PUF电路结构，其特征在于，所述纠错处理模块包括内部编码纠错单元、第一校验矩阵单元、第一加法器单元、外部编码纠错单元、第二校验矩阵单元和第二加法器单元；
所述比较器的输出连接内部编码纠错单元的输入和第一校验矩阵单元的输入，第一校验矩阵单元的输出连接第一加法器单元的输入，第一加法器单元的输出连接内部编码纠错单元的输入，所述内部编码纠错单元的输出连接外部编码纠错单元的输入和第二校验矩阵单元的输入，第二校验矩阵单元的输出连接第二加法器单元的输入，第二加法器单元的输出连接外部编码纠错单元的输入，所述外部编码纠错单元的输出连接第二哈希处理模块的输入。
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