CN109167664B - 一种基于异或门的可重构环形振荡器puf电路 - Google Patents

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Abstract

本发明公开了一种基于异或门的可重构环形振荡器PUF电路，包括PUF延迟模块和末端控制模块，其中PUF延迟模块包括n个串联延迟单元，末端控制模块包括类延迟单元和反馈控制单元；所述每个延迟单元作为FPGA的一个CLB及均包含由异或门和选择单元组成且结构不同的两个Slice，其中异或门根据输入的激励信号进行连线或形成反相器，选择单元根据激励信号决定正跳变信号所输入的异或门并形成通路，及得到单个RO振荡环的输出信号；所述类延迟单元将其作为输入及输出整个RO振荡环的输出信号，反馈控制单元将其和反馈控制信号作为两个输入，处理获得和输出整个RO振荡环的输出信号。本发明具有简单易实现，可靠性、稳定性、随机性高，消耗资源少，激励响应对多等特点。

Description

一种基于异或门的可重构环形振荡器PUF电路
技术领域
本发明涉及一种基于异或门的可重构环形振荡器PUF电路，属于信息安全的技术领域。
背景技术
最近几年来，在国家的大力推动下，物联网技术、云技术、大数据技术发展迅速，数字化世界离我们越来越近。可以想象，在未来的数字化世界里，万物联通，大量的数据产生、传输、处理、应用。而整个庞大体系的基础就是数据的产生。成千上万的传感器在整个体系中扮演着“眼睛”的角色，它负责采集数据并对其进行加密后上传。由于其暴露在现实环境中，故可能遭遇各种挑战：周围环境恶劣，温度变化大，雨水等；各种物理攻击，尤其是针对存储在非易失性存储器中的密钥进行攻击；可利用资源有限，导致一些加密算法无法实现等。如何保证产生的数据安全、可靠、正确，是一个亟待解决的问题。
为了解决以上问题，近年来提出了物理不可克隆函数PUF。其工作原理与一次函数类似，当给PUF一个激励时，它就会产生一个唯一对应的响应，称之为激励-响应对。就像人类的指纹、瞳孔一样，PUF的激励-响应对就是每个芯片的唯一身份信息，它只受芯片的制造工艺影响，人为不可控制。故PUF具有唯一性、可靠性、不可预测、不可克隆等特点，这些特点足矣解决上文所述所有问题。根据这些特点，PUF可以被应用到系统认证、密钥生成等多个的领域，在硬件安全领域也具有极大的研究价值和广阔的应用前景。
PUF有“强PUF”(Strong PUF)和“弱PUF”(WeakPUF)之分。强PUF的激励-响应对数量庞大，致使攻击者在长时间内也无法读取所有激励-响应对。也是基于此点，强PUF不可预测，即使攻击者获得了大量激励-响应对，也无法建立一个有效的PUF模型。因此强PUF主要用于安全认证方面；相较于强PUF，弱PUF的响应输出数量与电路规模呈正比，容易实现但是安全性较低，主要用于密钥、ID等关键信息存储方面。
图1是一个完整的也是最早提出的RO PUF电路，如图所示，整个RO PUF电路包含N个RO振荡环，每个RO振荡环包含奇数个反相器，反相器个数由外部输入的激励位决定。当正跳变信号输入到每个RO振荡环的与门输入端时，RO振荡环开始振荡。为使计数器能够准确捕获到一对由MUX随机选择的ROs的频率差，往往会预先设置好时间。当时间到时，计数器停止计数，并比较两个计数器的值。若上方计数器的值大，则输出响应为1；若下方计数器的值大，则输出响应为0。然而此结构消耗资源过多，N个ROs只能得到N(N-1)/2bit的输出响应，不适合应用在资源紧凑的物联网传感器上。
为了得到位数更多、稳定性更好的输出响应，近年来涌现出许多实用性方法。如选择频率差最大的ROs进行比较，从而得到稳定的输出响应；多数投票选择机制，通过多次比较，选择出现概率最大的值作为输出响应；提出可重构RO PUF，通过配置单个RO来获得多种RO结构，进而提高RO PUF的输出响应位数，使其可以产生海量的激励-响应对。然而上述方法均存在容易消耗资源、随机性低、不易实现的缺陷。
发明内容
本发明所要解决的技术问题在于克服现有技术的不足，提供一种基于异或门的可重构环形振荡器PUF电路，解决如何在资源消耗相同的情况下获得更多、更稳定的激励-响应位的问题。通过将整个环形振荡器RO的输出反馈给输入，使环形振荡器能够稳定地振荡。
本发明具体采用以下技术方案解决上述技术问题：
一种基于异或门的可重构环形振荡器PUF电路，包括PUF延迟模块和末端控制模块，其中PUF延迟模块包括n个串联的延迟单元，所述末端控制模块包括类延迟单元和反馈控制单元；所述每个延迟单元作为FPGA的一个可配置逻辑模块及均包含由异或门和选择单元组成且结构不同的两个Slice，该两个Slice中异或门根据输入的激励信号进行连线或形成反相器，所述选择单元根据激励信号决定正跳变信号输入的异或门并形成通路，及由最后的Slice得到单个RO振荡环的输出信号；所述类延迟单元将单个RO振荡环的输出信号作为输入，及输出整个RO振荡环的输出信号；所述反馈控制单元将整个RO振荡环的输出信号和反馈控制信号作为两个输入，处理获得和输出整个RO振荡环的输出信号。
进一步地，作为本发明的一种优选技术方案：所述延迟单元的数量n个根据随机选择的两个RO振荡环的频率差决定。
进一步地，作为本发明的一种优选技术方案：所述延迟单元的数量n个取3。
进一步地，作为本发明的一种优选技术方案：所述延迟单元中每个Slice均包括四个异或门和三个选择单元，其中一个Slice的四个异或门的两个输入端分别连接正跳变信号和激励信号，及选择任意两两异或门的输出端连接至各选择单元的两个输入端，及各选择单元连接激励信号后输出端连接至另一个Slice中任一个异或门的一个输入端；所述另一个Slice中各异或门的另一个输入端连接激励信号，且分别选择两两异或门的输出端连接至两个选择单元的输入端，该两个选择单元分别连接激励信号后输出端连接至剩余一个选择单元的两个输入端，及剩余一个选择单元的输出端连接类延迟单元。
进一步地，作为本发明的一种优选技术方案：所述异或门形成反相器时，全部RO振荡环中反相器的数量为奇数个。
进一步地，作为本发明的一种优选技术方案：所述反馈控制单元采用与门。
本发明采用上述技术方案，能产生如下技术效果：
本发明提供的一种基于异或门的可重构环形振荡器PUF电路，通过配置单个RO振荡环，获得多种结构的RO，进而在资源消耗相同的情况下获得更多、更稳定的激励-响应位。因此，本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1、本发明所提出的基于异或门的可重构环形振荡器PUF电路，通过输入的激励位来配置每个Slice的XOR和MUX，使单个RO振荡环结构可以获得不同结构的RO，从而获得更多位数的响应位，与此同时也提高RO PUF的稳定性。
2、本发明所提出的基于异或门的可重构环形振荡器PUF电路，结构简单，易于实现，可靠性、稳定性、随机性高，消耗资源少，在消耗资源相同的情况下可以得到更多更稳定的响应位。
附图说明
图1是传统的一个完整的RO PUF电路示意图。
图2是本发明一种基于异或门的可重构环形振荡器PUF电路的电路示意图。
图3是本发明一种基于异或门的可重构环形振荡器PUF电路的延迟单元电路示意图。
图4是本发明一种基于异或门的可重构环形振荡器PUF电路的工作流程示意图。
具体实施方式
下面结合说明书附图对本发明的实施方式进行描述。
如图2所示，本发明提供一种基于异或门的可重构环形振荡器PUF电路，在XilinxArtix-7FPGA开发板上实现，包括PUF延迟模块和末端控制模块，其中PUF延迟模块包括n个串联的延迟单元，所述末端控制模块包括一个类延迟单元和一个反馈控制单元。
其中，PUF延迟模块包括n个串联的延迟单元，它们之间通过串联相关连接，n为整数。所述每个延迟单元作为FPGA的一个可配置逻辑模块CLB，及每个CLB均包含由异或门和选择单元组成且结构不同的两个Slice。并且每个Slice里的原件相同：4个异或门XOR、3个选择单元MUX。两个Slice之间的区别是它们之间的结构不同，即连线不同。两个Slice共同组成了一个整体作为PUF延迟单元。
所述延迟单元的具体结构如图3所示，包括两个Slice0和Slice1，其中两个Slice0和Slice1均包括四个异或门XOR和三个选择单元MUX。其中Slice0中四个异或门的两个输入端分别连接正跳变信号和激励信号，异或门根据输入的激励信号起反相器或进行连线作用，选择单元根据输入的激励信号决定正跳变信号输入上方连接的异或门形成通路还是输入下方连接的异或门形成通路，及在选择单元的输出端输出单个RO振荡环的输出信号。其具体连接为，所述Slice0的四个异或门的两个输入端分别连接正跳变信号和激励信号，及选择任意两两异或门的输出端连接至各选择单元的两个输入端，及各选择单元连接激励信号后输出端连接至Slice1中任一个异或门的一个输入端；所述Slice1中各异或门的另一个输入端连接激励信号，且分别选择两两异或门的输出端连接至两个选择单元的输入端，该两个选择单元分别连接激励信号后输出端连接至剩余一个选择单元的两个输入端，及剩余一个选择单元的输出端连接类延迟单元。
其中，所述每个异或门XOR有两个输入端口，一个用于输入新的正跳变信号，一个用于输入PUF的激励信号C[7:0]。当激励信号C[i]为0时，异或门XOR的作用相当于一根导线，可以起到连线的作用；当激励信号C[i]为1时，异或门XOR的作用相当于一个反相器，其i为0或4。
其中，所述选择单元根据输入的激励信号决定正跳变信号输入上方或下方连接的异或门形成通路，也就是所述每个选择单元MUX有两个输入端口，连接两个不同的异或门XOR，其作用是：当激励信号C[j]为1时，选择将正跳变信号输入位于上面的异或门XOR形成通路；当激励信号C[j]为0时，选择将正跳变信号输入位于下面的异或门XOR形成通路，其中j为1,2,3,5,6,7。
所述末端控制模块包含一个类延迟单元和一个反馈控制单元，所述类延迟单元与前面的延迟单元类似，包括两个Slice0和Slice1，其Slice0的结构与延迟单元中的Slice0的结构相同，但Slice1的结构有所不同。本发明的类延迟单元的Slice1仅包括3个异或门XOR和3个选择单元MUX，比延迟单元少了一个异或门XOR，其反馈控制单元采用与门AND。之所以这样设计，是因为每个RO都需要一个与门AND来控制反馈。所述Slice1中3个异或门XOR的一个输入端分别连接找表Slice0的3个选择单元MUX的输出端，及另一输入端分别连接激励信号，及选择3个异或门XOR中的两两的输出端连接两个选择单元的输入端，及两个选择单元的输入端还连接激励信号且输出端分别连接至剩余选择单元MUX的两个输入端，该剩余选择单元MUX的输出端连接与门AND的一个输入端。每个与门AND有两个输入端口，一个用于输入整个RO振荡环的输出信号，一个用于输入反馈控制信号Enable。当Enable＝0时，与门AND输出为0，RO振荡环停止工作；当Enable＝1时，与门AND相当于导线，输出整个RO振荡环的输出信号，从而使整个RO振荡环能够稳定的振荡。
另外为了提高资源的利用率，将除AND门以外的资源充分利用起来，从而使激励-相应对数量更多。所述类延迟单元将单个RO振荡环的输出信号作为输入，及输出整个RO振荡环的输出信号作为反馈控制单元的一个输入，且将反馈控制信号作为反馈控制单元的另一个输入，及反馈控制单元获得和输出RO振荡环的输出信号。
优选地，所述PUF延迟模块n的值由根据随机选择的两个RO振荡环的频率差决定，为使在设定时间内获取稳定的输出，n的值不宜过大也不宜过小，避免浪费硬件资源和浪费大量时间获取可被捕获的频率差，本发明n取3，加上末端控制模块，一个RO振荡环中最多可有7个反相器。且为保证整个RO振荡环能够稳定振荡，RO振荡环中的反相器个数必须为奇数个。本发明的在资源利用少的情况下可以产生数量极多的激励-响应对。
本发明的工作原理是：本发明的延迟单元以一个CLB为单位，FPGA的一个CLB包含两个Slice，每个Slice内部包含4个查找表LUT，将每个查找表LUT配置成XOR。所有的异或门XOR和选择单元MUX均由8位激励(Ci[7:0])控制，其中激励信号Ci[0]和Ci[4]分别控制Slice0和Slice1的4个异或门XOR：当Ci[0]或Ci[4]＝1时，异或门XOR起到反相器的作用；当Ci[0]或Ci[4]＝0时，异或门XOR起到连线的作用；Ci[3:1]和Ci[7:5]分别控制Slice0和Slice1的3个MUX，当对应的位为1时，选择上方路径；当对应的位为0时，选择下方路径。
末端控制单元是本发明的另一核心，主要目的是实现一个与门AND来控制反馈部分，将RO振荡环的输出反馈给输入，从而使RO振荡环能够稳定的振荡。另外，为了实现资源利用的最大化，同时产生更多的激励-响应位，本发明在实现与门AND的同时，将其余资源充分利用起来。通过Slice0的结构与前面的延迟单元的Slice0结构相同，将Slice1其余3个异或门XOR和3个连接单元MUX连接，至此，一个完整的RO振荡环构建完毕。为使其能够稳定振荡，每个RO振荡环中必须包含奇数个反相器，下面将分析每个RO振荡环可以多少具有不同结构的RO振荡环：
由于本发明以一个CLB也即以一个延迟单元为基本单元，故每个延迟单元具有8种双反相器结构或16种单反相器结构。最后的末端控制模块具有6种双反相器结构或12种单反相器结构。据此，若延迟单元中反相器的个数为7(n＝3)时，不同结构的RO有：
(C3 1*83)*12+(C3 1*16*82)*6＝24576种
若延迟单元中反相器的个数为5(n＝3)时，不同结构的RO有：
(C3 1*16*82)+(C3 1*82+C3 1*82*162)*12+(163+6*8*16)＝108288种
若延迟单元中反相器的个数为3(n＝3)时，不同结构的RO有：
(163+6*8*16)+(C3 2*162+C3 1*8)*12+C3 1*16*6＝14656种
若延迟单元中反相器的个数为1(n＝3)时，具有不同结构的RO有：
C3 1*16+12＝60种
四种结果相加得147580种，即本发明的基于异或门的可重构环形振荡器PUF电路的每个RO振荡环可获得147580种具有不同结构的RO，这比当前最新的研究成果40156种高出3.675倍。
如图4所示，本发明当PUF延迟模块输入正跳变信号时，电路加载输入的激励位，决定每个RO具体结构的同时，也使两个MUX随机选择一对RO振荡环。由于每个RO振荡环最多含有7个反相器，所以其振荡频率很高。为使计数器能够捕获到准确的延迟差，将其输出反馈到输入。如此在预先设置好的时间内经过多轮振荡，选择的一对振荡环RO之间的频率差逐渐扩大。待计数时间结束后，计数器停止计数，并比较上下两个计数器的计数值。若上方计数器的计数值大，则输出响应位为1；若下方计数器的计数值大，则输出响应位为0。
由于在FPGA中可以将整个环形振荡器定义为一个简单的hard-macro，因此可以非常简单的对此结构进行批量复制。由于每个环形振荡器的结构相同，所以它们的振荡频率仅有微小的差别。然而经过一段时间之后，它们振荡频率的差别会因为制造工艺的微小差别而越来越大，直至可以被计数器捕捉到。本发明提出的基于异或门的可重构环形振荡器PUF电路就是基于此点，通过比较两个相同RO之间的振荡频率得到最终的输出响应。
综上，本发明提出的基于异或门的可重构环形振荡器PUF电路具有简单易实现，可靠性、稳定性、随机性高，消耗资源少，激励-响应对多等特点。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (6)

1.一种基于异或门的可重构环形振荡器PUF电路，其特征在于，包括PUF延迟模块和末端控制模块，其中PUF延迟模块包括n个串联的延迟单元，所述末端控制模块包括类延迟单元和反馈控制单元；其中，每个延迟单元作为FPGA的一个可配置逻辑模块及均包含由异或门和选择单元组成且结构不同的两个Slice，该两个Slice中异或门根据输入的激励信号进行连线或形成反相器，所述选择单元根据激励信号决定正跳变信号所输入的异或门并形成通路，及由最后的Slice得到单个RO振荡环的输出信号；所述类延迟单元将单个RO振荡环的输出信号作为输入，及输出整个RO振荡环的输出信号；所述反馈控制单元将整个RO振荡环的输出信号和反馈控制信号作为两个输入，处理获得和输出整个RO振荡环的输出信号。
2.根据权利要求1所述基于异或门的可重构环形振荡器PUF电路，其特征在于：所述延迟单元的数量n个根据随机选择的两个RO振荡环的频率差决定。
3.根据权利要求1所述基于异或门的可重构环形振荡器PUF电路，其特征在于：所述延迟单元的数量n个取3。
4.根据权利要求1所述基于异或门的可重构环形振荡器PUF电路，其特征在于：所述延迟单元中每个Slice均包括四个异或门和三个选择单元，其中一个Slice的四个异或门的两个输入端分别连接正跳变信号和激励信号，及选择任意两两异或门的输出端连接至各选择单元的两个输入端，及各选择单元连接激励信号后输出端连接至另一个Slice中任一个异或门的一个输入端；所述另一个Slice中各异或门的另一个输入端连接激励信号，且分别选择两两异或门的输出端连接至两个选择单元的输入端，该两个选择单元分别连接激励信号后输出端连接至剩余一个选择单元的两个输入端，及剩余一个选择单元的输出端连接类延迟单元。
5.根据权利要求1所述基于异或门的可重构环形振荡器PUF电路，其特征在于：所述异或门形成反相器时，全部RO振荡环中反相器的数量为奇数个。
6.根据权利要求1所述基于异或门的可重构环形振荡器PUF电路，其特征在于：所述反馈控制单元采用与门。
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Title
A Highly Flexible Ring Oscillator PUF;Mingze Gao;《Design Automation Conference》;20140601;全文 *
环形振荡器物理不可克隆函数的比较策略及可重构研究;余益飞;《中国优秀硕士学位论文全文数据库 电子期刊》;20160216;第5章，图5.2，图5.3 *

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