KR20070001727A - 기준전압 발생회로 - Google Patents

기준전압 발생회로 Download PDF

Info

Publication number
KR20070001727A
KR20070001727A KR1020050057355A KR20050057355A KR20070001727A KR 20070001727 A KR20070001727 A KR 20070001727A KR 1020050057355 A KR1020050057355 A KR 1020050057355A KR 20050057355 A KR20050057355 A KR 20050057355A KR 20070001727 A KR20070001727 A KR 20070001727A
Authority
KR
South Korea
Prior art keywords
reference voltage
voltage
signal
node
response
Prior art date
Application number
KR1020050057355A
Other languages
English (en)
Other versions
KR100687875B1 (ko
Inventor
진승언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37588712&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20070001727(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050057355A priority Critical patent/KR100687875B1/ko
Priority to TW095100549A priority patent/TWI303758B/zh
Priority to US11/275,460 priority patent/US7279955B2/en
Publication of KR20070001727A publication Critical patent/KR20070001727A/ko
Application granted granted Critical
Publication of KR100687875B1 publication Critical patent/KR100687875B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

본 발명은 반도체 장치의 동작 모드에 따라 서로 다른 레벨의 기준전압을 출력하는 기준전압 발생회로에 있어서, 서로 다른 레벨의 제 1 초기 기준전압 및 제 2 초기 기준전압을 출력하는 제 1 기준전압 발생부와; 반도체 장치가 제 1 동작 모드에서 제 2 동작모드로 진입할 때 소정 제 1 시간동안 인에이블되는 제 1 제어신호에 응답하여 제 3 초기 기준전압을 출력하는 제 2 기준전압 발생부와; 상기 제 1 동작모드 동안에는 상기 제 2 초기 기준전압을 예비(preliminary) 기준전압으로서 출력하고, 제 1 동작 모드에서 제 2 동작모드로 진입할 경우 상기 제 1 시간동안에는 상기 제 1 초기 기준전압과 제 3 초기 기준전압에 의하여 동시에 구동된 전압을 상기 예비 기준전압으로서 출력하며, 상기 제 2 동작모드 진입 후 상기 제 1 시간이 경과한 후에는 상기 제 1 초기 기준전압을 예비 기준전압으로서 출력하는 먹스(Mux)부와; 상기 먹스부로부터의 예비 기준전압을 버퍼링하여 기준전압을 출력하는 버퍼부를 포함하여 구성되는 기준전압 발생회로에 관한 것이다.
기준전압 발생회로

Description

기준전압 발생회로{Reference Voltage Generating Circuit}
도 1은 종래 기술에 의한 기준전압 발생회로를 포함하는 내부전압 발생회로의 구성을 도시한 것이다.
도 2는 종래 기술에 의한 기준전압 발생회로에서 예비 기준전압을 버퍼링하는 버퍼부의 구성을 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 기준전압 발생회로의 구성 및 이를 이용한 내부전압 발생회로의 구성을 도시한 것이다.
도 4는 본 발명에 의한 일실시예에 따른 기준전압 발생회로에 사용되는 제 1 기준전압 발생부의 구성을 도시한 것이다.
도 5는 본 발명에 의한 일실시예에 따른 기준전압 발생회로에 사용되는 제 2 기준전압 발생부의 구성을 도시한 것이다.
도 6은 본 발명에 의한 일실시예에 따른 기준전압 발생회로에 사용되는 먹스부의 구성을 도시한 것이다.
도 7은 본 발명에 의한 일실시예에 따른 기준전압 발생회로에 사용되는 버퍼부의 구성을 도시한 것이다.
도 8은 본 발명에 의한 일실시예에 따른 기준전압 발생회로에 사용되는 신호 출력부의 구성을 도시한 것이다.
도 9는 본 발명에 의한 일실시예에 따른 기준전압 발생회로의 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 장치의 기준전압 발생회로에 관한 것으로, 더욱 구체적으로는 소정 동작 모드, 특히 셀프 리프레쉬(self refresh) 모드에서의 전류 저감을 위하여 액티브 모드에 비하여 셀프 리프레쉬 모드에서 내부전압의 레벨을 감소시켜 공급하는 반도체 장치에서, 상기 셀프 리프레쉬 모드 완료 후 내부전압 발생의 기준이 되는 기준전압의 레벨이 재빨리 액티브 모드 동작을 위한 정상 레벨로 복귀하도록 함으로써 반도체 장치로 하여금 정상적인 양호한 동작을 수행할 수 있도록 하는 기준전압 발생회로에 관한 것이다.
일반적으로, 반도체 장치, 특히 디램(DRAM) 반도체 장치는 내부전압을 생성하여 공급하는 내부전압 발생회로를 포함하고 있다. 여기서, 이 내부전압 발생회로는 내부전압 생성부와 기준전압 발생회로를 포함하고 있는데, 내부전압 발생회로의 내부전압 생성동작은 상기 내부전압 생성부가 기준전압 발생회로로부터 출력되는 기준전압을 기준으로 하여 내부전압을 생성함으로써 이루어진다. 즉, 반도체 장치 에서의 내부전압의 레벨은 기준전압 발생회로로부터 출력되는 기준전압의 레벨을 기준으로 하여 결정된다.
한편, 반도체 장치에 따라서는 전류소모를 감소시키기 위하여 동작 모드에 따라 다른 레벨의 내부전압을 공급하도록 하고 있다. 그 대표적인 것으로서, 반도체 장치에서 셀프 리프레쉬(self refresh) 모드일 때의 전류 저감을 위하여 액티브 모드에 비하여 셀프 리프레쉬 모드 하에서 내부전압의 레벨을 감소시켜 공급하도록 하는 것이 있다. 따라서, 이 경우 내부전압 발생부로부터 출력되는 내부전압의 레벨을 감소시키기 위하여, 셀프리프레쉬 모드에서는 기준전압 발생회로로부터 출력되는 기준전압의 레벨을 감소시켜 출력한다. 그리고, 셀프 리프레쉬 모드를 벗어나게 되면 기준전압의 레벨을 셀프 리프레쉬 모드 진입 이전의 수준으로 상승시켜 출력함으로써, 내부전압 발생부로부터 출력되는 내부전압의 레벨이 이전 수준을 회복할 수 있도록 한다.
도 1은 종래 기술에 의한 기준전압 발생회로를 포함하는 내부전압 발생회로의 구성을 도시한 것이고, 도 2는 종래 기술에 의한 기준전압 발생회로에서 예비 기준전압을 버퍼링하는 버퍼부의 구성을 도시한 것으로서, 이를 참조하여 종래 기준전압 발생회로의 문제점을 살펴본다.
도 1에 도시된 바와 같이, 종래 기술에 의한 기준전압 발생회로는 2개의 서로 다른 레벨의 초기 기준전압(VREF1, VREF2)을 출력하는 기준전압 발생부(110)와; 반도체 장치가 셀프 리프레쉬 모드인지 아닌지에 따라 서로 다른 레벨의 예비 기준전압(VREF)을 출력하는 먹스(MUX)부(120)와; 상기 예비 기준전압을 버퍼링하여 기 준전압(VREFC)을 출력하는 단위이득 버퍼(unit gain buffer, 130)를 포함하여 구성된다.
이와 같이 구성된 종래 기술에 의한 기준전압 발생회로의 동작을 설명한다.
우선, 기준전압 발생부(110)는 서로 다른 레벨의 2 개의 초기 기준전압, 즉 제 1 초기기준전압(VREF1)과 제 2 초기기준전압(VREF2)을 출력한다. 그러면, 먹스부(120)는 셀프 리프레쉬 모드에서의 전류 소모를 감소시키기 위하여, 액티브 모드에서의 초기기준전압(VREF1)보다 더 낮은 초기기준전압(VREF2)을 셀프 리프레쉬 모드 동안 출력한다. 즉, 먹스부(110)는 제어신호(SREFV)를 인가받아 반도체 장치가 셀프 리프레쉬 모드에 진입하기 이전 구간에서는 제 1 초기기준전압(VREF1)을 예비 기준전압(VREF)으로서 공급하며, 이후 반도체 장치가 셀프 리프레쉬 모드에 진입한 구간에서는 제 2 초기기준전압(VREF2)을 예비 기준전압(VREF)으로서 공급한다. 그리고, 이후 반도체 장치가 셀프 리프레쉬 모드를 벗어나는 구간에서는 다시 제 1 초기기준전압(VREF1)을 예비 기준전압(VREF)으로서 공급한다.
이어서, 단위이득버퍼(130)는 상기 예비 기준전압(VREF)을 입력받아 버퍼링하여 기준전압(VREFC)을 출력한다. 여기서, 단위이득버퍼(130)는 예비 기준전압(VREF)과 동일한 레벨의 기준전압(VREFC)을 출력하되 기준전압(VREFC)의 출력 구동력을 높이기 위하여 사용된다. 이를 자세히 살펴 보면, 도 2에 도시된 바와 같이, VBIAS의 전압을 인가받아 NMOS(N13)가 턴-온된 상태에서, 만약 기준전압(VREFC)이 예비 기준전압(VREF)보다 더 낮으면, NMOS(N11)가 턴-온되므로 노드(A)는 풀-다운 구동된다. 이에 따라, PMOS(P12)가 턴-온되고 노드(B)는 풀-업 구동되어 전위가 상 승한다. 반면, 만약 기준전압(VREFC)이 예비 기준전압(VREF)보다 더 높으면, NMOS(N12)가 턴-온되므로 노드(B)의 전위는 하강 한다. 이와 같이, 단위이득버퍼(130)는 상기와 같은 동작을 반복함으로써 기준전압(VREFC)을 예비기준전압(VREF)와 동일한 레벨로 유지시켜 출력함과 아울러 그 구동력을 증가시킴으로써, 버퍼로서의 역할을 수행한다.
그런데, 종래 기준전압 발생회로는 상기에서 셀프 리프레쉬 모드를 벗어나 액티브 모드로 넘어가는 시점에서, 기준전압(VREFC)이 이전 수준으로 복귀함에 있어 과다한 시간이 소모됨으로 인하여 반도체 장치가 정상적인 동작을 수행함에 지장이 생기는 문제점이 있었다. 즉, 셀프리프레쉬 모드에서 액티브 모드로 진입할 때, 종래 기준전압 발생회로에서는 먹스부(120)로부터 출력되는 예비 기준전압(VREF)의 레벨을 VREF2의 수준에서 VREF1의 수준으로 회복시킴에 있어 그 구동력이 약하여 재빠른 레벨 회복이 되지 못하였을 뿐만 아니라, 단위이득버퍼의 동작 지연에 따라 예비기준전압의 버퍼링에 의한 기준전압의 레벨 전환이 재빨리 이루어지지 아니하는 문제점이 있었다. 그리고, 이러한 기준전압의 레벨 회복 지연은 내부전압의 레벨을 원래 수준으로 복구하는데 상당히 긴 시간이 소요되게 함으로써, 반도체 장치의 동작 오류가 발생하게 하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소정 동작 모드, 특히 셀프 리프레쉬 모드에서의 전류 저감을 위하여 액티브 모드에 비하여 셀프 리프레쉬 모 드에서 내부전압의 레벨을 감소시켜 공급하는 반도체 장치에서, 상기 셀프 리프레쉬 모드 완료 후 내부전압 발생의 기준이 되는 기준전압의 레벨이 재빨리 액티브 동작을 위한 정상 레벨로 복귀하도록 함으로써 반도체 장치로 하여금 정상적인 양호한 동작을 수행할 수 있도록 하는 기준전압 발생회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 장치의 동작 모드에 따라 서로 다른 레벨의 기준전압을 출력하는 기준전압 발생회로에 있어서, 서로 다른 레벨의 제 1 초기 기준전압 및 제 2 초기 기준전압을 출력하는 제 1 기준전압 발생부와; 반도체 장치가 제 1 동작 모드에서 제 2 동작모드로 진입할 때 소정 제 1 시간동안 인에이블되는 제 1 제어신호에 응답하여 제 3 초기 기준전압을 출력하는 제 2 기준전압 발생부와; 상기 제 1 동작모드 동안에는 상기 제 2 초기 기준전압을 예비 기준전압으로서 출력하고, 제 1 동작 모드에서 제 2 동작모드로 진입할 경우 상기 제 1 시간동안에는 상기 제 1 초기 기준전압과 제 3 초기 기준전압에 의하여 동시에 구동된 전압을 상기 예비 기준전압으로서 출력하며, 상기 제 2 동작모드 진입 후 상기 제 1 시간이 경과한 후에는 상기 제 1 초기 기준전압을 예비 기준전압으로서 출력하는 먹스(Mux)부와; 상기 먹스부로부터의 예비 기준전압을 버퍼링하여 기준전압을 출력하는 버퍼부를 포함하여 구성되는 기준전압 발생회로를 제공한다.
본 발명에서, 상기 버퍼부는 상기 예비 기준전압을 단위 이득만큼 버퍼링하 여 상기 기준전압을 출력하는 단위 이득 버퍼와; 상기 제 1 동작 모드에서 제 2 동작모드로 진입 후 상기 제 1 시간동안 인에이블되어 상기 예비 기준전압을 차동 증폭하여 상기 기준전압을 출력하는 차동버퍼(differential buffer)를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 차동버퍼는 상기 기준전압을 상기 예비 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭부와; 상기 기준 전압이 상기 예비 기준전압보다 낮아지면 상기 기준전압의 레벨을 상기 예비 기준전압 레벨까지 상승시키는 제 1 풀-업 수단과; 상기 제 1 동작 모드에서 제 2 동작모드로 진입 후 상기 제 1 시간동안 인에이블되는 상기 제 1 제어신호에 응답하여 상기 제 1 전류미러형 증폭부를 온-오프 제어하는 제 1 스위칭 수단을 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 스위칭 수단은 상기 제 1 전류 미러형 증폭부와 접지단 간에 설치되는 것이 바람직하다.
본 발명에서, 상기 제 1 전류 미러형 증폭부는 상기 예비 기준전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과; 상기 기준전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과; 상기 제 2 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 2 풀-업수단과; 상기 제 2 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 3 풀-업수단을 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-업수단은 상기 제 1 노드로부터의 신호에 응답하 여 동작하는 PMOS소자인 것이 바람직하다.
본 발명에서, 상기 단위 이득 버퍼는 접지단과 제 3 노드 간에 설치되는 제 2 스위칭 수단과; 상기 예비 기준전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 4 노드 간에 설치되는 제 3 풀-다운 수단과; 상기 기준전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 5 노드 간에 설치되는 제 4 풀-다운 수단과; 상기 제 4 노드의 전압에 응답하여 동작하고, 상기 제 4 노드와 외부전압단 간에 설치되는 제 4 풀-업수단과; 상기 제 4 노드의 전압에 응답하여 동작하고, 상기 제 5 노드와 외부전압단 간에 설치되는 제 5 풀-업수단을 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 먹스부는 상기 제 1 제어신호에 응답하여 상기 제 3 초기 기준전압을 출력하는 제 1 스위치를 포함하는 것이 바람직하다.
본 발명에서, 상기 먹스부는 상기 제 1 동작모드 중 인에이블되어 상기 제 2 동작 모드 진입시 디스에이블되는 제 2 제어신호에 응답하여 상기 제 2 초기 기준전압을 출력하는 제 2 스위치와, 상기 제 2 제어신호의 반전신호에 응답하여 상기 제 1 초기 기준전압을 출력하는 제 3 스위치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 제어신호는 셀프 리프레쉬 모드 동안 인에이블되어 액티브 모드 진입시 디스에이블되는 셀프 리프레쉬 신호인 것이 바람직하다.
본 발명에서, 상기 제 1 기준전압 발생부는 소정 제 1 전압신호를 소정 제 2 전압신호와 비교증폭하여 출력하는 제 2 전류미러형 증폭부와; 상기 제 1 전압신호의 레벨이 상기 제 2 전압신호의 레벨보다 낮아지면 상기 제 1 전압신호의 레벨을 상기 제 2 전압신호의 레벨까지 상승시키는 제 6 풀-업수단과; 상기 제 1 전압신호를 전압 분배하여 상기 제 1 초기 기준전압과 제 2 초기 기준전압을 출력하는 제 1 전압분배부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 2 기준전압 발생부는 소정 제 3 전압신호를 소정 제 4 전압신호와 비교증폭하여 출력하는 제 3 전류미러형 증폭부와; 상기 제 3 전압신호의 레벨이 상기 제 4 전압신호의 레벨보다 낮아지면 상기 제 3 전압신호의 레벨을 상기 제 4 전압신호의 레벨까지 상승시키는 제 7 풀-업 수단과; 상기 제 1 동작 모드에서 제 2 동작모드로 진입 후 상기 제 1 시간동안 인에이블되는 상기 제 1 제어신호에 응답하여 상기 제 3 전류미러형 증폭부를 온-오프 제어하는 제 3 스위칭 수단을 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 2 기준전압 발생부는 상기 제 3 전압신호를 전압분배하여 상기 제 3 초기 기준전압을 출력하는 제 2 전압분배부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 3 스위칭 수단은 상기 제 3 전류 미러형 증폭부와 접지단 간에 설치되는 것이 바람직하다.
본 발명에서, 상기 제 3 전류 미러형 증폭부는 상기 제 4 전압신호에 응답하여 동작하고, 상기 제 3 스위칭 수단과 제 6 노드 간에 설치되는 제 5 풀-다운 수단과; 상기 제 3 전압신호에 응답하여 동작하고, 상기 제 3 스위칭 수단과 제 7 노드 간에 설치되는 제 6 풀-다운 수단과; 상기 제 7 노드의 전압에 응답하여 동작하고, 상기 제 6 노드와 외부전압단 간에 설치되는 제 8 풀-업수단과; 상기 제 7 노 드의 전압에 응답하여 동작하고, 상기 제 7 노드와 외부전압단 간에 설치되는 제 9 풀-업수단을 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 7 풀-업수단은 상기 제 6 노드로부터의 신호에 응답하여 동작하는 PMOS소자인 것이 바람직하다.
본 발명에서, 상기 제 1 초기기준전압은 상기 제 2 초기 기준전압보다 더 높은 것이 바람직하다.
본 발명에서, 상기 제 3 초기 기준전압은 상기 제 1 초기 기준전압과 동일한 것이 바람직하다.
본 발명에서, 상기 제 1 동작모드는 셀프 리프레쉬 모드인 것이 바람직하다.
본 발명에서, 상기 제 2 동작모드는 액티브 동작 모드인 것이 바람직하다.
본 발명에서, 상기 제 1 동작 모드 중 인에이블되어 상기 제 1 동작 모드의 완료와 함께 디스에이블되는 제 3 제어신호에 응답하여 상기 제 1 제어신호를 출력하는 신호 출력부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 신호출력부는 상기 제 3 제어신호를 소정시간 지연시켜 출력하는 지연부와, 상기 지연부로부터의 신호를 버퍼링하는 버퍼수단과, 상기 제 3 제어신호 및 상기 버퍼수단으로부터의 신호를 논리연산하여 출력하는 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 버퍼수단은 반전 버퍼링을 수행하는 인버터인 것이 바람직하다.
본 발명에서, 상기 논리부는 부정논리합 연산을 수행하는 노어게이트인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
이하에서는 셀프 리프레쉬 모드 동안 상대적으로 낮은 레벨의 내부전압을 공급하는 반도체 장치에 대하여 주로 설명되고 있으나, 본 발명은 이러한 경우뿐만 아니라 전류 소모의 감소 등을 위하여 동작 모드별로 서로 다른 레벨의 내부전압을 공급하도록 설계된 어떠한 반도체 장치에도 적용될 수 있다.
도 3은 본 발명에 의한 일 실시예에 따른 기준전압 발생회로의 구성 및 이를 이용한 내부전압 발생회로의 구성을 도시한 것이고, 도 4 내지 도 8은 각각 본 실시예에 따른 기준전압 발생회로에 사용되는 제 1 기준전압 발생부, 제 2 기준전압 발생부, 먹스부, 버퍼부 및 신호출력부의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 실시예에 따른 기준전압 발생회로는 반도체 장치의 동작 모드에 따라 서로 다른 레벨의 기준전압을 출력하는 기준전압 발생회로로서, 서로 다른 레벨의 제 1 초기 기준전압(VREF1) 및 제 2 초기 기준전압(VREF2)을 출력하는 제 1 기준전압 발생부(210)와; 반도체 장치가 셀프리프레쉬 모드에서 액티브 모드로 진입할 때 소정 제 1 시간동안 인에이블되는 제어신호(SREFP)에 응 답하여 제 3 초기 기준전압(VREF3)을 출력하는 제 2 기준전압 발생부(220)와; 상기 셀프 리프레쉬 모드 동안에는 상기 제 2 초기 기준전압(VREF2)을 예비 기준전압(VREF)으로서 출력하고, 셀프리프레쉬 모드에서 액티브 모드로 진입할 경우 상기 제 1 시간동안에는 상기 제 1 초기 기준전압(VREF1)과 제 3 초기 기준전압(VREF3)에 의하여 동시에 구동된 전압을 상기 예비 기준전압(VREF)으로서 출력하며, 상기 액티브 모드 진입 후 상기 제 1 시간이 경과한 후에는 제 1 초기 기준전압(VREF1)을 예비 기준전압(VREF)으로서 출력하는 먹스부(230)와; 먹스부(230)로부터의 예비 기준전압(VREF)을 버퍼링하여 기준전압(VREFC)을 출력하는 버퍼부(240)를 포함하여 구성된다.
상기에서, 버퍼부(240)는 예비 기준전압(VREF)을 단위 이득만큼 버퍼링하여 상기 기준전압(VREFC)을 출력하는 단위 이득 버퍼(241)와; 셀프리프레쉬 모드에서 액티브 모드로 진입 후 상기 제 1 시간동안 인에이블되어 예비 기준전압(VREF)을 차동 증폭하여 상기 기준전압(VREFC)을 출력하는 차동버퍼(242)를 포함하여 구성된다.
도 7에 도시된 바와 같이, 상기 차동버퍼(242)는 기준전압(VREFC)을 예비 기준전압(VREF)과 비교증폭하여 출력하는 제 1 전류미러형 증폭부(245)와; 기준 전압(VREFC)이 상기 예비 기준전압(VREF)보다 낮아지면 상기 기준전압(VREFC)의 레벨을 상기 예비 기준전압 레벨(VREF)까지 상승시키는 PMOS(P53)와; 상기 셀프 리프레쉬 모드에서 액티브 모드로 진입 후 상기 제 1 시간동안 인에이블되는 제어신호(SREFP)에 응답하여 제 1 전류미러형 증폭부(245)를 온-오프 제어하는 NMOS(N53)를 포함하여 구성된다. 제 1 전류 미러형 증폭부(245)는 예비 기준전압(VREF)에 응답하여 동작하고, NMOS(N53)와 노드(C) 간에 설치되는 NMOS(N51)와; 기준전압(VREFC)에 응답하여 동작하고, NMOS(N53)와 노드(D) 간에 설치되는 NMOS(N52)와; 노드(D)의 전압에 응답하여 동작하고, 노드(C)와 외부전압단(VDD) 간에 설치되는 PMOS(P51)와; 노드(D)의 전압에 응답하여 동작하고, 노드(D)와 외부전압단(VDD) 간에 설치되는 PMOS(P52)를 포함하여 구성된다.
도 7에서, 단위 이득 버퍼(241)는 접지단(VSS)과 노드(E) 간에 설치되는 NMOS(N43)와; 예비 기준전압(VREF)에 응답하여 동작하고, NMOS(N43)와 노드(F) 간에 설치되는 NMOS(N41)와; 기준전압(VREFC)에 응답하여 동작하고, NMOS(N43)와 노드(G) 간에 설치되는 NMOS(N42)와; 노드(F)의 전압에 응답하여 동작하고, 노드(F)와 외부전압단(VDD) 간에 설치되는 PMOS(P41)와; 노드(F)의 전압에 응답하여 동작하고, 노드(G)와 외부전압단(VDD) 간에 설치되는 PMOS(P42)를 포함하여 구성된다.
도 6에 도시된 바와 같이, 먹스부(230)는 제어신호(SREFP)에 응답하여 상기 제 3 초기 기준전압(VREF3)을 출력하는 NMOS(N63)를 포함하고; 셀프 리프레쉬 모드 중 인에이블되어 액티브 모드 진입시 디스에이블되는 제어신호(SREFV)에 응답하여 상기 제 2 초기 기준전압(VREF2)을 출력하는 NMOS(N62)와, 제어신호(SREFV)의 반전신호에 응답하여 제 1 초기 기준전압(VREF1)을 출력하는 NMOS(N61)를 포함한다.
도 4에 도시된 바와 같이, 제 1 기준전압 발생부(210)는 전압신호(VR)를 전압신호(VR0)와 비교증폭하여 출력하는 제 2 전류미러형 증폭부(215)와; 전압신호(VR)의 레벨이 전압신호(VR0)의 레벨보다 낮아지면 전압신호(VR)의 레벨을 전압신 호(VR0)의 레벨까지 상승시키는 PMOS(P23)와; 전압신호(VR)를 전압 분배하여 제 1 초기 기준전압(VREF1)과 제 2 초기 기준전압(VREF2)을 출력하는 제 1 전압분배부(216)를 포함하여 구성된다.
도 5에 도시된 바와 같이, 제 2 기준전압 발생부(220)는 전압신호(VR)를 전압신호(VR0)와 비교증폭하여 출력하는 제 3 전류미러형 증폭부(225)와; 전압신호(VR)의 레벨이 전압신호(VR0)의 레벨보다 낮아지면 전압신호(VR)의 레벨을 전압신호(VR0)의 레벨까지 상승시키는 PMOS(P33)와; 셀프 리프레쉬 모드에서 액티브 모드로 진입 후 상기 제 1 시간동안 인에이블되는 제어신호(SREFP)에 응답하여 제 3 전류미러형 증폭부(225)를 온-오프 제어하는 NMOS(N33)를 포함하고, 전압신호(VR)를 전압분배하여 상기 제 3 초기 기준전압(VREF3)을 출력하는 제 2 전압분배부(226)를 더 포함한다.
상기에서, 제 1 초기기준전압(VREF1)은 제 2 초기 기준전압(VREF2)보다 더 높으며, 제 3 초기 기준전압(VREF3)은 상기 제 1 초기 기준전압(VREF1)과 동일한 것을 특징으로 한다.
도 8에 도시된 바와 같이, 본 실시예에 따른 기준전압 발생회로는 셀프 리프레쉬 모드 중 인에이블되어 상기 셀프리프레쉬 모드의 완료와 함께 디스에이블되는 제어신호(SREF)에 응답하여 제어신호(SREFP)를 출력하는 신호 출력부(261)를 더 포함한다. 상기 신호출력부(260)는 제어신호(SREF)를 소정시간 지연시켜 출력하는 지연부(261)와, 상기 지연부(261)로부터의 신호를 반전버퍼링하는 인버터(IV61)와, 제어신호(SREF) 및 인버터(IV61)로부터의 신호를 부정논리합연산하여 출력하는 노 어게이트(NR61)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 9를 참조하여 구체적으로 설명하되, 반도체 장치가 셀프 리프레쉬 모드에 진입하기 이전 구간(X), 셀프 리프레쉬 모드 구간(Y) 및 셀프 리프레쉬 모드를 벗어난 이후의 구간(Z)으로 나누어 설명한다.
먼저, 반도체 장치가 셀프 리프레쉬 모드에 진입하기 이전 구간(X)에 대해서 살펴 보면, 이 구간(X)에서는 제어신호(SREFV)는 로우레벨의 상태에 있다. 따라서, 먹스부(230)는 상대적으로 높은 레벨(VREF1)의 예비 기준전압(VREF)을 출력하며, 그 동작을 구체적으로 살펴 보면 다음과 같다. 여기서, 제어신호(SREFV)는 셀프 리프레쉬 모드 진입시 하이레벨로 인에이블되고 셀프리프레쉬 모드를 벗어날 때 로우레벨로 디스에이블되는 신호이다.
도 4에서, 제 2 전류미러형 증폭부(215)와 PMOS(P23)는 전압신호(VR)를 소정의 전압신호(VR0)와 비교증폭하여 출력한다. 이를 자세히 살펴 보면, VBIAS의 전압을 인가받아 NMOS(N23)가 턴-온된 상태에서, 만약 전압(VR)이 전압(VR0)보다 더 낮으면, NMOS(N21)가 턴-온되므로 노드(H)는 풀-다운 구동된다. 이에 따라, PMOS(P23)가 턴-온되고 노드(J)는 풀-업 구동되어 전위가 상승한다. 반면, 만약 전압(VR)이 전압(VR0)보다 더 높으면, NMOS(N22)가 턴-온되므로 노드(I)가 풀-다운 구동된다. 그리고, 노드(I)로부터 로우레벨의 신호를 게이트로 인가받는 PMOS(P21)가 턴-온되므로, 노드(H)는 하이레벨로 풀-업구동된다. 이에 따라, PMOS(P23)는 턴 -오프되고 노드(J)는 전위가 하강한다. 이와 같이, 제 2 전류미러형 증폭부(215)와 PMOS(P23)는 상기와 같은 동작을 반복함으로써 전압신호(VR)를 일정한 수준으로 유지시켜 제 1 전압 분배부(216)로 공급한다.
제 1 전압분배부(216)는 저항(R21), 저항(R22) 및 저항(R23)에 의하여 상기 전압신호(VR)를 두 개의 전압 레벨인 제 1 초기 기준전압(VREF1)과 제 2 초기 기준전압(VREF2)으로 분배하여 출력한다. 여기서, 전압분배의 결과, 제 1 초기 기준전압(VREF1)은 제 2 초기 기준전압(VREF2)보다 더 높아진다.
한편, 제 2 기준전압 발생부(220)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프 상태에 있다. 즉, 도 8에서 셀프 리프레쉬 모드 진입전 구간(X)에서 제어신호(SREF)는 로우레벨의 상태로 디스에이블되어 있고 노어게이트(NR61)로는 로우레벨의 신호와 하이레벨의 신호가 각각 입력되므로, 제어신호(SREFP)는 로우레벨이 된다. 따라서, 도 5에서, 제 2 기준전압 발생부(220)는 로우레벨의 제어신호(SREFP)를 NMOS(N33)로 인가받아 턴-오프 상태에 있다. 여기서, 제어신호(SREF)는 셀프 리프레쉬 모드 진입시 하이레벨로 인에이블되고 셀프리프레쉬 모드를 벗어날 때 로우레벨로 디스에이블되는 신호이다.
이어서, 도 6의 먹스부(230)는 반도체 장치의 동작 모드에 따라 상기 제 1 초기 기준전압(VREF1)과 제 2 초기기준전압(VREF2)을 구별하여 출력한다. 우선, 반도체 장치가 셀프 리프레쉬 모드에 진입하기 이전에는, 제어신호(SREFV)는 로우레벨로 디스에이블되고 이에 응답하여 NMOS(N61)가 턴-온되므로, 예비 기준전압(VREF)으로는 도 9에 도시된 바와 같이 상대적으로 더 높은 제 1 초기 기준전압 (VREF1)이 출력된다. 이 때, NMOS(N63)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프 상태에 있다.
이어서, 버퍼부(240)는 VREF1 레벨의 예비 기준전압(VREF)을 버퍼링하여 기준전압(VREFC)을 출력한다. 이를 자세히 살펴 보면, 먼저 단위이득버퍼(241)는 도 7에 도시된 바와 같이, 상기 예비 기준전압(VREF)을 입력받아 버퍼링하여 기준전압(VREFC)을 출력한다. 여기서, 단위이득버퍼(241)는 VREF1의 전압레벨의 기준전압(VREFC)을 높은 구동력으로 버퍼링하여 출력한다. 즉, 도 7에 도시된 바와 같이, VBIAS의 전압을 인가받아 NMOS(N43)가 턴-온된 상태에서, 만약 기준전압(VREFC)이 예비 기준전압(VREF)보다 더 낮으면, NMOS(N41)가 턴-온되므로 노드(F)는 풀-다운 구동된다. 이에 따라, PMOS(P42)가 턴-온되고 노드(G)는 풀-업 구동되어 전위가 상승한다. 반면, 만약 기준전압(VREFC)이 예비 기준전압(VREF)보다 더 높으면, NMOS(N42)가 턴-온되므로 노드(G)의 전위는 하강 한다. 이와 같이, 단위이득버퍼(241)는 상기와 같은 동작을 반복함으로써 기준전압(VREFC)을 예비기준전압(VREF)과 동일한 VREF1의 레벨로 유지시켜 출력함과 아울러 그 구동력을 증가시킴으로써, 단위이득버퍼로서의 역할을 수행한다.
그리고, 차동버퍼(242)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프 상태에 있다. 즉, 도 7에서 NMOS(N53)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프되므로, 차동버퍼(242)는 턴-오프 상태에 있게 된다.
이와 같이, 반도체 장치가 셀프리프레쉬 모드에 진입하기 이전에는 본 실시예에 따른 기준전압 발생회로는 상대적으로 높은 VREF1 레벨의 기준전압(VREFC)를 출력하여 내부전압 발생부(250)로 공급한다.
이어서, 반도체 장치가 셀프 리프레쉬 모드에 진입한 구간(Y)에 대해서 살펴 본다. 이 구간(Y)에서는 제어신호(SREF)와 제어신호(SREFV)는 하이레벨의 상태에 있다. 따라서, 먹스부(230)는 상대적으로 낮은 레벨(VREF2)의 예비 기준전압(VREF)을 출력하며, 그 동작을 구체적으로 살펴 보면 다음과 같다.
상기에서 살펴 본 바와 같이, 도 4에서, 제 2 전류미러형 증폭부(215)와 PMOS(P23)는 전압신호(VR)를 소정의 전압신호(VR0)와 비교증폭하여 출력한다. 그리고, 제 1 전압분배부(216)는 저항(R21), 저항(R22) 및 저항(R23)에 의하여 상기 전압신호(VR)를 두 개의 전압 레벨인 제 1 초기 기준전압(VREF1)과 제 2 초기 기준전압(VREF2)으로 분배하여 출력한다.
한편, 제 2 기준전압 발생부(220)는 로우레벨의 제어신호(SREFP)를 인가받아 여전히 턴-오프상태를 유지한다. 즉, 도 8에서 셀프 리프레쉬 모드 구간(Y)에서는 제어신호(SREF)는 하이레벨로 인에이블되어 노어게이트(NR61)에 입력되므로, 제어신호(SREFP)는 여전히 로우레벨이 된다. 따라서, 제 2 기준전압 발생부(220)는 로우레벨의 제어신호(SREFP)를 NMOS(N33)로 인가받아 턴-오프 상태에 있다.
이어서, 도 6의 먹스부(230)는 셀프 리프레쉬 모드 구간(Y) 동안에는 제 2 초기기준전압(VREF2)을 예비 기준전압(VREF)으로서 출력한다. 즉, 반도체 장치가 셀프 리프레쉬 모드에 진입하면, 제어신호(SREFV)는 하이레벨로 인에이블되고 이에 응답하여 NMOS(N62)는 턴-온되고 NMOS(N61)는 턴-오프되므로, 예비 기준전압(VREF) 으로는 상대적으로 더 낮은 제 2 초기기준전압(VREF2)이 출력된다. 그리고, NMOS(N63)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프 상태에 있다.
이어서, 버퍼부(240)는 VREF2 레벨의 예비 기준전압(VREF)을 버퍼링하여 기준전압(VREF)으로서 출력한다. 먼저 단위이득버퍼(241)는 상기 구간(X)에 대해서 설명했던 것과 동일한 동작 원리에 의하여 상기 예비 기준전압(VREF)을 버퍼링하여 VREF2의 전압레벨의 기준전압(VREFC)을 높은 구동력으로 버퍼링하여 출력한다. 그리고, 차동버퍼(242)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프 상태에 있다. 즉, 도 7에서 NMOS(N53)는 로우레벨의 제어신호(SREFP)를 인가받아 턴-오프되므로, 차동버퍼(242)는 턴-오프 상태에 있게 된다.
이와 같이, 셀프리프레쉬 모드 구간(Y) 동안에는 본 실시예에 따른 기준전압 발생회로는 상대적으로 낮은 VREF2 레벨의 기준전압(VREFC)를 출력하여 내부전압 발생부(250)로 공급한다.
다음으로, 반도체 장치가 셀프 리프레쉬 모드에서 벗어나는 구간(Z)에 대해서 살펴 보면, 이 구간(Z)으로 진입하면 제어신호(SREF)와 제어신호(SREFV)는 로우레벨로 천이된다. 이에 따라, 먹스부(230)는 상대적으로 높은 레벨(VREF1)의 예비 기준전압(VREF)을 출력하며, 그 동작을 구체적으로 살펴 보면 다음과 같다.
상기에서 살펴 본 바와 같이, 도 4에서, 제 2 전류미러형 증폭부(215)와 PMOS(P23)는 전압신호(VR)를 소정의 전압신호(VR0)와 비교증폭하여 출력한다. 그리고, 제 1 전압분배부(216)는 저항(R21), 저항(R22) 및 저항(R23)에 의하여 상기 전 압신호(VR)를 두 개의 전압 레벨인 제 1 초기 기준전압(VREF1)과 제 2 초기 기준전압(VREF2)으로 분배하여 출력한다.
한편, 제 2 기준전압 발생부(220)는 소정시간 동안 하이레벨의 상태를 유지하는 제어신호(SREFP)를 인가받아 턴-온된다. 즉, 도 8에서 셀프 리프레쉬 모드를 완료한 이후의 구간(Z)에서 제어신호(SREF)는 하이레벨에서 로우레벨로 디스에이블되고 노어게이트(NR61)의 일측단으로는 즉시 로우레벨의 신호가 입력된다. 반면, 노어게이트(NR61)의 타측단으로는 지연부(261)에 의한 지연시간이 경과하기 전까지는 이전 상태의 신호인 로우레벨의 신호가 계속하여 입력된다. 따라서, 상기 지연시간이 경과하기 이전에는 노어게이트(NR61)의 양측단으로 입력되는 신호가 모두 로우레벨이므로, 제어신호(SREFP)는 하이레벨이 된다. 그리고, 이후 상기 지연시간이 경과하면, 인버터(IV61)로부터 출력되는 신호는 하이레벨로 천이되므로, 노어게이트(NR61)로부터 출력되는 제어신호(SRERP)는 로우레벨로 다시 천이된다. 결국, 반도체 장치가 셀프리프레쉬 모드를 벗어나면, 신호출력부(260)로부터 출력되는 제어신호(SREFP)는 상기 지연부에 의한 지연시간 동안 하이레벨로 인에이블된 후 로우레벨로 디스에이블된다.
그리고, 제 2 기준전압 발생부(220)는 상기 제어신호(SREFP)가 하이레벨로 인에이블되는 상기 구간동안 턴-온되어 제 3 기초기준전압(VREF3)를 출력한다. 이를 자세히 살펴 보면 다음과 같다.
제 3 전류미러형 증폭부(225)와 PMOS(P33)는 전압신호(VR)를 소정의 전압신호(VR0)와 비교증폭하여 출력한다. 즉, 하이레벨인 제어신호(SREFP)의 전압을 인가 받아 NMOS(N33)가 턴-온된 상태에서, 만약 전압(VR)이 전압(VR0)보다 더 낮으면, NMOS(N31)가 턴-온되므로 노드(K)는 풀-다운 구동된다. 이에 따라, PMOS(P33)가 턴-온되고 노드(M)는 풀-업 구동되어 전위가 상승한다. 반면, 만약 전압(VR)이 전압(VR0)보다 더 높으면, NMOS(N32)가 턴-온되므로 노드(L)가 풀-다운 구동된다. 그리고, 노드(L)로부터 로우레벨의 신호를 게이트로 인가받는 PMOS(P31)가 턴-온되므로, 노드(K)는 하이레벨로 풀-업구동된다. 이에 따라, PMOS(P33)는 턴-오프되고 노드(M)는 전위가 하강한다. 이와 같이, 제 3 전류미러형 증폭부(225)와 PMOS(P33)는 상기와 같은 동작을 반복함으로써 전압신호(VR)를 일정한 수준으로 유지시켜 제 2 전압 분배부(226)로 공급한다.
제 2 전압분배부(226)는 저항(R31)와 저항(R32)에 의하여 상기 전압신호(VR)를 분배하여 제 3 초기 기준전압(VREF3)을 출력한다. 본 실시예에서는, 저항(R31)와 저항(R32)의 저항치를 적절히 조절하여 상기 제 3 초기 기준전압(VREF3)이 제 1 초기 기준전압(VREF1)과 동일 레벨이 되도록 한다.
이어서, 도 6의 먹스부(230)는 상기 제 1 초기 기준전압(VREF1)과 제 3 초기기준전압(VREF2)에 의해 동시에 구동된 전압을 예비 기준전압(VREF)으로서 출력한다. 즉, 반도체 장치가 셀프 리프레쉬 모드를 벗어나면, 제어신호(SREFV)는 로우레벨로 디스에이블되고 이에 응답하여 NMOS(N61)는 턴-온되고 NMOS(N62)는 턴-오프되므로, 상대적으로 더 높은 제 1 초기 기준전압(VREF1)이 노드(N)로 출력된다. 그리고, 제어신호(SREFP)는 상기 지연시간 동안 하이레벨로 인에이블되고 이에 응답하여 NMOS(N63)가 턴-온되므로, 제 3 초기 기준전압(VREF3)도 노드(N)로 출력된다. 이와 같이, 노드(N)는 제 1 기준전압 발생부(210)로부터의 제 1 초기 기준전압(VREF1)에 의하여 구동될 뿐만 아니라, 제 2 기준전압 발생부(220)로부터의 제 3 초기 기준전압(VREF3)에 의해서도 구동되므로, 셀프 리프레쉬 모드 완료 후 상기 지연시간 동안 먹스부(230)로부터 출력되는 예비기준전압(VREF)은 높은 구동력으로 공급되게 된다. 따라서, 본 실시예에 따르면, 상기 예비 기준전압(VREF)는 빠른 속도로 제 2 초기기준전압(VREF2) 레벨에서 제 1 초기기준전압(VREF1)으로 천이되게 되며, 이에 영향을 받는 기준전압(VREFC)도 빠른 속도로 VREF2레벨에서 VREF1레벨로 천이할 수 있게 된다.
마지막으로, 버퍼부(240)는 상기 예비 기준전압(VREF)을 버퍼링하여 기준전압(VREFC)으로서 출력한다. 이를 자세히 살펴 보면, 도 7에서, 먼저 단위이득버퍼(241)는 상기 구간(X)에 대해서 설명했던 것과 동일한 동작 원리에 의하여 상기 예비 기준전압(VREF)을 버퍼링하여 높은 구동력으로 VREF1의 전압레벨의 기준전압(VREFC)을 출력한다.
그리고, 도 7에서, 차동버퍼(242)는 하이레벨의 제어신호(SREFP)를 인가받아 턴-온되어 기준전압(VREFC)을 출력한다. 그 동작을 보다 자세히 설명한다. 하이레벨의 제어신호(SREFP)를 인가받아 NMOS(N53)가 턴-온된 상태에서, 만약 기준전압(VREFC)이 예비 기준전압(VREF)보다 더 낮으면, NMOS(N51)가 턴-온되므로 노드(C)는 풀-다운 구동된다. 이에 따라, PMOS(P53)가 턴-온되고 기준전압(VREFC)의 출력단은 풀-업 구동되어 전위가 상승한다. 반면, 만약 기준전압(VREFC)이 예비 기준전압(VREF)보다 더 높으면, NMOS(N52)가 턴-온되므로 노드(D)가 풀-다운 구동된다. 그리고, 노드(D)로부터 로우레벨의 신호를 게이트로 인가받는 PMOS(P51)가 턴-온되므로, 노드(C)는 하이레벨로 풀-업구동된다. 이에 따라, PMOS(P53)는 턴-오프되고 기준전압(VREFC)의 출력단의 전위가 하강한다. 이와 같이, 제 1 전류미러형 증폭부(245)와 PMOS(P53)는 상기와 같은 동작을 반복함으로써 일정한 수준의 기준전압(VREFC)을 출력한다.
이와 같이, 셀프리프레쉬 모드 완료 후 상기 지연시간 동안에는 단위이득버퍼(241)뿐만 아니라 차동버퍼(242)도 VREF1 레벨의 기준전압(VREFC)을 출력한다. 따라서, 본 실시예에 따르면, 단위이득버퍼(241)에 의한 버퍼링 및 구동력을 차동버퍼(242)에 의하여 보강하여 기준전압(VREFC)을 도 9에 도시된 바와 같이 빨리 증가시킬 수 있으므로, 종래 기술에 있어 단위이득버퍼의 동작 지연에 의하여 기준전압의 레벨 상승이 지연되는 것을 방지할 수 있고 반도체 장치의 내부전압의 레벨 천이가 빨리 이루어지도록 할 수 있다.
마지막으로, 셀프리프레쉬 모드 완료 후 상기 지연시간이 경과한 후에는, 제어신호(SREFP)가 로우레벨로 디스에이블되어 제 2 기준전압 발생부(220) 및 차동버퍼(242)가 턴-오프되므로, 본 실시예에 따른 기준전압 발생회로는 상기 셀프리프레쉬 모드 이전 구간(X)과 동일한 동작에 의하여 제 1 초기기준전압(VREF1)에 의한 기준전압(VREFC)을 출력한다.
이상의 내용을 정리하면, 본 발명에 따른 기준전압 발생회로는 예비 기준전 압 발생을 위한 별도의 기준전압 발생 발생부를 추가하여 예비 기준전압의 레벨이 빨리 VREF2레벨에서 VREF1레벨로 천이할 수 있도록 구동력을 증가시킴과 아울러, 상기 예비 기준전압을 버퍼링하여 기준전압을 출력하는 차동버퍼를 추가하여 기준전압의 레벨을 상승시키기 위한 구동력도 증가시킴으로써, 셀프 리프레쉬 모드 완료 후 내부전압 발생을 위한 기준전압의 레벨이 재빨리 액티브 모드 동작을 위한 정상 레벨로 복귀하도록 할 수 있다.
이상에서 설명한 본 발명에 의한 기준전압 발생회로는 임의의 특정 동작모드에서의 전류 소모를 감소시키기 위하여, 상기 특정 모드에서 공급되는 내부전압의 레벨이 다른 동작 모드보다 더 낮도록 설계된 모든 반도체 장치에 적용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 기준전압 발생회로는 소정 동작 모드, 특히 셀프 리프레쉬 모드에서의 전류 저감을 위하여 액티브 모드에 비하여 셀프 리프레쉬 모드에서 내부전압의 레벨을 감소시켜 공급하는 반도체 장치에서, 예비 기준전압 발생을 위한 별도의 기준전압 발생부를 추가함과 아울러 상기 예비 기준전압을 버퍼링하여 기준전압을 출력하는 차동버퍼를 추가함으로써, 셀프 리프레쉬 모드 완료 후 내부전압 발생을 위한 기준전압의 레벨이 재빨리 액티브 모드 동작을 위한 정상 레벨로 복귀하도록 할 수 있고 반도체 장치로 하여금 정상적인 양호한 동작을 수행할 수 있도록 하는 효과가 있다.

Claims (25)

  1. 반도체 장치의 동작 모드에 따라 서로 다른 레벨의 기준전압을 출력하는 기준전압 발생회로에 있어서,
    서로 다른 레벨의 제 1 초기 기준전압 및 제 2 초기 기준전압을 출력하는 제 1 기준전압 발생부와;
    반도체 장치가 제 1 동작 모드에서 제 2 동작모드로 진입할 때 소정 제 1 시간동안 인에이블되는 제 1 제어신호에 응답하여 제 3 초기 기준전압을 출력하는 제 2 기준전압 발생부와;
    상기 제 1 동작모드 동안에는 상기 제 2 초기 기준전압을 예비 기준전압으로서 출력하고, 제 1 동작 모드에서 제 2 동작모드로 진입할 경우 상기 제 1 시간동안에는 상기 제 1 초기 기준전압과 제 3 초기 기준전압에 의하여 동시에 구동된 전압을 상기 예비 기준전압으로서 출력하는 먹스(Mux)부와;
    상기 먹스부로부터의 예비 기준전압을 버퍼링하여 기준전압을 출력하는 버퍼부를 포함하여 구성되는 기준전압 발생회로.
  2. 제 1항에 있어서,
    상기 먹스부는 상기 제 2 동작모드 진입 후 상기 제 1 시간이 경과한 후에는 상기 제 1 초기 기준전압을 예비 기준전압으로서 출력하는 기준전압 발생회로.
  3. 제 1 항에 있어서,
    상기 버퍼부는
    상기 예비 기준전압을 단위 이득만큼 버퍼링하여 상기 기준전압을 출력하는 단위 이득 버퍼와;
    상기 제 1 동작 모드에서 제 2 동작모드로 진입 후 상기 제 1 시간동안 인에이블되어 상기 예비 기준전압을 차동 증폭하여 상기 기준전압을 출력하는 차동버퍼를 포함하여 구성되는 기준전압 발생회로.
  4. 제 3항에 있어서,
    상기 차동버퍼는
    상기 기준전압을 상기 예비 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭부와;
    상기 기준 전압이 상기 예비 기준전압보다 낮아지면 상기 기준전압의 레벨을 상기 예비 기준전압 레벨까지 상승시키는 제 1 풀-업 수단과;
    상기 제 1 동작 모드에서 제 2 동작모드로 진입 후 상기 제 1 시간동안 인에이블되는 상기 제 1 제어신호에 응답하여 상기 제 1 전류미러형 증폭부를 온-오프 제어하는 제 1 스위칭 수단을 포함하여 구성되는 기준전압 발생회로.
  5. 제 4항에 있어서,
    상기 제 1 스위칭 수단은 상기 제 1 전류 미러형 증폭부와 접지단 간에 설치되는 기준전압 발생회로.
  6. 제 4항에 있어서,
    상기 제 1 전류 미러형 증폭부는
    상기 예비 기준전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 1 노드 간에 설치되는 제 1 풀-다운 수단과;
    상기 기준전압에 응답하여 동작하고, 상기 제 1 스위칭 수단과 제 2 노드 간에 설치되는 제 2 풀-다운 수단과;
    상기 제 2 노드의 전압에 응답하여 동작하고, 상기 제 1 노드와 외부전압단 간에 설치되는 제 2 풀-업수단과;
    상기 제 2 노드의 전압에 응답하여 동작하고, 상기 제 2노드와 외부전압단 간에 설치되는 제 3 풀-업수단을 포함하여 구성되는 반도체 장치의 내부전압 발생회로.
  7. 제 6항에 있어서,
    상기 제 1 풀-업수단은 상기 제 1 노드로부터의 신호에 응답하여 동작하는 PMOS소자인 기준전압 발생회로.
  8. 제 3항에 있어서,
    상기 단위 이득 버퍼는
    접지단과 제 3 노드 간에 설치되는 제 2 스위칭 수단과;
    상기 예비 기준전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 4 노드 간에 설치되는 제 3 풀-다운 수단과;
    상기 기준전압에 응답하여 동작하고, 상기 제 2 스위칭 수단과 제 5 노드 간에 설치되는 제 4 풀-다운 수단과;
    상기 제 4 노드의 전압에 응답하여 동작하고, 상기 제 4 노드와 외부전압단 간에 설치되는 제 4 풀-업수단과;
    상기 제 4 노드의 전압에 응답하여 동작하고, 상기 제 5 노드와 외부전압단 간에 설치되는 제 5 풀-업수단을 포함하여 구성되는 기준전압 발생회로.
  9. 제 1 항에 있어서,
    상기 먹스부는 상기 제 1 제어신호에 응답하여 상기 제 3 초기 기준전압을 출력하는 제 1 스위치를 포함하는 기준전압 발생회로.
  10. 제 9항에 있어서,
    상기 먹스부는
    상기 제 1 동작모드 중 인에이블되어 상기 제 2 동작 모드 진입시 디스에이블되는 제 2 제어신호에 응답하여 상기 제 2 초기 기준전압을 출력하는 제 2 스위치와,
    상기 제 2 제어신호의 반전신호에 응답하여 상기 제 1 초기 기준전압을 출력하는 제 3 스위치를 더 포함하는 기준전압 발생회로.
  11. 제 10항에 있어서,
    상기 제 2 제어신호는 셀프 리프레쉬 모드 동안 인에이블되어 액티브 모드 진입시 디스에이블되는 셀프 리프레쉬 신호인 기준전압 발생회로.
  12. 제 1 항에 있어서,
    상기 제 1 기준전압 발생부는
    소정 제 1 전압신호를 소정 제 2 전압신호와 비교증폭하여 출력하는 제 2 전 류미러형 증폭부와;
    상기 제 1 전압신호의 레벨이 상기 제 2 전압신호의 레벨보다 낮아지면 상기 제 1 전압신호의 레벨을 상기 제 2 전압신호의 레벨까지 상승시키는 제 6 풀-업수단과;
    상기 제 1 전압신호를 전압 분배하여 상기 제 1 초기 기준전압과 제 2 초기 기준전압을 출력하는 제 1 전압분배부를 포함하여 구성되는 기준전압 발생회로.
  13. 제 1 항에 있어서,
    상기 제 2 기준전압 발생부는
    소정 제 3 전압신호를 소정 제 4 전압신호와 비교증폭하여 출력하는 제 3 전류미러형 증폭부와;
    상기 제 3 전압신호의 레벨이 상기 제 4 전압신호의 레벨보다 낮아지면 상기 제 3 전압신호의 레벨을 상기 제 4 전압신호의 레벨까지 상승시키는 제 7 풀-업 수단과;
    상기 제 1 동작 모드에서 제 2 동작모드로 진입 후 상기 제 1 시간동안 인에이블되는 상기 제 1 제어신호에 응답하여 상기 제 3 전류미러형 증폭부를 온-오프 제어하는 제 3 스위칭 수단을 포함하여 구성되는 기준전압 발생회로.
  14. 제 13항에 있어서,
    상기 제 2 기준전압 발생부는
    상기 제 3 전압신호를 전압분배하여 상기 제 3 초기 기준전압을 출력하는 제 2 전압분배부를 더 포함하는 기준전압 발생회로.
  15. 제 13항에 있어서,
    상기 제 3 스위칭 수단은 상기 제 3 전류 미러형 증폭부와 접지단 간에 설치되는 기준전압 발생회로.
  16. 제 13항에 있어서,
    상기 제 3 전류 미러형 증폭부는
    상기 제 4 전압신호에 응답하여 동작하고, 상기 제 3 스위칭 수단과 제 6 노드 간에 설치되는 제 5 풀-다운 수단과;
    상기 제 3 전압신호에 응답하여 동작하고, 상기 제 3 스위칭 수단과 제 7 노드 간에 설치되는 제 6 풀-다운 수단과;
    상기 제 7 노드의 전압에 응답하여 동작하고, 상기 제 6 노드와 외부전압단 간에 설치되는 제 8 풀-업수단과;
    상기 제 7 노드의 전압에 응답하여 동작하고, 상기 제 7 노드와 외부전압단 간에 설치되는 제 9 풀-업수단을 포함하여 구성되는 기준전압 발생회로.
  17. 제 16항에 있어서,
    상기 제 7 풀-업수단은 상기 제 6 노드로부터의 신호에 응답하여 동작하는 PMOS소자인 기준전압 발생회로.
  18. 제 1 항에 있어서,
    상기 제 1 초기기준전압은 상기 제 2 초기 기준전압보다 더 높은 기준전압 발생회로.
  19. 제 1항에 있어서,
    상기 제 3 초기 기준전압은 상기 제 1 초기 기준전압과 동일한 기준전압 발생회로.
  20. 제 1항에 있어서,
    상기 제 1 동작모드는 셀프 리프레쉬 모드인 기준전압 발생회로.
  21. 제 20항에 있어서,
    상기 제 2 동작모드는 액티브 동작 모드인 기준전압 발생회로.
  22. 제 1 항에 있어서,
    상기 제 1 동작 모드 중 인에이블되어 상기 제 1 동작 모드의 완료와 함께 디스에이블되는 제 3 제어신호에 응답하여 상기 제 1 제어신호를 출력하는 신호 출력부를 더 포함하는 기준전압 발생회로.
  23. 제 22항에 있어서,
    상기 신호출력부는
    상기 제 3 제어신호를 소정시간 지연시켜 출력하는 지연부와,
    상기 지연부로부터의 신호를 버퍼링하는 버퍼수단과,
    상기 제 3 제어신호 및 상기 버퍼수단으로부터의 신호를 논리연산하여 출력하는 논리부를 포함하여 구성되는 기준전압 발생회로.
  24. 제 23항에 있어서,
    상기 버퍼수단은 반전 버퍼링을 수행하는 인버터인 기준전압 발생회로.
  25. 제 23항에 있어서,
    상기 논리부는 부정논리합 연산을 수행하는 노어게이트인 기준전압 발생회로.
KR1020050057355A 2005-06-29 2005-06-29 기준전압 발생회로 KR100687875B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050057355A KR100687875B1 (ko) 2005-06-29 2005-06-29 기준전압 발생회로
TW095100549A TWI303758B (en) 2005-06-29 2006-01-06 Reference voltage generating circuit
US11/275,460 US7279955B2 (en) 2005-06-29 2006-01-06 Reference voltage generating circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050057355A KR100687875B1 (ko) 2005-06-29 2005-06-29 기준전압 발생회로

Publications (2)

Publication Number Publication Date
KR20070001727A true KR20070001727A (ko) 2007-01-04
KR100687875B1 KR100687875B1 (ko) 2007-02-27

Family

ID=37588712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050057355A KR100687875B1 (ko) 2005-06-29 2005-06-29 기준전압 발생회로

Country Status (3)

Country Link
US (1) US7279955B2 (ko)
KR (1) KR100687875B1 (ko)
TW (1) TWI303758B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313019B2 (en) * 2004-12-21 2007-12-25 Intel Corporation Step voltage generation
KR100721197B1 (ko) * 2005-06-29 2007-05-23 주식회사 하이닉스반도체 반도체 장치의 내부전압 발생회로
KR20130072085A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 집적회로의 기준전압 발생회로
US10585672B2 (en) 2016-04-14 2020-03-10 International Business Machines Corporation Memory device command-address-control calibration
KR102487430B1 (ko) * 2018-05-10 2023-01-11 에스케이하이닉스 주식회사 기준전압 생성 회로, 이를 이용하는 버퍼, 반도체 장치 및 반도체 시스템
US12033683B2 (en) * 2021-05-07 2024-07-09 Rambus Inc. Methods and circuits for power management of a memory module

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319960B2 (ja) 1996-10-17 2002-09-03 富士通株式会社 半導体装置
US6040718A (en) * 1997-12-15 2000-03-21 National Semiconductor Corporation Median reference voltage selection circuit
KR19990081305A (ko) 1998-04-28 1999-11-15 윤종용 기준 전압 발생회로
US6226213B1 (en) * 2000-01-31 2001-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell array to generate the reference current for sense amplifier
US6952376B2 (en) * 2003-12-22 2005-10-04 Intel Corporation Method and apparatus to generate a reference value in a memory array

Also Published As

Publication number Publication date
TW200700954A (en) 2007-01-01
TWI303758B (en) 2008-12-01
US20070001750A1 (en) 2007-01-04
US7279955B2 (en) 2007-10-09
KR100687875B1 (ko) 2007-02-27

Similar Documents

Publication Publication Date Title
KR100721197B1 (ko) 반도체 장치의 내부전압 발생회로
TWI486739B (zh) 訊號產生電路
US8476930B2 (en) Level shifter with embedded logic and low minimum voltage
JP3076300B2 (ja) 出力バッファ回路
US20060017496A1 (en) Step-down power supply
US20050242862A1 (en) MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop
KR100687875B1 (ko) 기준전압 발생회로
US20060091938A1 (en) Internal voltage generator of semiconductor memory device
JPH05290581A (ja) プレチャージ用出力ドライバ回路
JP2015076655A (ja) 半導体装置
US9350351B2 (en) Signal driver circuit having adjustable output voltage for a high logic level output signal
KR100818703B1 (ko) 전압 펌핑장치
JPH07154233A (ja) レベルシフターとそれを適用した半導体メモリ装置並びにデータ出力バッファー
TW583681B (en) Voltage generator for semiconductor memory device
US6920068B2 (en) Semiconductor memory device with modified global input/output scheme
KR20210149818A (ko) 비교기 저전력 응답
US10152253B2 (en) Data back-up in an asynchronous circuit
KR100361656B1 (ko) 반도체 메모리 장치의 고전압 발생회로
US6462613B1 (en) Power controlled input receiver
US20090201063A1 (en) Dynamic semiconductor device
KR100935729B1 (ko) 센스앰프 오버드라이빙 전압 공급 장치
KR100295807B1 (ko) 다이나믹씨모오스회로
KR100557937B1 (ko) 바운싱 노이즈 영향이 적은 입력 버퍼 회로
KR100365942B1 (ko) 데이타출력버퍼
JPH11251894A (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120127

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee