KR20010061498A - 네가티브 차지 펌프 회로 - Google Patents

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KR20010061498A
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박종섭
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Abstract

본 발명은 네가티브 차지 펌프 회로에 관한 것으로, 네가티브 펌핑 전압을 다이오드의 접속 수가 다른 다수의 다이오드 체인에 의해 시간 지연과 전위가 각각 다른 신호를 출력하고, 상기 각각의 다이오드 체인의 출력 신호를 센스 증폭기에서 기준 전압과 비교하고 그 결과에 따라 발생된 신호를 멀티플렉서에서 논리 조합하며, 상기 멀티 플렉서에서 발생된 신호에 따라 오실레이터 블록에서 주기가 다른 신호를 순차적으로 출력하여 오실레이션 신호를 생성함으로써 펌프 회로의 출력 레벨을 일정하게 유지할 수 있으며, 전체 전류 소모를 줄일 수 있으므로 소자의 동작 신뢰성을 향상시킬 수 있는 네가티브 차지 펌프에 관한 것이다.

Description

네가티브 차지 펌프 회로{Negative charge pump circuit}
본 발명은 네가티브 차지 펌프 회로에 관한 것으로, 특히 최종 출력 레벨을 유지하면서도 전체적인 전류 소모를 감소시킬 수 있는 네가티브 차지 펌프 회로에 관한 것이다.
종래의 네가티브 차지 펌프 회로는 일정한 주기를 갖는 오실레이터를 사용함으로써 그 주기가 빠르면 출력 신호의 하강 시간(falling time)이 빠른 반면, 전체적인 전류 소모가 증가하게 된다. 반대로 주기가 느려지게 되면 전체적인 전류 소모를 줄일 수 있지만 하강 시간이 느려지고 최종 출력 레벨이 낮아지게 된다. 그러므로 소자 동작의 신뢰성을 저하시킨다.
따라서, 본 발명은 최종 출력 레벨을 유지할 수 있고 전체 전류 소모도 줄일 수 있는 네가티브 차지 펌프 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 인에이블 신호와 제 2 오실레이션 신호에 따라 네가티브 펌핑 전압을 출력하기 위한 펌프 회로와, 상기 인에이블 신호에 따라 기준 전압을 발생시키기 위한 기준 전압 발생기와, 상기 기준 전압의 출력 단자와 상기 네가티브 펌핑 전압의 출력 단자 사이에 접속되어 상기 네가티브 펌핑 전압에 따라 소정의 시간 지연과 각각 다른 전위의 제 1 내지 제 3 제어 신호를 출력하기 위한 제 1 내지 제 3 다이오드 체인과, 상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호를 출력하기 위한 센스 증폭기 블록과, 상기 제 4 내지 제 6 제어 신호를 조합하여 제 7 내지 제 10 제어 신호를 출력하기 위한 멀티플렉서와, 상기 인에이블 신호에 따라 제 1 오실레이션 신호를 출력하고, 상기 제 7 내지 제 10 제어 신호에 따라 상기 제 1 오실레이션 신호와 상기 제 1 오실레이션 신호의 주기를 변화시킨 신호를 순차적으로 출력하여 주기가 변하는 제 2 오실레이션 신호를 출력하여 상기 펌프 회로로 피드백시키기 위한 오실레이터 블록을 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 네가티브 차지 펌프 회로의 구성도.
도 2는 도 1의 센스 증폭기의 블록도.
도 3은 도 1의 멀티플렉서의 블록도.
도 4는 도 1의 오실레이터 블록의 구성도.
도 5는 본 발명에 따른 네가티브 차지 펌프 회로의 출력 파형도.
도 6은 제 7 내지 제 10 제어 신호와 오실레이션 신호의 관계를 도시한 그래프.
도 7 및 도 8은 본 발명에 따른 네가티브 차지 펌프 회로 및 종래의 차지 펌프 회로의 전류 소비량을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 : 펌프 회로 20 : 기준 전압 발생기
30 : 제 1 다이오드 체인 40 : 제 2 다이오드 체인
50 : 제 3 다이오드 체인 60 : 센스 증폭기 블록
70 : 멀티 플렉서 80 : 오실레이터 블록
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 네가티브 차지 펌프 회로의 구성도이다.
펌프 회로(10)는 인에이블 신호(EN)와 오실레이터 블록(80)에서 발생된 제 2 오실레이션 신호(oscillation)(POSC)에 따라 네가티브 펌핑 전압(VEEI)을 출력한다. 기준 전압 발생기(20)는 인에이블 신호(EN)를 입력하여 기준 전압(Vref)을 발생한다. 각각 다른 수의 다이오드로 구성된 제 1 내지 제 3 다이오드 체인(30 내지50)은 기준 전압(Vref)의 출력 단자와 네가티브 펌핑 전압(VEEI)의 출력 단자 사이에 접속되어 시간적인 지연을 갖으며 접속된 다이오드의 수에 따라 각기 다른 전위를 갖는 제 1 내지 3 제어 신호(S1 내지 S3)를 출력한다. 센스 증폭기 블록(60)은 인에이블 신호(EN)에 따라 제 1 내지 제 3 제어 신호(N1 내지 N3)와 기준 전압(Vref)을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호(S4 내지 S6)를 출력한다. 멀티플렉서(70)는 제 4 내지 제 6 제어 신호(S4 내지 S6)를 입력하고 이를 노리 조합하여 제 7 내지 제 10 제어 신호(S7 내지 S10)를 출력한다. 오실레이터 블록(80)은 인에이블 신호(EN)와 제 7 내지 제 10 제어 신호(S7 내지 S10), 그리고 제 1 오실레이션 신호(OSC)를 입력하여 제 2 오실레이션 신호(POSC)를 출력하고, 제 2 오실레이션 신호(POSC)는 펌프 회로(10)에 피드백된다.
상기와 같이 구성되는 본 발명에 따른 네가티브 차지 펌프 회로의 구동 방법을 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
인에이블 신호(EN)에 의해 각 블록이 동작되는데, 이때 오실레이터 블록(80)에서 발생된 임의의 주기를 갖는 제 2 오실레이션 신호(POSC)가 펌프 회로(10)에 인가되어 펌핑을 시작하게 된다. 한편, 인에이블 신호(EN)에 따라 기준 전압 발생기(20)에서 기준 전압(Vref)를 출력한다. 펌프 회로(10)의 출력인 네가티브 펌핑 전압(VEEI)이 어느 정도의 레벨로 하강하게 되면 각기 다른 수의 다이오드로 구성되어 기준 전압(Vref)의 출력 단자와 네가티브 펌핑 전압(VEEI)의 출력 단자 사이에 접속된 제 1 내지 제 3 다이오드 체인(30 내지 50)에 의해 소정 시간 지연되고,접속된 다이오드의 수에 따라 각기 다른 전위를 갖는 제 1 내지 제 3 제어 신호(S1 내지 S3)가 발생된다. 인에이블 신호(EN)에 따라 제 1 내지 제 3 제어 신호(S1 내지 S3) 각각을 기준 전압(Vref)과 비교하는 센스 증폭기 블록(60)에 의해 제 4 내지 제 6 제어 신호(S4 내지 S6)가 출력되고, 제 4 내지 제 6 제어 신호(S4 내지 S6)에 따라 멀티플렉서(70)에서 제 7 내지 제 10 제어 신호(S7 내지 S10)가 출력된다. 그런데, 도 5에 도시된 바와 같이 네가티브 펌핑 전압(VEEI)이 일정한 전위로 하강하기 전, 즉 t1 시간 이전에는 제 7 제어 신호(S7)는 하이 상태이고 제 8 내지 제 10 제어 신호(S8 내지 S10)는 로우 상태를 유지한다. 네가티브 펌핑 전압(VEEI)이 하강하여 제 1 제어 신호(S1)가 기준 전압(Vref) 이상의 전위를 갖게 되어 하이 상태로 천이하는 t1 시간 이후에 센스 증폭기 블록(60)과 멀티플렉서(70)의 동작에 의해 제 7 제어 신호(S7)는 하이 상태에서 로우 상태로 천이되고 제 8 제어 신호(S8)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 9 및 제 10 제어 신호(S9 및 S10)는 로우 상태를 유지한다. 다음 t2 시간 이후에 제 8 제어 신호(S8)는 하이 상태에서 로우 상태로 천이되고, 제 9 제어 신호(S9)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 7 및 제 10 제어 신호(S7 및 S10)는 로우 상태로 유지된다. 마찬가지로 t3 시간 이후에 제 9 제어 신호(S9)는 하이 상태에서 로우 상태로 천이되고, 제 10 제어 신호(S10)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 7 및 제 8 제어 신호(S7 및 S8)는 로우 상태로 유지된다. 이와 같이 순차적으로 인가되는 제 7 내지 제 10 제어 신호(S7 내지 S10)에 의해 오실레이터 블록(80)의 동작은 제어된다.
그럼 상기와 같이 구동되는 본 발명에 따른 네가티브 차지 펌프 회로의 구동 방법을 각 블록별로 상세히 설명하면 다음과 같다.
도 2는 도 1의 센스 증폭기 블록의 구성도이다. 도시된 바와 같이 센스 증폭기 블록(60)은 제 1 내지 제 3 센스 증폭기(61 내지 63)로 구성되며, 각 센스 증폭기(61 내지 63)는 비반전 단자로 기준 전압(Vref)이 입력되고, 반전 단자로 제 1 내지 제 3 제어 신호(S1 내지 S3)가 입력된다. 제 1 내지 제 3 센스 증폭기(61 내지 63)는 제 1 내지 제 3 제어 신호(S1 내지 S3)와 기준 전압(Vref)을 각각 비교하고, 그 결과에 따라 제 4 내지 제 6 제어 신호(S4 내지 S6)를 각각 출력한다.
도 3은 도 1의 멀티플렉서의 구성도이다.
제 4 내지 제 6 제어 신호(S4 내지 S6)는 제 1 내지 제 3 인버터(I11 내지 I13)에 의해 각각 반전된다(S4b 내지 S6b). 제 1 NAND 게이트(71)는 반전된 제 4 내지 제 6 제어 신호(S4b 내지 S6b)를 논리 조합하여 출력하고, 그 출력 신호는 제 4 인버터(I14)에 의해 반전되어 제 7 제어 신호(S7)가 된다. 제 2 NAND 게이트(72)는 제 4 제어 신호(S4), 반전된 제 5 제어 신호(S5b) 및 반전된 제 6 제어 신호(S6b)를 논리 조합하여 출력하고, 그 출력 신호는 제 5 인버터(I15)에 의해 반전되어 제 8 제어 신호(S8)가 된다. 제 3 NAND 게이트(73)는 제 4 제어 신호(S4), 제 5 제어 신호(S5) 및 반전된 제 6 제어 신호(S6b)를 논리 조합하여 출력하고, 그 출력 신호는 제 6 인버터(I16)에 의해 반전되어 제 9 제어 신호(S9)가 된다. 제 4 NAND 게이트(74)는 제 4 내지 제 6 제어 신호(S4 내지 S6)를 논리 조합하고, 그 출력 신호는 제 7 인버터(I17)에 의해 반전되어 제 10 제어 신호(S10)가 된다.
도 4는 도 1의 오실레이터 블록의 구성도이다.
인에이블 신호(EN)가 오실레이터(81)에 입력되면 오실레이터(81)는 제 1 오실레이션 신호(OSC)를 발생한다. 제 1 오실레이션 신호(OSC)가 제 1 플립플롭(82)를 통해 제 1 오실레이션 신호(OSC)의 주기보다 2배 느린 주기의 신호(Q1)를 출력한다. Q1 신호는 제 2 플립플롭(83)을 통해 제 1 오실레이션 신호(OSC)의 주기보다 4배 느린 주기의 신호(Q2)를 출력한다. 즉, Q2 신호의 주기는 Q1 신호의 주기보다 2배 느리다. 또한, Q2 신호는 제 3 플립플롭(84)을 통해 제 1 오실레이션 신호(OSC)의 주기보다 8배 느린 주기의 신호(Q3)를 출력한다. 즉, Q3 신호의 주기는 Q2 신호으 주기보다 2배 느린 주기를 갖으며, Q1 신호의 주기보다 4배 느린 주기의 신호를 갖게 된다. 상기와 같이 발생된 각 신호(OSC, Q1, Q2 및 Q3)는 제 1 내지 제 4 스위치(85 내지 88)로 인가되는데, 제 1 내지 제 4 스위치(85 내지 88)는 각각 제 7 내지 제 10 제어 신호(S7 내지 S10)에 의해 구동된다. 즉, 제 1 오실레이션 신호(OSC)는 제 7 제어 신호(S7)에 의해 구동되는 제 1 스위치(85)를 통해 제 2 오실레이션 신호(POSC)로 펌프 회로(10)에 피드백되고, Q1 신호는 제 8 제어 신호(S8)에 의해 구동되는 제 2 스위치(86)를 통해 제 2 오실레이션 신호(POSC)로 펌프 회로(10)에 피드백된다. 또한, Q2 신호는 제 9 제어 신호(S9)에 의해 구동되는 제 3 스위치(87)를 통해 제 2 오실레이션 신호(POSC)로 펌프 회로(10)에 피드백되고, Q3 신호는 제 10 제어 신호(S10)에 의해 구동되는 제 4 스위치(88)를 통해제 2 오실레이션 신호(POSC)로 펌프 회로(10)에 피드백된다. 상기와 같이 제 7 내지 제 10 제어 신호(S7 내지 S10)에 따라 주기가 서로 다른 각각의 신호(OSC, Q1, Q2 및 Q3)가 제 2 오실레이션 신호(POSC)로 출력되기 때문에 제 2 오실레이션 신호(POSC)의 주기는 서로 다르게 된다.
도 6은 제 7 내지 제 10 제어 신호에 따른 제 2 오실레이션 신호의 출력 파형을 도시한 그래프로서, 플립플롭에 의해 제 2 오실레이션 신호가 발생되기 때문에 제어 신호에 따라 주기가 다른 제 2 오실레이션 신호가 발생됨을 알 수 있다.
도 7 및 도 8은 본 발명에 따른 네가티브 차지 펌프 회로를 사용했을 경우와 종래의 차지 펌프 회로를 사용했을 경우의 전체 전류 소비량을 나타낸 그래프로서, 본 발명에 따른 네가티브 차지 펌프 회로를 사용했을 경우의 전류 소비량이 종래의 전류 소비량보다 적음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 펌프 회로의 출력에 의해 오실레이터 출력 신호의 주기를 선택할 수 있고, 펌프 회로의 출력 레벨을 일정하게 유지할 수 있으며, 전체 전류 소모를 줄일 수 있으므로 소자의 동작 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 인에이블 신호와 제 2 오실레이션 신호에 따라 네가티브 펌핑 전압을 출력하기 위한 펌프 회로와,
    상기 인에이블 신호에 따라 기준 전압을 발생시키기 위한 기준 전압 발생기와,
    상기 기준 전압의 출력 단자와 상기 네가티브 펌핑 전압의 출력 단자 사이에 접속되어 상기 네가티브 펌핑 전압에 따라 소정의 시간 지연과 각각 다른 전위의 제 1 내지 제 3 제어 신호를 출력하기 위한 제 1 내지 제 3 다이오드 체인과,
    상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호를 출력하기 위한 센스 증폭기 블록과,
    상기 제 4 내지 제 6 제어 신호를 조합하여 제 7 내지 제 10 제어 신호를 출력하기 위한 멀티플렉서와,
    상기 인에이블 신호에 따라 제 1 오실레이션 신호를 출력하고, 상기 제 7 내지 제 10 제어 신호에 따라 상기 제 1 오실레이션 신호와 상기 제 1 오실레이션 신호의 주기를 변화시킨 신호를 순차적으로 출력하여 주기가 변하는 제 2 오실레이션 신호를 출력하여 상기 펌프 회로로 피드백시키기 위한 오실레이터 블록을 포함하여 이루어진 것을 특징으로 하는 네가티브 차지 펌프 회로.
  2. 제 1 항에 있어서, 상기 제 1 내지 제 3 다이오드 체인은 접속된 다이오드의 수에 따라 소정의 지연 시간과 각기 다른 전위를 갖는 상기 제 1 내지 제 3 제어 신호를 출력하는 것을 특징으로 하는 네가티브 차지 펌프 회로.
  3. 제 1 항에 있어서, 상기 센스 증폭기 블록은 상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하여 그 결과에 따라 상기 제 4 내지 제 6 제어 신호를 출력하기 위한 다수의 센스 증폭기로 이루어진 것을 특징으로 하는 네가티브 차지 펌프 회로.
  4. 제 1 항에 있어서, 상기 오실레이터 블록은 상기 인에이블 신호에 따라 제 1 오실레이션 신호를 출력하기 위한 오실레이터와,
    상기 제 1 오실레이션 신호의 주기를 변화시켜 각기 다른 주기를 갖는 제 11 내지 제 13 제어 신호를 출력하기 위한 제 1 내지 제 3 수단과,
    상기 제 7 내지 제 10 제어 신호에 따라 상기 제 1 오실레이션 신호 및 상기 제 11 내지 제 13 제어 신호를 순차적으로 인가하여 제 2 오실레이션 신호로 만들기 위한 제 1 내지 제 4 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 네가티브 차지 펌프 회로.
  5. 제 4 항에 있어서, 상기 제 1 내지 제 3 수단은 상기 제 1 오실레이션 신호의 주기를 변화시키기 위한 제 1 플립플롭과,
    상기 제 1 플립플롭의 출력 신호의 주기를 변화시키기 위한 제 2 플립플롭과,
    상기 제 2 플립플롭의 주기를 변화시키기 위한 제 3 플립플롭으로 이루어진 것을 특징으로 하는 네가티브 차지 펌프 회로.
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