TW202218086A - 具有相對彼此橫向及垂直偏移之導電互連件之總成 - Google Patents

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Abstract

一些實施例包括一種具有包括第一電路之一基座之整合式總成。記憶體疊層在該基座上方。該等記憶體疊層中之每一者具有與該第一電路耦接之一感測/存取線。該等記憶體疊層及該基座藉由間隙彼此垂直地間隔開。該等間隙在第一間隙與第二間隙之間在一垂直方向上交替。重疊導電路徑從該等感測/存取線延伸至該第一電路。該等導電路徑包括該等第一間隙內之第一導電互連件及該等第二間隙內之第二導電互連件。該等第一導電互連件及該等第二導電互連件相對於彼此橫向偏移。

Description

具有相對彼此橫向及垂直偏移之導電互連件之總成
整合式總成(例如，整合式記憶體)。具有多層(疊層、層級)並具有在層之間延伸之導電互連件之整合式總成。
在一些應用中，可能需要將電路從一層耦接至另一層。圖1至圖4說明了用於跨層電耦接電路之實例先前技術過程。
圖1展示了總成1000，其在第一高度層處具有導電結構1002，並且具有從結構1002向上延伸之導電互連件1004。在一些應用中，結構1002可以與邏輯電路(例如，互補金屬氧化物半導體(CMOS))耦接。
在所示之實施例中，絕緣襯墊1006沿著導電互連件之外邊緣，且絕緣材料1008沿著襯墊1006並在結構1002上。絕緣材料1008及襯墊1006可以包含彼此相同的組成物，或者可以包含彼此不同的組成物。
平面化表面1009沿著絕緣材料1008及襯墊1006延伸。導電互連件1004向上突出至平面化表面1009上方。在一些應用中，希望平面化表面1009延伸穿過互連件1004之導電材料，以及穿過絕緣材料1008及襯墊1006。然而，加工限制可能導致導電互連件1004之上表面突出至平面化表面1009上方。在所說明應用中，互連件1004具有在平面化表面1009上方延伸之突出部(台階) 1007。
參考圖2，在上表面1009及互連件1004上設有導電材料1010，並將其圖案化為導電結構1012。導電結構1012可以係相對於圖2之橫截面圖延伸至頁面內及頁面外之線。在一些應用中，導電結構1012可以係感測/存取線(字線或位元線)。
互連件1004之向上突出部可能有問題地影響導電結構1012之圖案化。例如，圖3展示了在這種圖案化過程中可能產生的問題，並且展示了相對於在平面化表面1009上形成之結構具有不同形狀(扭曲形狀)的中心結構1012。
中心結構1012之扭曲形狀可能使進一步的加工複雜化。例如，圖4展示了在導電結構1012上形成之導電結構1014。由於結構1012之扭曲形狀，結構1012較差地支撐導電結構1014。因此，結構1014可能從所需位置移位，從而導致裝置效能之有問題的損害，且甚至導致裝置無法操作。
在一些應用中，結構1014可以係導電互連件，其用於經由結構1002將感測/存取線從記憶體之上層(上疊層)耦接至邏輯電路，並且結構1004可以係導電互連件，其用於經由結構1002將感測/存取線1012從記憶體之下層(下疊層)耦接至邏輯電路。結構1014至扭曲結構1012之有問題的耦接可能有問題地影響感測/存取線從上層至邏輯電路之耦接。
圖5示意性地說明了在過程階段A用於一系列導電互連件1004之實例先前技術配置。具體地，互連件沿著支撐基座1016呈交錯配置。
在過程階段B，在互連件1004上形成一系列感測/存取線1012。互連件1004在過程階段B以虛線(幻影)視圖展示以指示其在感測/存取線1012下方。
在過程階段C，在感測/存取線1012上形成第二互連件1014，並且在第一互連件1004正上方。
圖6展示了沿著圖5之感測/存取線1012中之一者的橫截面視圖，並且展示了在導電互連件1004正上方形成之導電互連件1014。在所說明應用中，由於導電互連件1004具有以上參考圖1描述之有問題的向上突出部(台階) 1007，因此導電互連件1004穿透至感測/存取線1012中。
儘管互連件1014被展示為與互連件1004對準，但實際上突出部1007可以改變導電線1012之形狀，以使得即使並非不可能，亦難以將互連件1014適當地落在導電線1012上。互連件1014可以完全錯過線1012 (亦即，可以相對於圖6之橫截面圖移入或移出頁面)，或可以僅捕捉線1012之邊緣，如圖4中示意性地說明。
我們希望開發總成，以緩解試圖將上部互連件1014落在導電結構1012上之相關問題。具體地，希望避免上部互連件1014落在可能被突出區域1007移位之表面上。
一些實施例包括具有包括電路之基座之整合式總成。第一導電互連件從基座向上延伸。第一層在基座上方並包括第一導電結構。第一導電結構經由至少第一導電互連件與電路耦接。第一導電結構具有在第一導電互連件正上方之第一區域、從第一區域橫向偏移之第二區域，以及在第一區域與第二區域之間的第三區域。第二導電互連件從第一導電結構之第二區域向上延伸。第二層在第一層上方並包括第二導電結構。第二導電結構經由至少第一導電互連件、第一導電結構之第三區域及第二導電互連件與電路耦接。
一些實施例包括具有包括邏輯電路之基座之整合式總成。第一疊層在基座上方。第一疊層包括第一記憶體電路及與第一記憶體電路相關聯之第一導電線。第二疊層在第一疊層上方。第二疊層包括第二記憶體電路及與第二記憶體電路相關聯之第二導電線。第一導電互連件在基座與第一疊層之間延伸。第一導電線經由至少第一導電互連件與邏輯電路耦接。第二導電互連件在第一疊層與第二疊層之間延伸。第二導電線經由路徑與邏輯電路耦接，該路徑包括第一導電互連件及第二導電互連件，以及第一導電線之區域。第一導電互連件從第二導電互連件橫向偏移。
一些實施例包括具有包括第一電路之基座之整合式總成。記憶體疊層在基座上方。記憶體疊層中之每一者具有與第一電路耦接之感測/存取線。記憶體疊層藉由間隙彼此垂直地間隔開。間隙在第一間隙與第二間隙之間在垂直方向上交替。基座與記憶體疊層之最底部之間的間隙係第一間隙中之一者。重疊導電路徑從感測/存取線延伸至第一電路。導電路徑包括第一間隙內之第一導電互連件及第二間隙內之第二導電互連件。第一導電互連件及第二導電互連件相對於彼此橫向偏移。
一些實施例包括在各層之間的間隙內具有垂直延伸之互連件之多層(多層級、多疊層)配置。互連件在垂直方向上在第一互連件與第二互連件之間交替。第二互連件相對於第一互連件橫向偏移。在一些實施例中，第一互連件及第二互連件可以併入至導電路徑中，該等導電路徑將感測/存取線與邏輯電路(例如，CMOS)電耦接。參考圖7至圖14描述實例實施例。
在描述實例實施例之互連件配置之前描述實例記憶體陣列係有用的。實例記憶體陣列10之區域在圖7中展示。該陣列包含記憶體裝置20。第一感測/存取線14在記憶體裝置上方，且第二感測/存取線16在記憶體裝置下方。第一感測/存取線14沿著所說明之y軸方向延伸，且第二感測/存取線16沿著所說明之x軸方向延伸。在一些實施例中，第一感測/存取線14可被視為沿著第一方向延伸，並且第二感測/存取線16可被視為沿著與第一方向交叉之第二方向延伸。第二方向可以實質上與第一方向正交(如圖所示)，亦可以不正交。術語「實質上正交」係指在製造及量測之合理公差內正交。
術語「感測/存取線」(或替代地，術語「存取/感測線」)係字線(存取線)及位元線(感測線)之通用術語。在一些實施例中，導電線14可以係字線，而導電線16係位元線，而在其他實施例中，導電線16可以係字線，而導電線14係位元線。
導電線14及16可以包含任何合適的導電組成物；例如，各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組成物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜的半導體材料(例如，導電摻雜的矽、導電摻雜的鍺等) 中之一或多種。導電線14及16可以包含或可以不包含彼此相同的組成物。
導電線14可被視為形成第一組感測/存取線12，且導電線16可被視為形成第二組感測/存取線18。
記憶體裝置20位於第一感測/存取線14與第二感測/存取線16重疊之交叉點處。在一些實施例中，圖7所說明之總成可被視為三維交叉點記憶體組態之實例。記憶體裝置20中之每一者包含存取裝置(選擇裝置) 24上之記憶體單元22。
記憶體單元22可以包含任何合適的組態，且可以包含具有兩個或更多個可選電阻狀態以實現資訊儲存之可程式化材料。此類記憶體單元之實例為電阻性RAM (RRAM)單元、相變RAM (PCRAM)單元(或更一般地，相變記憶體(PCM)單元)及可程式化金屬化單元(PMC)——其可替代地稱為導電橋接RAM (CBRAM)單元、奈米橋記憶體單元或電解質記憶體單元。記憶體單元類型並非相互排斥的。例如，RRAM可被視為涵蓋PCRAM及PMC。其他實例記憶體包括鐵電記憶體、磁性RAM (MRAM)及自旋扭矩RAM。
存取裝置24可以包含任何合適的組態。例如，存取裝置可以包含二極體、雙向臨限值開關(OTS)等。
記憶體陣列10可被視為經組態為記憶體疊層11。
圖8展示了另一實例記憶體陣列30。記憶體陣列30包含三組感測/存取線12、18及26：第一組12包含感測/存取線14，第二組18包含感測/存取線16，且第三組26包含感測/存取線28。感測/存取線16可被視為第一感測/存取線，而感測/存取線14及28可被視為第二感測/存取線。第一感測/存取線16可以對應於位元線或字線，且第二感測/存取線14及28可以對應於位元線及字線中之另一者。換言之，在一些實施例中，第一感測/存取線16可以係位元線，而感測/存取線14及28係字線，或反之亦然。
第一感測/存取線組18可被視為垂直夾在第二感測/存取線組12與26之間。感測/存取線組18與26之間的記憶體裝置20可被稱為第一組記憶體裝置(第一組之實例記憶體裝置被標記為20a)，且感測/存取線組18與12之間的記憶體裝置20可被稱為第二組記憶體裝置(第二組之實例記憶體裝置被標記為20b)。
圖8之記憶體裝置20a及20b可以與圖7之裝置20相同，且可各自包含與記憶體單元(亦即，圖7之記憶體單元22)組合的存取裝置(亦即，圖7之裝置24)。為了簡化附圖，圖8中未展示結構22及24。在一些實施例中，圖8所說明之總成可被視為三維交叉點記憶體組態之另一實例。
記憶體陣列30可被視為經組態為記憶體疊層31。
圖7及圖8之記憶體單元中之每一者由一對感測/存取線唯一地定址。例如，圖7之記憶體裝置20中之每一者由與感測/存取線16中之一者組合的感測/存取線14中之一者唯一地定址。類似地，圖8之記憶體裝置20中之每一者由與感測/存取線14中之一者或感測/存取線28中之一者組合的感測/存取線16中之一者唯一地定址。在一些應用中，感測/存取線16可被視為共用感測/存取線，因為其在記憶體單元對(及相關聯的記憶體裝置)之間共用。例如，圖8之感測/存取線16中之一者被標記為16a，且其在標記為20a與20b之記憶體裝置之間共用。
圖9展示了整合式總成40，其包含基座32，並且包含在基座上之一對記憶體疊層31。疊層被標記為31a及31b，以便它們可以彼此區分。
基座32包含邏輯電路，此類邏輯電路被展示為在兩個區域34與36之間被細分。邏輯電路可以包含任何合適的組態，並且在一些實施例中可以包含CMOS。區域34及36中之一者可以包含位元線解碼器電路及/或感測電路(例如，感測放大器電路)，而另一者可以包含字線解碼器電路及/或字線驅動器電路。
上疊層31b及下疊層31a之感測/存取線16分別經由互連件42及44；並且經由共用互連件46與電路區域36電耦接。上疊層31b之感測/存取線16可被視為具有至區域36之導電路徑，該導電路徑與從下疊層31a之感測/存取線16至區域36之導電路徑重疊，用框(結) 46示意性地說明導電路徑之耦接。類似地，上疊層31b及下疊層31a之感測/存取線28具有至包括互連件48及50之電路區域34之導電路徑，並且上疊層及下疊層之感測/存取線14具有至包括互連件52及54之電路區域34之導電路徑。提供框(結) 46以示意性地說明導電互連件48及50沿著重疊導電路徑之耦接，以及導電互連件52及54沿著重疊導電路徑之耦接。
希望開發適合於實現圖9之重疊導電路徑之間的耦接同時避免上文參考背景技術部分之先前技術描述之問題的架構。參考其餘附圖(圖10至圖14)來描述實例架構。該等架構可適用於耦接多個記憶體疊層之感測/存取線以實現重疊導電路徑，及/或可適用於其中需要實現重疊導電路徑之其他應用。
參考圖10，在過程階段A說明了基座32之一部分。該部分包含電路區域36。導電互連件46被展示為分佈在區域36上。導電互連件46配置在一對列56及58中，此類列沿著x軸之所說明方向延伸。列56及58可以分別被稱為第一列及第二列。第一列56及第二列58沿著所說明之y軸方向彼此偏移。在一些實施例中，x軸及y軸方向中之一者可以被稱為第一方向，而另一者可以被稱為第二方向。
導電互連件46沿著x軸方向連續編號為1至5。一些導電互連件46係奇數編號(亦即，編號為1、3及5)，而一些係偶數編號(亦即，編號為2及4)。奇數編號之互連件在第一列56中，而偶數編號之互連件在第二列58中。
圖10之過程階段B展示了在互連件46上延伸之感測/存取線16之區域。感測/存取線沿著y軸方向延伸，並且藉由中間空間60彼此間隔開。在一些實施例中，感測/存取線16可被視為一般地代表導電線或導電結構。
圖10之過程階段C展示了在導電線16上形成之第二導電觸點44。第二導電互連件沿著x軸方向連續編號1至5。一些導電互連件44係奇數編號(亦即，編號為1、3及5)，而一些係偶數編號(亦即，編號為2及4)。在所示實施例中，第二導電互連件44配置在一對列56及58中，其中偶數編號之互連件44在第一列56中，而奇數編號之互連件44在第二列58中。
圖11及圖12展示了在圖10之過程階段C中沿著一對導電線16之橫截面側視圖。具體地，過程階段C之兩條線16被標記為16a及16b，並且圖11及圖12分別展示了沿著線16a及16b之橫截面。
參考圖11，基座32包含與邏輯電路64電耦接之導電結構62。電路64可以包含上面參考圖9之電路34及36描述之解碼器電路、驅動器電路、感測電路等。
互連件46與結構32耦接，並向上延伸至導電線16a。在所說明實施例中，互連件46以類似於上面參考圖6之先前技術結構描述之方式穿透至導電線16a中。然而，上部互連件44相對於下部互連件46橫向偏移，使得與導電互連件46正上方之導電線16a之區域相關聯的任何問題不會對互連件44之製造產生不利影響。因此，可以避免在背景部分中描述之上述問題。
圖11之組態具有對應於奇數編號之下部互連件「1」(來自圖10之過程階段A)之下部互連件46，且具有對應於奇數編號之上部互連件「1」(來自圖10之過程階段C)之上部互連件44。
圖12展示了類似於圖11之結構，但展示了與圖11之組態相比，上部互連件44相對於下部互連件46在相反方向上橫向移位。此外，圖12之組態具有對應於偶數編號之下部互連件「2」(來自圖10之過程階段A)之下部互連件46，且具有對應於偶數編號之上部互連件「2」(來自圖10之過程階段C)之上部互連件44。
圖11及圖12之結構62、46、16及44可以在組成上彼此相同，或者此類結構中之至少一者可以相對於此類結構中之至少另一者在組成上不同。在一些實施例中，互連件46可以在組成上不同於導電線16 (亦即，圖11之16a及圖12之16b)。例如，導電互連件46可以包含與導電線16不同的金屬及/或含金屬組成物。
圖10至圖12之組態與圖9之感測/存取線16有關。應當理解，類似的組態可以與圖9之感測/存取線14及28有關。
圖10至圖12之組態可被視為展示了感測/存取線16的橫向在圖9之上疊層31b及下疊層31a之記憶體陣列30a及30b外側的區域。
圖13及圖14展示了整合式總成70之示意圖，該整合式總成70包含在基座32上之多個垂直堆疊的疊層(層、層級)31a-d。為了簡化附圖，僅在疊層31a-d內展示了感測/存取線16，但應當理解，其他感測/存取線14及28亦可以在疊層內。儘管整合式總成被展示為包含至少四個疊層(對於圖13實際上多於四個疊層，因為僅展示了一組感測/存取線(例如，位元線16)，並且所說明之感測/存取線(例如，位元線)可以在兩個垂直相鄰的其他感測/存取線(例如，圖9之字線14及28)之間共用，使得兩個記憶體單元組沿著所說明之感測/存取線16中之每一者)，但應當理解，整合式總成可以向上延伸超過所示區域以包含多於所說明疊層(如藉由設在頂部疊層31d上方之點示意性地說明，以指示更多的疊層可以在頂部疊層上方)。替代地，整合式總成可以包含少於所說明疊層。
基座32包含電路64 (例如，邏輯電路，其可以包括解碼器電路、感測電路、字線驅動器電路等中之一或多者)。在一些實施例中，電路64可以被稱為第一電路。
疊層31a-d分別包含記憶體陣列30a-d。在一些實施例中，記憶體陣列中之每一者可被視為具有第一側71及相對的第二側73 (相對於記憶體陣列30d展示了側71及73)。如圖所示，感測/存取線16可以橫向向外延伸超出記憶體陣列之第一位點71及第二位點73。感測/存取線中之每一者可以包括耦接區域72 (僅其中一些被標記)，其將感測/存取線與基座32之電路64電耦接。在一些實施例中，沿著記憶體陣列30之第一側71之耦接區域72可被稱為第一耦接區域72a，且沿著記憶體陣列30之第二位點73之耦接區域72可被稱為第二耦接區域72b。
在一些實施例中，疊層31a、31b、31c及31d可分別對應於第一、第二、第四及第六疊層。在一些實施例中，它們可分別對應於第一、第二、第四及第六記憶體疊層，並且可被視為各自包含記憶體電路。疊層31a、31b、31c及31d內之所說明導電線16可分別被稱為第一、第二、第三及第四導電線；或分別被稱為第一、第二、第三及第四導電結構。
在所說明實施例中，疊層(層、層級) 31a-d藉由中間間隙66b、66c及66d彼此垂直地間隔開，並且基座32藉由中間間隙66a與底疊層31a間隔開。在一些實施例中，間隙66可被視為在第一間隙與第二間隙之間交替，其中間隙66a及66c代表第一間隙，且間隙66b及66d代表第二間隙。
導電互連件46從基座向上延伸並與電路64電耦接。只有一些互連件46被標記。互連件46中之一者被標記為46a，以便可以將其與其他互連件區分開。互連件46a可以被稱為第一導電互連件。第一導電互連件46a在基座32與疊層31a之感測/存取線(第一導電線、第一導電結構) 16a之間延伸。第一導電線16a經由至少第一導電互連件46a與基座32內之邏輯電路64耦接。
第二導電互連件44a在疊層31a之感測/存取線16a與疊層31b之感測/存取線(第二導電線、第二導電結構) 16b之間延伸。疊層31b內之第二導電線16b經由導電路徑與邏輯電路64電耦接，該導電路徑包括第一導電互連件44a及第二導電互連件46a，以及第一導電線16a之區域74。在所說明實施例中，第一導電互連件46a沿著所說明y軸從第二導電互連件44a橫向偏移，並且偏移包括整個記憶體陣列30a之距離。在其他實施例中，導電互連件44a及46a可以彼此橫向偏移，但可以彼此位於記憶體陣列30a之同一側。
參考圖14，第一導電結構16a可被視為具有在導電互連件46a正上方之第一區域76、從第一區域橫向偏移之第二區域78，以及作為第一區域與第二區域之間的第三區域的區域74。第二導電互連件44a從第二區域78向上延伸至第二導電結構16b。第一導電結構16a經由至少包括第一互連件46a之第一導電路徑電耦接至CMOS電路(例如，電路64)，並且第二導電結構經由至少包括第二導電互連件44a、第一導電結構16a之第三區域74及第一導電互連件46a的第二導電路徑電耦接至CMOS電路(例如，電路64)。
結構16a-d可被視為具有延伸至基座32內之CMOS電路(例如，電路64)的重疊導電路徑，其中此類導電路徑延伸穿過間隙66a-d。導電路徑可被視為包含第一間隙66a及66c內之第一互連件46a及86a，並且包含第二間隙66b及66d內之第二導電互連件44a及84a。第一互連件(亦即，46a及86a)相對於第二互連件44 (亦即，44a及84a)橫向偏移。
在一些實施例中，結構16a、16b、16c、16d、44a、46a、84a及86a在組成上可以全部彼此相同(例如，可以全部包含相同的金屬、含金屬組成物等)。在其他實施例中，結構16a、16b、16c、16d、44a、46a、84a及86a中之至少一者可在組成上不同於結構16a、16b、16c、16d、44a、46a、84a及86a中之至少另一者。例如，在一些實施例中，互連件44a、46a、84a及86a在組成上彼此相同，並且在組成上不同於導電結構16a-d。例如，相對於導電結構16a-d，互連件44a、46a、84a及86a可以包含不同的金屬及/或含金屬組成物。
本文描述之實施例可以相對於整合式記憶體使用及/或可以相對於其他整合式總成使用。一般而言，實施例可被視為廣泛適用於任何半導體工業應用。
上面論述之總成及結構可以用在積體電路(術語「積體電路」係指由半導體基板支撐之電子電路)內；並且可以併入至電子系統中。此類電子系統可用於例如記憶體模組、裝置驅動器、功率模組、通信數據機、處理器模組及專用模組中，並且可包括多層多晶片模組。電子系統可以係廣泛系統中之任一種，諸如相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時脈、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
除非另外指定，否則本文所描述之各種材料、物質、組成物等可以用任何合適的方法形成，無論係現在已知的抑或有待開發的，包括例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。
術語「介電」及「絕緣」可以用來描述具有絕緣電特性之材料。在本發明中，此等術語被認為係同義詞。在一些情況下使用術語「介電」而在其他情況下使用術語「絕緣的」(或「電絕緣的」)可在本發明中提供語言變化，以簡化所附申請專利範圍中之前提基礎，並且不用於指示任何顯著的化學或電差異。
術語「電連接」及「電耦接」兩者均可在本發明中使用。此等術語被視為係同義詞。在一些情況下使用一個術語而在其他情況下使用另一個術語可在本發明中提供語言變化，以簡化所附申請專利範圍內之前提基礎。
附圖中之各個實施例之特定定向僅用於說明的目的，並且在一些應用中，此等實施例可以相對於所示定向旋轉。本文提供之描述以及所附申請專利範圍係關於在各種特徵之間具有所描述的關係的任何結構，而不管該等結構是否處於附圖之特定定向，或者是否相對於此定向旋轉。
為了簡化附圖，除非另外指出，否則附圖之橫截面視圖僅展示了橫截面平面內之特徵，並且沒有展示橫截面平面後面之材料。
當一個結構在上面被稱為「在另一個結構上」、「鄰近另一個結構」或「抵靠另一個結構」時，它可以直接在另一個結構上，或者亦可以存在中間結構。相反，當一個結構被稱為「直接在另一個結構上」、「直接鄰近另一個結構」或「直接抵靠另一個結構」時，則不存在中間結構。術語「正下方」、「正上方」等並不指示直接的實體接觸(除非另有明確陳述)，而是指示垂直對齊。
結構(例如，層、材料等)可以被稱為「垂直延伸」，以指示結構通常從下方的基座(例如，基板)向上延伸。垂直延伸結構可以相對於基座之上表面實質上正交地延伸，或者不正交地延伸。
根據法規，本文揭示之主題已經以關於結構及方法特徵之或多或少具體之語言進行了描述。然而，應理解，申請專利範圍不限於所展示及描述之具體特徵，因為本文揭示之方法包含實例實施例。因此，申請專利範圍被賦予按字面表述之完整範疇，並且應根據等效原則進行適當解譯。
1:導電互連件 2:導電互連件 3:導電互連件 4:導電互連件 5:導電互連件 10:記憶體陣列 11:記憶體疊層 12:第一組感測/存取線 14:第一感測/存取線/導電線/感測/存取線 16:第二感測/存取線/導電線/感測/存取線 16a:感測/存取線/第一導電線 16b:感測/存取線/第二導電線 16c:結構 16d:結構 18:第二組感測/存取線 20:記憶體裝置 20a:記憶體裝置 20b:記憶體裝置 22:記憶體單元 24:存取裝置 26:第三組感測/存取線 28:第二感測/存取線/導電線/感測/存取線 30:記憶體陣列 30a:記憶體陣列 30b:記憶體陣列 30c:記憶體陣列 30d:記憶體陣列 31:記憶體疊層 31a:下疊層/疊層 31b:上疊層/疊層 31c:疊層 31d:疊層 32:基座 34:區域/電路/電路區域 36:區域/電路/電路區域 40:整合式總成 42:互連件 44:互連件 44a:結構/互連件/第二導電互連件 46:導電互連件/框 46a:結構/互連件/第一導電互連件 48:導電互連件 50:導電互連件 52:導電互連件 54:導電互連件 56:列/第一列 58:列/第二列 60:中間空間 62:導電結構 64:電路 66:間隙 66a:第一間隙 66b:第二間隙 66c:第一間隙 66d:第二間隙 70:整合式總成 71:第一側/第一位點 72:耦接區域 72a:第一耦接區域 72b:第二耦接區域 73:第二側/第二位點 74:第三區域 76:第一區域 78:第二區域 84a:結構/互連件/第二導電互連件 86a:結構/互連件/第一導電互連件 1000:總成 1002:導電結構/結構 1004:導電互連件 1006:絕緣襯墊/襯墊 1007:突出部/突出區域 1008:絕緣材料 1009:平面化表面 1010:導電材料 1012:導電結構/中心結構/感測/存取線/導電線/線 1014:導電結構/第二互連件/導電互連件 1016:基座 A:過程階段 B:過程階段 C:過程階段
圖1及圖2係在先前技術過程序列之連續過程階段之整合式總成的示意性橫截面側視圖。
圖3及圖4係在先前技術過程序列之連續過程階段之整合式總成的示意性橫截面側視圖。
圖5展示了在先前技術過程序列之連續過程階段之整合式總成的示意性俯視圖。
圖6係先前技術之整合式總成之示意性橫截面側視圖。
圖7及圖8係實例記憶體總成之示意性三維視圖。
圖9係實例多疊層配置之示意性三維視圖。
圖10展示了在過程序列之連續過程階段之整合式總成的示意性俯視圖。
圖11及圖12係實例整合式總成之示意性橫截面側視圖。
圖13係實例多疊層配置之示意性三維視圖。
圖14係實例多疊層配置之示意性橫截面側視圖。
14:第一感測/存取線/導電線/感測/存取線
16:第二感測/存取線/導電線/感測/存取線
20:記憶體裝置
28:第二感測/存取線/導電線/感測/存取線
30a:記憶體陣列
30b:記憶體陣列
31a:下疊層/疊層
31b:上疊層/疊層
32:基座
34:區域/電路/電路區域
36:區域/電路/電路區域
40:整合式總成
42:互連件
44:互連件
46:導電互連件/框
48:導電互連件
50:導電互連件
52:導電互連件
54:導電互連件

Claims (30)

  1. 一種整合式總成，其包含： 包含電路之一基座； 從該基座向上延伸之一第一導電互連件； 在該基座上方並且包含一第一導電結構體之一第一層；該第一導電結構經由至少該第一導電互連件與該電路耦接；該第一導電結構具有在該第一導電互連件正上方之一第一區域、從該第一區域橫向偏移之一第二區域，以及在該第一區域與該第二區域之間的一第三區域； 從該第一導電結構之該第二區域向上延伸之一第二導電互連件；以及 在該第一層上方並且包含一第二導電結構之一第二層；該第二導電結構經由至少該第一導電互連件、該第一導電結構之該第三區域及該第二導電互連件與該電路耦接。
  2. 如請求項1之整合式總成，其中該第一層及該第二層分別包含第一記憶體電路及第二記憶體電路。
  3. 如請求項2之整合式總成，其中該第一記憶體電路及該第二記憶體電路包括經組態用於相變記憶體、磁性記憶體及電阻性記憶體中之一或多者的記憶體單元。
  4. 如請求項1之整合式總成，其中該第一導電互連件、該第二導電互連件、該第一導電結構及該第二導電結構在組成上均彼此相同。
  5. 如請求項1之整合式總成，其中該第一導電互連件、該第二導電互連件、該第一導電結構及該第二導電結構中之至少一者在組成上不同於該第一導電互連件、該第二導電互連件、該第一導電結構及該第二導電結構中之另一者。
  6. 如請求項1之整合式總成，其中該第一導電互連件及該第二導電互連件在組成上不同於該第一導電結構及該第二導電結構。
  7. 如請求項6之整合式總成，其中該第一導電互連件穿透至該第一導電結構中。
  8. 如請求項1之整合式總成，其中該電路包含字線解碼器電路及驅動器電路中之一或兩者，並且其中該第一導電結構及該第二導電結構係字線。
  9. 如請求項1之整合式總成，其中該電路包含位元線解碼器電路及感測電路中之一或兩者，並且其中該第一導電結構及該第二導電結構係位元線。
  10. 一種整合式總成，其包含： 包含邏輯電路之一基座； 在該基座上方之一第一疊層；該第一疊層包含第一記憶體電路及與該第一記憶體電路相關聯之一第一導電線； 在該第一疊層上方之一第二疊層；該第二疊層包含第二記憶體電路及與該第二記憶體電路相關聯之一第二導電線； 在該基座與該第一疊層之間延伸的一第一導電互連件；該第一導電線經由至少該第一導電互連件與該邏輯電路耦接； 在該第一疊層與該第二疊層之間延伸的一第二導電互連件；該第二導電線經由一路徑與該邏輯電路耦接，該路徑包括該第一導電互連件及該第二導電互連件，以及該第一導電線之一區域；以及 其中該第一導電互連件從該第二導電互連件橫向偏移。
  11. 如請求項10之整合式總成，其中該第一導電線橫向延伸穿過該第一記憶體電路，其中該第一導電互連件在該第一記憶體電路之一第一側之外側，並且其中該第二導電互連件在該第一記憶體電路之一相對第二側之外側。
  12. 如請求項10之整合式總成，其中該第一導電線及該第二導電線分別係第一感測/存取線及第二感測/存取線。
  13. 如請求項10之整合式總成，其中該第一導電互連件突出至該第一導電線中，並且具有不同於該第一導電線之一組成物。
  14. 如請求項10之整合式總成，其中： 該第一導電線係多條第一導電線中之一條； 該第一導電互連件係多個第一導電互連件中之一者； 該等第一導電線沿著一第一方向延伸並且藉由中間空間彼此間隔開； 該等第一導電互連件沿著與該第一方向正交之一第二方向連續編號；該等第一導電互連件中之一些係奇數編號，而其他係偶數編號；以及 該等第一導電互連件配置在沿著該第二方向延伸之一對列中；其中該等列中之一列係一第一列，並且另一列係一第二列；該第二列沿著該第一方向從該第一列偏移；該等奇數編號之第一導電互連件在該第一列中，而該等偶數編號之第一導電互連件在該第二列中。
  15. 如請求項14之整合式總成，其中： 該等第二導電互連件沿著該第二方向連續編號；該等第二導電互連件中之一些係奇數編號，而其他係偶數編號； 該等第二導電互連件配置在沿著該第二方向延伸之該對列中；以及 該等偶數編號之第二導電互連件在該第一列中，而該等奇數編號之第二導電互連件在該第二列中。
  16. 一種整合式總成，其包含： 包含第一電路之一基座； 在該基座上方之記憶體疊層；該等記憶體疊層中之每一者包含與該第一電路耦接之一感測/存取線；該等記憶體疊層藉由間隙彼此垂直地間隔開；該等間隙在第一間隙與第二間隙之間在一垂直方向上交替；在該基座與該等記憶體疊層之一最底部之間的一間隙係該等第一間隙中之一者；以及 從該等感測/存取線至該第一電路之重疊導電路徑；該等導電路徑包括該等第一間隙內之第一導電互連件及該等第二間隙內之第二導電互連件；該等第一導電互連件及該等第二導電互連件相對於彼此橫向偏移。
  17. 如請求項16之整合式總成，其包含在該等記憶體疊層內之記憶體陣列；其中該等第一導電互連件在該等記憶體陣列之第一側之橫向外側，並且其中該等第二導電互連件在該等記憶體陣列之相對第二側之橫向外側。
  18. 如請求項17之整合式總成，其中該等記憶體陣列包括由該等感測/存取線定址之記憶體單元。
  19. 如請求項18之整合式總成，其中該等記憶體單元包括相變記憶體。
  20. 如請求項18之整合式總成，其中該等記憶體單元包括磁性記憶體。
  21. 如請求項18之整合式總成，其中該等記憶體單元包括電阻性記憶體。
  22. 如請求項16之整合式總成，其中該等感測/存取線係字線。
  23. 如請求項16之整合式總成，其中該等感測/存取線係位元線。
  24. 如請求項16之整合式總成，其中： 該等記憶體疊層中之每一者包含作為一第一感測/存取線或作為一對第二感測/存取線中之一者的該等感測/存取線； 該第一感測/存取線垂直夾在該對該等第二感測/存取線之間； 一第一組記憶體裝置位於該對該等第二感測/存取線中之一最下方與該第一感測/存取線之間；以及 一第二組記憶體裝置位於該對該等第二感測/存取線中之一最上方與該第一感測/存取線之間。
  25. 如請求項24之整合式總成，其中該等第一感測/存取線係位元線，並且該等第二感測/存取線係字線。
  26. 如請求項24之整合式總成，其中該等第一感測/存取線係字線，並且該等第二感測/存取線係位元線。
  27. 如請求項24之整合式總成，其中該第一組及該第二組之該等記憶體裝置中之每一者包括一存取裝置及一記憶體單元。
  28. 如請求項27之整合式總成，其中該等記憶體單元包括相變材料。
  29. 如請求項27之整合式總成，其中該等存取裝置包括二極體。
  30. 如請求項27之整合式總成，其中該等存取裝置包括雙向臨限值開關。
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