JP2005522054A - 相互接続構造および方法 - Google Patents
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Abstract
集積回路用の相互接続構造(10)は、セル(30)の第1のアレイ(20)と、第1のアレイに平行なセル(50)の少なくとも1つの第2のアレイ(40)と、第1のアレイのセルと第2のアレイのセルとを接続するために配置された相互接続(60)とを備え、相互接続の少なくともいくつかは、第1および第2のアレイに対して斜めに配向した軸(90)に沿って配置される。相互接続の斜めの軸の第1の組と第2の組は、互いに平行であるかまたは対向していてもよい。相互接続は、斜めに傾斜した柱部(400)または斜めの軸(90)に沿って配置された階段状の柱部(410)を含むことができる。このような構造を作製する方法及び使用する方法が開示される。
Description
[関連出願]
本願は、2002年1月16日に提出され、同一譲受人に譲渡された同時係属出願第10/051,677号に関連する。
本願は、2002年1月16日に提出され、同一譲受人に譲渡された同時係属出願第10/051,677号に関連する。
[発明の分野]
本願は、集積回路およびメモリデバイス等の半導体デバイスにおいて特に有用な相互接続構造に関し、このような構造を作製および使用するための方法に関する。
本願は、集積回路およびメモリデバイス等の半導体デバイスにおいて特に有用な相互接続構造に関し、このような構造を作製および使用するための方法に関する。
メモリノードまたは論理ゲートのアレイを含む集積回路は、ますます高密度化している。このような集積回路は、ダイナミックランダムアクセスメモリ(DRAM)デバイス、スタティックランダムアクセスメモリ(SRAM)デバイス、プログラム可能読出し専用メモリ(PROM)集積回路、特に、電気的に消去可能なプログラム可能読出し専用メモリ(EEPROM)集積回路、追記型(WORM)メモリデバイス、およびプログラム可能論理アレイ(PLA)集積回路等の論理デバイスを含む。複数のレベルに配置されたデバイス、ゲート、またはメモリノードのアレイを含む集積回路は、1つのレベルにおけるデバイス、ゲート、またはメモリノードを、他のレベルにおける他のデバイス、ゲート、またはノードと相互接続するために、「垂直」相互接続または「柱構造(pillar)」を必要とする。この場合、「垂直」という用語は、重力の方向を指さないという点で一般の意味とは異なる。本明細書、図面、および添付の特許請求の範囲全体にわたって、「垂直」という用語は、集積回路の基板または土台面とほぼ垂直な方向を指す。また、相互接続を指す「柱(または柱部)」という用語および「垂直相互接続」という用語は、異なる層の空間的な向きに関係なく、集積回路の異なる層間をつなぐ相互接続を同義で意味するために用いられる。本明細書における集積回路は、モノリシック集積回路だけでなく、ハイブリッド集積回路および多層もしくは「積層された」モジュールを含む。本明細書における「セル」という用語は、メモリノード、論理ゲート、スイッチングデバイス、電界効果デバイス、または半導体デバイス等のアレイの機能要素を指す。
米国特許第5,821,558号明細書
米国特許第6,111,302号明細書
米国特許第3,271,591号明細書
米国特許第3,530,441号明細書
米国特許第4,499,557号明細書
米国特許第4,599,705号明細書
米国特許第5,335,219号明細書
多層集積回路を含む集積回路におけるデバイスの密度の増加が求められ、このような多層集積回路内での効率的な相互接続構造が依然として求められている。
本発明の特徴および利点を明確にするため、本発明の詳細な説明は、添付の図面に示される特定の実施形態を参照して行われる。同じ番号は、同様の特徴および部品を指すために図面全体にわたって用いられる。これらの図面が、本発明の典型的な実施形態のみを示し、そのため、その範囲を限定するものではないことを理解されたい。本発明は、添付の図面を用いることによって、さらなる特性および詳細をもって記載および説明される。
[実施形態の詳細な説明]
解説を明確にするため、図面は、一定の縮尺に従っていない。特に、垂直および水平方向の縮尺は異なる場合があるため、作製されるデバイスよりも角度が小さかったりまたは大きかったりする場合があるが、以下の説明に記載される角度は、明確化に好適な縮尺で図示されている。
解説を明確にするため、図面は、一定の縮尺に従っていない。特に、垂直および水平方向の縮尺は異なる場合があるため、作製されるデバイスよりも角度が小さかったりまたは大きかったりする場合があるが、以下の説明に記載される角度は、明確化に好適な縮尺で図示されている。
本明細書では、本発明は、まず、一般的な構造、関連する作製方法、および使用方法に関して記載され、次に、メモリ構造および関連する方法を含む様々な特定の実施形態に関して述べられる。集積回路の技術分野の当業者であれば、対応する構造を製作可能であり、本発明の対応する方法を、上記のプログラム可能論理アレイ(PLA)集積回路、ハイブリッド集積回路、または積層モジュール等の様々な種類の集積回路において実施可能であることを理解するであろう。
本発明の1つの態様は、ほぼ平行な面に配置された配線チャネルの第1および第2のセット、ならびにこれらの平行な面に対して斜めに向く配線チャネルの第3のセットを含み、第3のセットの配線チャネルは、第1のセットの選択された配線チャネルを第2のセットの選択された配線チャネルに電気的に結合するように構成されるところの相互接続構造である。この態様は、以下に記載される様々な特定の実施形態によって例示される。
本発明に従って形成される構造10の実施形態は、集積回路において用いられることができる。(図1〜図5に示される)本発明の本実施形態では、相互接続構造10は、セル30の第1のアレイ20、セル50の少なくとも1つの第2のアレイ40、および第1のアレイのセルと第2のアレイのセルとを接続するために設けられている相互接続(または相互接続部。以下同じ)60を含む。セル30および50は、通常同じタイプである。第1のアレイ20は、全体として面70内に配置され、第2のアレイ40は、概ね面70に平行である面80内に全体として配置されている。アレイ20および40は、絶縁層35によって分離されてもよい。これらの相互接続60の少なくともいくつかは、第1および第2のアレイ20および40の面70および80に対して斜めに向く軸90に沿って配置されている。すなわち、相互接続60が沿って配列されている軸90は、アレイの面に対して斜めの角度100(平行でもなく垂直でもない)をなしている。相互接続60のそれぞれは、各アレイのセル30または50に電気結合されることによって選択的に結合される。電気結合は、たとえば、単に抵抗性接続であってもよい。アレイの各セルは、ダイオードまたはトランジスタ等の半導体デバイスを含んでいてもよい。アレイのセルは、論理ゲート、メモリセルとして機能するか、またはその他の有用な機能を果たすことができる。
図1は、本発明に従って形成される相互接続の実施形態を適用することができるメモリ110の素子を示す概略図である。このような構造におけるメモリセル120は、コンデンサ等の記憶素子130、およびダイオードまたはスイッチングトランジスタ等の制御素子140を含むタイプであってもよい。当該技術分野で既知であるように、記憶素子の機能は、ディスクリートなコンデンサデバイスによってではなく、物理的構造に固有の組み入れられた静電容量によって提供されてもよい。各メモリセル120の記憶素子130は、当該メモリセルの制御素子140と直列に接続されてもよい。いくつかの読出し専用メモリ(ROM)では、制御素子は必要ない。いくつかの実施形態(たとえば、追記型メモリ)では、制御素子140は、別個の分離した構造ではなく、記憶素子130と(少なくとも初めは)一体化されていてもよい。メモリセル120は、面70および80等の平行な層または面上に複数アレイをなすように配列されている。
適切なメモリセル120は、たとえば、電圧破壊素子と直列の制御素子を含んでいてもよい。制御素子は、たとえば、電気的に線形の抵抗素子、すなわち、電圧の線形変化に対して電流が線形に変化する素子であってもよい。電圧破壊素子は、アンチヒューズ、すなわち、抵抗が通常は高く、適切な信号が印加されると低抵抗に切り替わる素子であってよい。たとえば、米国特許第5,821,558号および第6,111,302号において開示されている様々なアンチヒューズが当該技術分野で既知である。
制御素子は、耐熱性の金属窒化ケイ化物(たとえば、タングステン窒化ケイ化物)、真性シリコン(intrinsic silicon:イントリンジックシリコン)、または低濃度でドープされた微結晶シリコンもしくは低濃度でドープされたアモルファスシリコン等の様々な材料で構成されることができる。後者の材料である低濃度でドープされたアモルファスシリコンは、適切な電圧が印加されると抵抗を下げることによって、電流の流れを可逆的に引き上げ、このような素子をスイッチとして機能させることができる。メモリにおけるこの機能の適用において、行導電体におけるすべてのメモリセル(たとえば、すべての制御素子)は、行導電体が駆動されるとオンにされる。なぜなら、すべての制御素子は、比較的低い抵抗に到達するからである。逆に、駆動されることによって選択されないメモリセルは、比較的高い抵抗を維持する。メモリセル120は、米国特許第3,271,591号および第3,530,441号に開示されている材料等の、概ねアモルファス状態と概ね微結晶状態の間で電気的に切り替えられることが可能な「相変化」材料を含んでいてもよい。メモリへのこのような材料の適用は、当該技術分野で既知であり、たとえば、米国特許第4,499,557号、米国特許第4,599,705号、および米国特許第5,335,219号に開示されている。電圧破壊素子は、酸化物−窒化物−酸化物(ONO)、五酸化タンタル(Ta2O5)、プラズマ助長型窒化ケイ素(plasma enhanced silicon nitride)、酸化チタン、酸化ゲルマニウム、または堆積酸化物、成長酸化物、または同様の誘電体材料を含む化学蒸着された(CVD)誘電体等の電気絶縁材料で構成されてもよい。
他の適切なメモリセル120は、トンネル接合デバイスを含んでいてもよい。トンネル接合デバイスは、電圧が線形に増加すると、トンネル接合が、電流の急増を示す電気特性を有する。このようなメモリセルは、他の多くのタイプのセルに対してアクセス速度において利点を有する。なぜなら、このようなメモリセルは、約数ナノ秒以下の時間でアクセスされることができるからである。
メモリ110では、行導電体および列導電体は、配線チャネルの直交するセットを形成し、個々のメモリセルは、行導電体(たとえば、ワードライン)と列導電体(たとえば、ビットライン)との組み合わせによってアドレス指定される。
フィールドプログラマブルゲートアレイ(FPGA)等の他のタイプの集積回路もまた、ゲートアレイの個々のゲート等の、セルをアドレス指定するために配線チャネルを必要とする。
図1に示されるように、メモリ110は、面70および80等の層または面に平行に配列された行導電体170、180、190、200、および210等の行導電体のセット、および列導電体220、230、240、250、および260等の列導電体のセットを含む。各行導電体は、メモリ110に対するワードラインであり、各列導電体はビットラインであってもよい。
数個のメモリセル、面、行導電体、および列導電体のみが図1に示されているが、メモリ110が、多数のこのような素子から構成され、図1に概略的に示される配列は、2つの方向(たとえば、各面に平行な従来のx軸およびy軸に沿って)に、および面に垂直なz軸に沿って(すなわち複数の面を有する)拡張されてもよいことが理解されよう。
行および列導電体に加えて、第1の面における1つまたは複数のメモリセルを、別の面における1つまたは複数のメモリセルに接続するための、1つの面から別の面に延びる垂直相互接続すなわち柱部300のセットを設けることができる(図3)。従来のメモリでは、このような垂直相互接続すなわち柱部300は、面に対してほぼ垂直に向く軸310に沿って配列される。
本発明に従って形成される相互接続構造の実施形態では、アレイの各セルは、斜めに傾斜した柱状導電体400または階段状の柱状導電体410と、セルのアレイの1つとの交差部に配置されている。相互接続60は、一連の導電体、すなわち、柱状導電体400及び/または410から構成される。斜めに傾斜した導電体400が用いられるときは、図2に示されるように、各柱部自体の軸420は、アレイの面に対して斜めであり、関連する柱部は、共通の斜め軸90に沿ってほぼ位置合わせされる。
一連の階段状の柱状導電体410からなる相互接続60では、図3に示されるように、各関連する柱部410の位置は、アレイの面に対して斜めの軸90に沿っているが、各柱部自体の軸440は、斜め軸90と平行には位置合わせされていない。具体的には、階段状の導電体の各柱部の軸440は、図3に示される例のように、アレイの面に実質的に垂直であってもよい。図3の実施形態では、相互接続60はまた、関連する柱部を接続するための各アレイ20または40の面70または80の上、これの内側、またはこれと平行な導電性のトレースセグメント430を含んでいてもよい。
図2および図3に示される実施形態は、互いに排他的ではないが、単一の相互接続構造において組み合わせることが可能な2つのタイプの相互接続を表すことを認識されたい。したがって、本発明に従って形成される構造60は、斜め軸90と実質的に平行な斜めに傾斜した柱状導電体400ならびに面70および80と実質的に垂直な階段状の柱状導電体410だけでなく、個々の柱状軸440がこれらの向きを有さない柱状導電体を含むことができる。後者の個々の柱状軸440は、軸90、ならびに面70および80に対して(たとえば、中間的な角度で)斜めになっていてもよい。
図4A〜図4Cは、本発明に従って形成される相互接続を含む第1の実施形態の様々な概略図を示す。図4Aは、3次元構造に配列され、階段状の柱状相互接続410によって相互接続されたメモリセル120のアレイを示す概略斜視図である。図4Aに示される相互接続410は、メモリセル120が配列されるアレイの面に対して斜めに向く軸に沿って配置されている。図4Aの実施形態の略端面図は、図4Bに示され、同じ実施形態の略側面図は、図4Cに示される。図4Aおよび図4Cに示されるように、相互接続410はすべて、平行な斜め軸に沿って配置されている。図4A〜図4Cは、行選択ラインSEL0(460)、SEL1(461)、SEL2(462)、およびSEL3(463)に沿って垂直に積層された行450、ベース半導体制御デバイス456、および関連する出力OUT0(480)、OUT1(481)、およびOUT2(482)を有するVarray(457)に選択的に接続されたセンス増幅器455を示す。また、図4A〜図4Cには、行0M(470)、1M(471)、2M(472)、3M(473)、4M(474)、5M(475)、6M(476)、7M(477)、および8M(478)、ならびに、それぞれが層L1、L2、およびL3(行0(500)のみに対して参照番号491、493、および494で示され、行4m(470)のみに対して参照番号492で示される)を含む行0〜8面(500〜508)が示されている。
略端面図である図4Bに示されるように、メモリセル120は、垂直方向および平行面にほぼ位置合わせされて配列されている。略側面図である図4Cに示されるように、アレイのメモリセル120を相互接続する階段状の垂直柱状相互接続410は、メモリセル120の面に対して斜めの軸に沿って配置されている。図4Aおよび図4Cは、選択ライン460、センス増幅器455、ベース半導体制御デバイス456、および図4Cの底部に沿った、アレイの行に対応する行選択ラインのセット(たとえば、470、471、500、および501)を示す。
図5A〜図5Cは、本発明に従って形成される相互接続を含む第2の実施形態の様々な概略図である。本実施形態は、図4A〜図4Cのように、階段状の垂直柱状相互接続410のすべてが互いに平行に配置される代わりに、メモリセル120の面に対して斜めをなす軸の2つの向きが交番する点において、図4A〜図4Cに示される実施形態とは異なる。図5Aおよび図5Cに示されるように、階段状の垂直柱状相互接続410は、メモリセル120の面に対して斜めの第1の軸に沿って配置されているのに対して、階段状の垂直柱状相互接続415は、メモリセルの面に対して斜めの第2の軸に沿って配置され、第2の軸は、垂直方向に関して(または、垂直方向を基準として)反対の方向に傾斜している。すなわち、図5Aおよび図5Cにおける階段状の垂直柱状相互接続の2つのセットの斜め軸は対向している。
図5Cは、ベース半導体素子456が、2つの柱部に対して組み合わされ、2つの柱部によって共用されることができるという本構成の有利な特徴を示している。たとえば、大きな矢印および破線の円で図5Cに示される2つのベース半導体素子456を共用することができる。ベース半導体制御デバイス456は、センス増幅器455を介して、Varray(457)に選択的に接続される。この共有されているベース半導体素子の特徴および垂直柱状相互接続の対向する斜め軸以外は、図5A〜図5Cの実施形態は、図4A〜図4Cの実施形態と同様である。特に、図5A〜図5Cの実施形態の端面図は、実質的に図4Bと同じである。
これらの実施形態はともに、従来技術の相互接続に対して、メモリセル対相互接続の体積効率(すなわち、相互接続の体積に対するメモリセルの体積の比)が改善されている。たとえば、従来技術の相互接続構造では50%であるのに対して、これらの実施形態では75%である。ベースシリコン領域の使用度に関して、図4A〜図4Cの実施形態は、従来技術の相互接続構造のわずか3分の1のベース半導体デバイス456しか必要としない。上記のデバイス共用により、図5A〜図5Cの実施形態は、従来技術の相互接続構造のわずか6分の1のベース半導体デバイスしか必要としない。
数個のメモリセル、面、行導電体、および垂直柱状相互接続が図4A〜図4Cおよび図5A〜図5Cに示されているが、メモリ110は、多数のこのような素子から構成されることができ、及び、図4A〜図4Cおよび図5A〜図5Cに概略的に示される配列は、2つの面内方向(たとえば、各面に対して平行な従来のx軸およびy軸に沿って)およびこれらの面に垂直なz軸に沿って拡張することができることを理解されたい。本発明の斜めに傾斜した柱状相互接続および階段状の柱状相互接続によって提供される利点の1つは、Z軸に沿った拡張性が、垂直相互接続の一定のオーバーヘッドによって実質的に制限されないことである。
このように、少なくともセルの2つのアレイを含み、アレイのセルが、本明細書で説明する相互接続構造によって選択的に相互接続されるところの集積回路を形成することができる。この相互接続構造は、単なる互い違いの柱部のセットではない。相互接続されたセットにおける各柱部は、最も低い接続層から最も高い接続層に延びる同じ斜め軸に沿って配置される。具体的には、メモリは、メモリセルまたはノードがこのような相互接続構造によって選択的に相互接続されて形成されることができ、大容量記憶装置(または、大容量記憶デバイス。以下同じ)は、このようなメモリから形成されることができる。作製方法について以下に説明する。
[作製方法]
本発明の別の態様は、相互接続構造を作製するための方法である。このような方法の実施形態は、図6のフローチャートによって示される。
本発明の別の態様は、相互接続構造を作製するための方法である。このような方法の実施形態は、図6のフローチャートによって示される。
本発明の相互接続構造を用いる集積回路の実施形態は、平坦なシリコン半導体ウェハ基板(図示せず)等の従来の支持構造上に作製される。あるいは、基板は、ガラス、ポリマー、プラスチック、ガリウムヒ素、シリコンオンサファイア(SOS)、エピタキシャル形成、ゲルマニウム、ゲルマニウムシリコン、ダイアモンド、絶縁体上シリコン(SOI)材料、酸素の選択注入(SIMOX)基板、および/または同様の基板材料から形成することができる。ベース半導体デバイスは、結晶または非結晶であってもよい。
図6に示される方法全体は、セルの第1のアレイを形成するステップ(S1)と、第1のアレイに平行なセルの少なくとも1つの第2のアレイを形成するステップ(S2)と、アレイに斜めに配置された導電性相互接続によって、第1のアレイの個々のセルを第2のアレイの個々のセルに選択的に接続するステップ(S3)とを含む。この方法では、形成するステップS1およびS2は、セルの第1のアレイを第1の面に配置し(サブステップS4)、セルの第2のアレイを第1の面に平行な第2の面に配置する(サブステップS5)ことによって実施される。ステップS1、S2、S4、およびS5は、(たとえば、フォトリソグラフィーによって)パターニング(パターン形成)すること、および既知の物質の堆積を含む、従来の半導体集積回路作製プロセスによって実施することができる。行導電体等の導電素子は、導電材料、すなわち、アルミニウム、銅、銅−アルミニウム合金、ケイ化物、アモルファスシリコン、微結晶シリコン、またはタングステンもしくはその合金等の耐熱性金属を堆積しパターニングすることによって形成することができる。このような行導電体は、約20ナノメートル(200オングストローム)〜約500ナノメートル(5000オングストローム)の通常の範囲の厚さ(典型的には、約180ナノメートル(1800オングストローム))を有することができる。
電気絶縁層35は、たとえば、湿ったまたは乾燥した二酸化ケイ素(SiO2)、窒化ケイ素等の窒化物材料、テトラエチルオルソシリケート(TEOS)系酸化物、ボロホスホシリケートガラス(BPSG:ボロンリンガラス)、ホスホシリケートガラス(PSG:燐酸シリケートガラス)、ボロシリケートガラス(BSG)、ポリイミド膜、ポリアミド膜、酸窒化物、スピンオンガラス(SOG)、堆積酸化物や成長酸化物を含む化学蒸着(CVD)誘電体、または同様の誘電体材料等の材料から構成することができる。TEOS系酸化物で構成されている場合、絶縁層35は、反応器においてTEOSガスを分解することによって生じる堆積によって形成されることができる。
接続するステップS3は、第1および第2の軸に沿って導電性相互接続を配置すること(それぞれ、サブステップS6およびS7)によって実施される。これらの軸の少なくとも1つは、第1および第2の面に対して斜めに配向している。第1および第2の軸の一方または両方が、サブステップS6およびS7において第1および第2の面に対して斜めに配向していてもよい。第1および第2のアレイに対して斜めに配向した軸のそれぞれは、第1および第2のアレイの少なくとも1つのアレイと、約30度と約60度との間の角度(たとえば、約45度)を形成する。アレイが共通の平行関係にある場合、軸は、各アレイに対して同じ角度を形成する。
図7は、ステップS6およびS7を実施するための特定の方法を示す、実施形態の一部の側断面図である。斜めの開口部800は、パターン形成されたマスク815内に、望ましい斜め軸90に平行な方向810に沿って開口部を通る方向性エッチングを行うことによって、絶縁層35内に形成される。これは、たとえば、反応性イオンエッチングあってもよい。開口部800は、セル50の導電性部分まで延びる。開口部800には、導電性物質が満たされ、導電性の柱部400を形成し、必要に応じて、導電性物質は、絶縁層35の上面と面一になるように平坦化され、次の作製作業に対する準備がなされる。
図8は、作製ステップS6またはS7を実施するための他の方法を示す、他の実施形態の一部の切取り斜視図である。図8に示されるように、側壁820が斜め軸90に適切な望ましい角度に向くV形状の溝がパターン形成され、絶縁層35中にエッチングされる。次に、導電性物質の堆積およびパターン形成によって、導電性柱部400のセグメントを形成するために適切に配向された導電性部分830が形成され、必要に応じて、絶縁層35の表面上に水平トレースセグメント430を形成することができる。V形状の溝を、必要に応じて、次の処理ステップにおいて絶縁物質で充填することができ、次に、必要に応じて平坦化することができる。(絶縁層35の下方にある)より低い層の上での導電性トレースとの電気的接続を容易にするため、開口部は、図示されるV形状の溝の代わりに、台形状の断面で形成することができる。
本説明の以下の段落では、サブステップS6およびS7を実施する2つの方法が区別される。どちらの方法を実施するかが判断される(S8)。図4に示される第1の方法では、第1の軸と第2の軸は、実質的に平行にされる(S9)。このような方法によって、本明細書においてさらに説明されるように、より簡単なマスクを用いて実施が可能であること、体積効率(容量効率)が改善されること、および従来技術の相互接続構造よりも少ないベースデバイス456を用いること等のいくつかの利点が得られる。
サブステップS6およびS7を実施する第2の方法では、第1および第2の軸は、互いに非平行にされる(S10)。サブステップS6およびS7を実施するこの第2(非平行)の方法の特定の変形形態では、第1の軸と第2の軸は対向関係にされる(S12)。すなわち、この方法が選択される場合(S11)、第1の軸および第2の軸は、アレイの面と直交する(第3の)基準方向から対向する方向に斜めに傾斜され、それによって、第1の軸と第2の軸は、互いに離れて傾斜する(対向する)。後者の方法によって形成される構造は、図5に示される。図8に示される実施形態もまた対向する軸を有する。相互接続構造を形成するこの第2の方法では、平行な軸を用いる第1の方法において必要とされるよりも少ないベースデバイス456を用いた設計を可能にする等、(体積効率が改善されたことに加えて)いくつかのさらなる利点が提供される。この改善を可能にするベースデバイス共用については、上述した。
軸を対向する斜めの角度で配向させる方法によって提供される他の利点は、対向する相互接続間の低減された容量性結合であり、このため、より高速になり、クロストークの傾向がより少なくなる。従来技術の相互接続構造との比較において、寄生容量は、少なくとも部分的には、隣接した垂直相互接続間の重複部の有効総面積の最小化のために、大幅に低減される。具体的には、図5Aの実施形態に示されるように、複数の第1の軸と第2の軸の対を、交互に対向する関係で配置することができ、それによって、第1の軸は、平行な第2の軸に隣接しない。したがって、図5Aでは、1つおきの導電性接続部の軸が逆方向に傾斜する。これは、それぞれの導電性接続部間の重複エリアを最小限に抑える有益な結果をもたらし、そのため、それぞれの導電性接続部間の静電容量が最小限に抑えられ、速度も増加し、それぞれの導電性接続部間にそうでなければ発生するであろうクロストークも最小限に抑えられる。
ステップS6およびS7を実施する他の態様は、アレイ間の各導電性接続が、上記の軸に平行にされるか(斜めの柱部)、または軸に非平行にされるか(階段状の柱部)を選択することである。したがって、ステップS6では、第1の軸に沿った各導電性相互接続を、第1の軸に平行で、したがってアレイの面に対して斜めをなす柱部の形態で形成することができる。同様に、ステップS7では、第2の軸に沿った各導電性相互接続を、第2の軸に平行で、したがってアレイの面に対して斜めをなす柱部の形態で形成することができる。他方、ステップS6は、第1の軸に沿った各導電性相互接続を、第1および第2のアレイ面にほぼ垂直で、基準に対して平行な柱部の形態で形成することによって実施することができ、それによって、導電性相互接続は、相互接続の階段状のセット(一組の階段状部)を形成する。繰り返すが、同様に、ステップS7は、第1および第2の面にほぼ垂直で、したがって上記基準方向に平行な柱部の形態で第2の軸に沿って各導電性相互接続を行うことによって実施することができ、それによって、これらの導電性相互接続部は、相互接続の階段状のセットを形成する。集積回路製作の分野における当業者であれば、平行軸および非平行軸、および/または斜めおよび階段状の柱構造の様々な組み合わせを、本発明の方法を様々な目的に適応させるために用いることができることを認識するであろう。
[メモリ実施形態の例]
本発明のメモリ実施形態の1つの態様は、ベースシリコン回路の上方の垂直軸における複数層間の相互接続を支持するためのアーキテクチャである。図4A〜図4Cまたは図5A〜図5Cに示されるこのようなメモリの実施形態は、「垂直メモリ」または「垂直に配向したメモリ」と呼ばれることがある。メモリは、ワードライン、ビットライン、およびビットラインを多重化するためのベース制御デバイス456(たとえば、FETデバイス)を含む。
本発明のメモリ実施形態の1つの態様は、ベースシリコン回路の上方の垂直軸における複数層間の相互接続を支持するためのアーキテクチャである。図4A〜図4Cまたは図5A〜図5Cに示されるこのようなメモリの実施形態は、「垂直メモリ」または「垂直に配向したメモリ」と呼ばれることがある。メモリは、ワードライン、ビットライン、およびビットラインを多重化するためのベース制御デバイス456(たとえば、FETデバイス)を含む。
このメモリの実施形態では、複数の傾斜したまたは階段状の垂直な柱部は様々な層にアクセスし、メモリは、ワードラインをメモリ層内に有する複数の傾斜したまたは階段状の垂直柱部アクセス相互接続構造の交差部において形成される記憶素子またはノードで構成されている。したがって、複数の傾斜したまたは階段状の垂直な柱部は、垂直に配向したメモリアレイのセルにアクセスするために用いられる。各セルは、たとえば、単一のMOSスイッチングトランジスタおよび記憶コンデンサを含む従来の「1T」DRAMメモリセルであってもよい。
追記型メモリアレイの特定の実施形態は、垂直柱が列またはビットラインの機能を果たし、トンネル接合デバイスをアドレス指定する構造を含む。行導電体は、斜めに傾斜したまたは階段状の垂直柱状導電体の上方または下方のいずれかに形成される。制御素子は、行導電体と、斜めに傾斜したまたは階段状の柱状導電体との間に形成される。単一のメモリ記憶素子または複数のメモリ記憶素子は、斜めに傾斜したまたは階段状の柱状導電体と行導電体との交差部に形成される。
本発明に従って形成される相互接続構造を用いる様々なその他の実施形態をなすことが可能である。たとえば、複数層の斜めに傾斜したまたは階段状の柱部は、Z方向(すなわち、基板に垂直な方向)に積層された複数の行を有する垂直メモリアレイにアクセスすることができる。この場合、メモリ素子は、傾斜したまたは階段状の柱状導電体と積層された行のそれぞれとの交差部に形成される。直列に接続された記憶素子および制御素子からなる各メモリセルは、斜めに傾斜したまたは階段状の柱状導電体と積層された行の1つとの交差部に構築される。メモリ素子は、抵抗制御素子と直列に接続された抵抗性記憶素子を含むことができる。
このようなアレイでは、各傾斜したまたは階段状の柱状相互接続のベースにある半導体制御素子は、行制御ラインを介してビットラインに対して選択可能である。複数の柱状相互接続は、たとえば、斜めに傾斜した柱状相互接続が、個々のメモリ素子へのアクセスを維持するために対向する角度(互いに逆の角度)で構築される場合は、ベース半導体デバイスと共用されることができる。したがって、このようなアレイでは、必要なベース半導体制御デバイスは少なくなる。典型的には、従来の柱状相互接続を用いる構造と比較すると、必要なベース半導体制御デバイスの数は、わずか3分の1である。
関連する1実施形態では、記憶素子は、溶融される前には高いオフ状態抵抗を示し、電極間に低抵抗フィラメントを形成するのに十分なエネルギーで溶融された後には低いオン状態抵抗を示すトンネル接合酸化物を含むことができる。同様に、制御素子は、高い読出し状態抵抗および低い書込み状態抵抗を示すトンネル接合酸化物を含むことができる。
柱部、共通の駆動相互接続、および/またはセンスラインの行制御選択を行うことを含めて、支持回路(サポート回路)を本発明に従って形成されるメモリに対して設けることができる。各柱状導電体は、そのベースにおいて接続される半導体制御デバイスを含むことができる。1つの実施形態では、各柱部のベースにおいて接続される半導体デバイスは、そのゲートがアレイの外部にあるデバイスによって制御される電界効果型トランジスタ(FET)である。行制御素子は、アレイを通過する行間の柱部FETのゲートを制御する。各柱部は、行制御ラインと直交する1つまたは複数のラインによって選択可能である。
斜めに傾斜したまたは階段状の柱部アクセスメモリに対する支持回路は、斜めに傾斜したまたは階段状の柱状導電体と交差するメモリの層における水平または垂直に配向した列相互接続ラインの多重化をもたらすことができる。垂直メモリ層を通過する水平または垂直に配向した相互接続の層は、アレイの外部にある従来の機能素子によって制御され、駆動モードまたはセンスモードにおいて動作させられる。これらの相互接続ラインがセンスモードで用いられるときは、アレイの外部にある機能素子は、読出し電流の比較と書込み電流の比較のためのセンス増幅器回路を含む。これらのラインはまた、読出し電圧基準と書込み電圧基準を提供するためにも用いられることができ、この場合、アレイの外部にある機能素子は、読出し電圧基準源および書込み電圧基準源、および多重化を含む。
構造について2つの層を含む単純な実施形態から開始して述べたが、他の実施形態は、各アレイが層内に配置された複数のアレイを含むことができる。したがって、複数の層上のセルは、図2および図3の実施形態に示されるように、選択的に相互接続される。いくつかの応用形態では、構造は、たとえば、2〜8の層を含むことができる。構造の他の実施形態は、8〜12の層を含むことができる。各層に関連するオーバーヘッドコストを含む当該技術分野で既知の多くの他の構造と違って、本発明に従って形成される構造において対応できる層の数には既知の制限はない。したがって、12より多くの層があってもよく、層の数には、本質的に制限はない。
「産業上の利用の可能性」
本発明の相互接続構造は、メモリ集積回路等の半導体デバイスにおいて特に有用である。上記のメモリ実施形態の例のような集積回路タイプを含む多くのタイプの集積回路を、本発明に従って作製される相互接続構造を有して形成することができる。このような構造およびそれらを用いる集積回路は、携帯電話や固定電話、デジタルカメラおよびカムコーダ、(デスクトップおよびポータブルコンピュータ、計算機、および個人用携帯型情報機器(PDA)ならびにそれらの周辺デバイス等の)コンピューティングデバイス、CD、DVD、音楽およびビデオ用プレーヤ等のメディアプレーヤなどの装置、ならびに文書を印刷したり、スキャンしたり、記憶したり、コピーしたり、ファクシミリ再生したり、および送信したりするための装置において有用である。後者の装置は、多機能デバイスを備えることができる。
本発明の相互接続構造は、メモリ集積回路等の半導体デバイスにおいて特に有用である。上記のメモリ実施形態の例のような集積回路タイプを含む多くのタイプの集積回路を、本発明に従って作製される相互接続構造を有して形成することができる。このような構造およびそれらを用いる集積回路は、携帯電話や固定電話、デジタルカメラおよびカムコーダ、(デスクトップおよびポータブルコンピュータ、計算機、および個人用携帯型情報機器(PDA)ならびにそれらの周辺デバイス等の)コンピューティングデバイス、CD、DVD、音楽およびビデオ用プレーヤ等のメディアプレーヤなどの装置、ならびに文書を印刷したり、スキャンしたり、記憶したり、コピーしたり、ファクシミリ再生したり、および送信したりするための装置において有用である。後者の装置は、多機能デバイスを備えることができる。
本発明のその他の実施形態は、本明細書を検討するか、または本明細書に開示されている発明を実施することによって、当業者には明白となるであろう。たとえば、斜めに傾斜したまたは階段状の柱部は、対をなす平行な斜め軸の複数の組、および/または、対をなす対向する斜め軸の複数の組に沿って配列されてもよい。本明細書および本明細書に開示される実施例は、例示としてのみ考慮され、本発明の真の範囲および思想は添付の特許請求の範囲によって規定されることが意図されている。したがって、本発明の範囲は、例示した実施形態によってではなく、添付の特許請求の範囲およびその法的な等価物によって決定されるべきである。
Claims (10)
- a)第1の面に配置された配線手段の第1のセットと、
b)前記第1の面にほぼ平行な第2の面に配置された配線手段の第2のセットと、
c)前記第1および第2の面に対して斜めに配向した少なくとも1つの軸に沿って配置された、前記第1のセットの選択された配線手段と前記第2のセットの選択された配線手段とを電気的に結合する手段
を備える相互接続構造。 - a)セルの第1のアレイと、
b)セルの少なくとも1つの第2のアレイと、
c)前記第1のアレイのセルと前記第2のアレイのセルとを電気的に結合するように構成された相互接続であって、該相互接続の少なくともいくつかは、前記第1および第2のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、相互接続
を備える集積回路のための構造。 - a)それぞれが層内に配置され、第1の層内に配置されたセルの第1のアレイおよび第2の層内に配置されたセルの少なくとも1つの第2のアレイを含むセルの複数のアレイと、
b)前記第1の層内のセルと、少なくとも前記第2の層のセルとを電気的に結合するように構成された相互接続であって、該相互接続の少なくともいくつかは、前記第1および第2の層に対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合され、それによって、複数の層内のセルが選択的に相互接続されることからなる、相互接続
を備える集積回路のための構造。 - セルの少なくとも2つのアレイを備える集積回路であって、前記アレイのセルは、前記第1のアレイのセルと前記第2のアレイのセルとを電気的に結合するように構成された相互接続によって選択的に相互接続され、前記相互接続の少なくともいくつかは、前記第1および第2のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、集積回路。
- セルの少なくとも2つのアレイを備えるメモリであって、前記アレイのセルは、前記第1のアレイのセルと前記第2のアレイのセルとを電気的に結合するように構成された相互接続によって選択的に相互接続され、前記相互接続の少なくともいくつかは、前記第1および第2のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、メモリ。
- 少なくとも1つのメモリを備える大容量記憶装置であって、前記メモリは、セルの少なくとも2つのアレイを含み、前記アレイのセルは、前記第1のアレイのセルと前記第2のアレイのセルとを電気的に結合するように構成された相互接続によって選択的に相互接続され、前記相互接続の少なくともいくつかは、前記第1および第2のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、大容量記憶装置。
- a)セルの第1のアレイを形成するステップと、
b)前記第1のアレイにほぼ平行なセルの少なくとも1つの第2のアレイを形成するステップと、
c)前記第1および第2のアレイに対して斜めに配向した少なくとも1つの軸に沿って配置された導電性相互接続によって、前記第1のアレイの個々のセルと、前記第2のアレイの個々のセルとを選択的に結合するステップ
を含む、構造を作製するための方法。 - 前記選択的に結合するステップ(c)は、前記導電性相互接続を第1および第2の軸に沿って配置することによって行われ、前記軸の少なくとも1つは、前記第1および第2の面に対して斜めに配向し、オプションとして、前記第1の軸と第2の軸は、前記第1の面と第2の面に垂直な第3の軸から反対方向に傾斜し、それによって、前記第1の軸と第2の軸は、オプションとして対向することからなる、請求項7に記載の方法。
- 前記第1の軸と第2の軸の複数の対は、交互に対向する関係で配置され、それによって、第1の軸は、平行な第2の軸に隣接せず、それによりそれぞれの導電性接続間の重複領域が最小限に抑えられ、それによって、前記第1および第2の軸は、それぞれの導電性接続間の静電容量を最小限に抑えるように適切に配置されることからなる、請求項8に記載の方法。
- 請求項7〜9のいずれかに記載の方法によって作製される構造。
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