CN116261324A - 垂直dram结构及形成方法 - Google Patents

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Abstract

本公开涉及垂直DRAM结构及形成方法。实施例提供了一种集成电容器，其设置在垂直栅极全环绕存储器单元晶体管正上方并与之对齐。在一些实施例中，可以在相邻字线之间提供气隙以在字线之间提供低k介质效应。在一些实施例中，底部位线结构可以跨多个层分开。在一些实施例中，第二层级的垂直单元可以定位在第一层级的垂直单元之上。

Description

垂直DRAM结构及形成方法
技术领域
本公开总体涉及垂直DRAM结构及形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定面积中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
半导体存储器器件包括例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储器单元只有一个晶体管和一个电容器，因此它提供了高的集成度。垂直DRAM以更小的占地面积 (footprint)提供DRAM技术，这会导致需要解决的潜在额外问题。
发明内容
根据本公开的一方面，提供了一种半导体结构，包括：第一半导体柱，设置在位线布线之上并耦合到所述位线布线，所述位线布线沿着第一方向延伸；栅极电介质，横向环绕所述第一半导体柱；栅极电极，横向环绕所述栅极电介质，所述栅极电极沿着垂直于所述第一方向的第二方向延伸，所述栅极电极连续地延伸以横向环绕相邻的第一半导体柱的栅极电介质；以及电容器，设置在所述第一半导体柱正上方，所述电容器的上电极耦合到电源线布线。
根据本公开的一方面，提供了一种形成半导体结构的方法，包括：在衬底之上沉积第一绝缘层；在所述第一绝缘层中形成位线布线，所述位线布线具有第一纵向方向；在所述第一绝缘层之上沉积半导体材料层；将所述半导体材料层图案化为沿着所述位线布线设置的多个柱；在所述柱之上沉积栅极电介质层；在所述栅极电介质层之上沉积第二绝缘层；以及在所述多个柱中的每个柱正上方形成电容器。
根据本公开的一方面，提供了一种形成半导体结构的方法，包括：在第一绝缘层中形成开口，所述开口暴露第一晶体管的第一垂直沟道区域的上表面，所述第一垂直沟道区域被栅极电介质和栅极电极横向围绕，所述栅极电极横向跨越以进一步围绕第二晶体管的第二垂直沟道区域；在所述开口中、在所述第一晶体管的导电区域之上沉积共形第二绝缘层；沉积顶部电极层以便填充所述开口的剩余部分，所述顶部电极层在所述第一绝缘层的上表面之上延伸；以及分离所述顶部电极层和所述第二绝缘层以在所述第一垂直沟道区域之上形成第一电容器和在所述第二垂直沟道区域之上形成第二电容器。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1以三维视图示出了根据一些实施例的两层级的垂直DRAM的示例。
图2示出了根据一些实施例的电路图。
图3A、图3B和图3C至图28A和图28B示出了根据一些实施例的形成垂直DRAM的工艺的中间视图。
图29至图41A和图41B示出了根据其他实施例的形成垂直DRAM的各种工艺的中间视图。
具体实施方式
以下公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，下面的说明中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中除了附图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可以类似地进行相应解释。
本公开的实施例提供了一种动态随机存取存储器(DRAM)单元和单元阵列，其利用可堆叠的垂直设计来实现三维单元密度。DRAM利用存取晶体管和电容器来存储存储器元件。DRAM是一种易失性存储器，必须被定期地刷新。实施例将DRAM集成到后段制程(backend of line， BEOL)工艺中，该工艺利用垂直栅极全环绕(GAA)晶体管和设置在垂直GAA晶体管正上方的电容器。与传统DRAM相比，这种布置使用更少的表面积来完成存储器单元和阵列。然而，随着布局变得更加紧凑，必须注意确保保持适当地将每个存储器单元与其他相邻存储器单元分开的电特性，从而防止不需要的存储器特性。实施例提供了堆叠存储器单元以实现三维布局的能力。在这样的实施例中，例如，可以在第一层级的存储器单元之上沉积和形成第二层级的存储器单元，并且可以在第二层级的存储器单元之上沉积和形成第三层级的存储器单元，等等。实施例还提供了使用双层位线布线的能力，该双层位线在相邻位线之间提供了更好的分离，从而降低了寄生电容，因此降低了存储器单元RC(电阻/电容特性)，从而提高了读取/写入周期时间。实施例还提供了在相邻写入线布线之间集成气隙的能力，这也降低了寄生电容，这进一步有助于降低存储器单元RC并改进读取/写入循环时间。实施所公开实施例的堆叠和其他特征能够实现 4F2的存储器占地面积。实施例还利用单片工艺来沉积和形成存储器单元的各种组件，从而导致低热预算和进一步的密度增益。
图1示出了根据一些实施例的多层级的三维(3D)垂直DRAM器件的示例部分。图1是立体图或透视图，其中一些特征被省略以使说明更清楚。图3A、图3B和图3C至图41A和图41B是根据一些实施例的垂直存储器器件的制造中的中间阶段的视图。图1定义了几个横截面，这些横截面可以在下面的讨论中提及。横截面A-A沿着BL 12的纵轴。横截面B-B 沿着WL 28的围绕沟道区域22的纵轴并且在例如垂直于横截面A-A的方向上。横截面C-C平行于横截面A-A并且延伸穿过与横截面A-A相邻的位线12。为了清楚起见，随后的图参考了这些参考横截面。一般来说，以“A”结尾的图表示穿过横截面A-A的横截面，而以“B”结尾的图表示穿过横截面B-B的横截面。图1、图6、图8、图12、图14、图18、图 20、图22、图25、图29和图32是三维视图。图3A、图4A、图5A、图 7A、图9A、图9C、图9D、图10A、图11A、图13A、图15A、图 16A、图16C、图17A、图17C、图19A、图21A、图23A、图24A、图 26A、图27A、图28A、图30A、图31A、图33A、图35A、图36A、图 37A、图38A、图39A、图40A和图41A是沿着与图1中的参考横截面A- A类似的横截面示出的截面图。图3B、图4B、图5B、图7B、图9B、图 10B、图11B、图13B、图15B、图16B、图17B、图19B、图21B、图 23B、图24B、图26B、图27B、图28B、图30B、图31B、图33B、图 35B、图36B、图37B、图38B、图39B、图40B和图41B是沿着与图1 中的参考横截面B-B类似的横截面示出的截面图。图3C、图4C和图27C 是沿着与图1中的参考横截面C-C类似的横截面示出的截面图。图9E、图15C、图23C和图30C是俯视图。图34A、图34B、图34C、图34D和图34E包括混合视图，其具有水平截面图和沿着与参考横截面A-A类似的横截面示出的截面图两者。图2示出了根据一些实施例的电路图。除非另有说明，否则相似的附图标记表示相似的结构，其可以使用与别处描述的相似的工艺和材料制成。
在图1中，3D DRAM器件包括3D DRAM器件的每个存储器单元的垂直栅极全环绕场效应晶体管(GAAFET)和集成电容器。实施例DRAM 存储器单元包括垂直GAA晶体管，其栅极输入耦合到字线(WL)布线、第一腿(即，源极/漏极)耦合到位线(BL)布线，第二腿(即，源极/漏极)耦合到充电单元电容器。电容器的另一端耦合到第一参考电压，例如地。源极/漏极或(一个或多个)源极/漏极区域可以指源极或漏极，单独还是共同指代取决于上下文。基于晶体管中使用的材料和杂质的类型，区域可以是源极或漏极。
第一层级100/100A包括设置在垂直DRAM器件的底部上的存储器阵列，并且第二层级100/100B包括位于第一层级100A上的存储器阵列。在所示实施例中，第一层级100A包括字线(WL)28布线，在每个WL 28 之间具有气隙32。它们形成在包括电介质层10A和10B以及分别与位线 (BL)12A和12B相对应的布线图案的两层布线之上。栅极电介质24围绕(横向环绕)嵌入在WL 28中的每个单元的栅极沟道。第一层间电介质 (ILD)34形成在WL 28之上，并且包括底部电极38、电容器电介质40 和顶部电极42的金属-绝缘体-金属(MIM)电容器形成在第一ILD 34 内。穿过第二ILD 44的电源线过孔52将顶部电极42耦合到电源线 (SL)56布线。第二层级100B类似于第一层级100A，并且字线过孔23 将每一层级中的相应WL 28彼此耦合。
图2示出了根据一些实施例的垂直3D DRAM的部分电路图。该电路图示出了具有第一层级100A、第二层级100B和第三层级100C的三层级结构，每一层级包括存储器单元5的存储器阵列100。如图2所示，每个存储器单元5包括与单元电容器43配对的晶体管。位线12耦合到晶体管的源极/漏极。单元电容器43的底部电极38耦合到晶体管的相反源极/漏极。单元电容器43的顶部电极42耦合到电源线56。晶体管的栅极耦合到字线28布线。如图2所示，列中的例如层级100A的每条字线28耦合在一起(为了清楚起见，仅示出了其中的一些字线)，而行中的每一条电源线56和位线12耦合在一起。每个层级(例如，100A、100B、100C)的字线28也可以垂直地耦合在一起。应当理解，图2中的电路图仅具有代表性，并且可以水平和/或垂直地添加附加层级和附加晶体管/电容器对。
DRAM通过以下方式而在写入模式下操作：在BL上施加充电电压或第一参考电压(例如，接地)，然后使WL对电容器充电或对电容器放电，从而分别将1或0写入电容器。DRAM通过以下方式而在读取模式下操作：在BL上施加介于充电电压和第一参考电压之间的第二参考电压。然后启用WL。如果BL电压由于电容器开始对BL放电而增加，则确定为 1。如果BL电压因为其开始对电容器充电而降低，则确定为0。
图3A、图3B和图3C至图4A、图4B和图4C示出了根据一些实施例的两层位线结构的形成。在图3A、图3B和图3C中，提供衬底2并在其上沉积电介质层10A，其中在衬底2和电介质层10A之间插入任意数量的层和器件特征。
衬底2可以为半导体衬底，该衬底可以为硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底2可以掺杂有p型或n型杂质。在其他实施例中，衬底2可以为载体衬底，例如玻璃载体、陶瓷载体等。电介质层 10A可以是任何合适的电介质层类型。在一些实施例中，电介质层10A可以是层间电介质(ILD)或金属间电介质(IMD)等，并且可以是重分布结构或互连中的层。电介质层10A可以包括使用例如FCVD、旋涂、CVD 或其他沉积工艺形成的电介质材料。电介质层10A可以由含氧电介质材料形成，该电介质材料可以是基于氧化硅的电介质材料，例如氧化硅(例如，使用原硅酸四乙酯(TEOS)作为工艺气体形成)、碳氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃 (BPSG)等。
接下来，在电介质层10A中形成沟槽。可以通过合适的光蚀刻工艺来形成沟槽。例如，可以在电介质层10A之上形成抗蚀剂层(未示出)并通过光掩模将该抗蚀剂层暴露于光源，然后将其图案化到抗蚀剂层上。接下来，根据光掩模的图案将抗蚀剂层显影和固化，从而在抗蚀剂层中形成开口。抗蚀剂层被用作用于执行蚀刻工艺的掩模。蚀刻工艺可以包括湿法和/ 或干法蚀刻工艺以将抗蚀剂层的开口转移到下层。在一些实施例中，可以在抗蚀剂层和目标层(在这种情况下，为电介质层110)之间使用额外的蚀刻掩模。在一些实施例中，蚀刻工艺利用各向同性蚀刻将沟槽图案化到电介质层10A中。在一些实施例中，与随后形成的过孔14相对应的过孔开口可以被制成穿透电介质层10A，例如沿着一个或多个沟槽。
在形成沟槽之后，通过在沟槽中沉积导电材料来形成BL 12A并且通过在过孔开口中沉积导电材料来形成过孔14。例如，可以在开口中和沟槽中以及掩模之上沉积种子层，在种子层的部分之上形成掩模，然后可以使用镀敷工艺将导电材料沉积在种子层的暴露部分上。在镀敷工艺之后，可以去除掩模，并蚀刻掉多余的种子层。BL 12A对应于根据存储器阵列的行在纵向方向上伸展或延伸的布线图案。BL 12A和过孔14的导电材料可以包括任何合适的材料，例如钌、铜、锡、钨、钴、铝、金、钛、氮化钛、钽、氮化钽等、它们的合金、它们的组合等。在一些实施例中，可以首先沉积阻挡层以抑制导电材料扩散到周围的电介质层10A中。阻挡层可以由诸如氮化钛等之类的任何合适的材料来形成并且可以通过CVD、 PVD、ALD或其他合适的工艺来沉积。在一些实施例中，可以使用平坦化工艺，例如CMP工艺，以使BL 12A的上表面与电介质层10A的上表面齐平。其他工艺可以用于在电介质层10A中形成BL 12A和过孔14。
在图4A、图4B和图4C中，将第二电介质层10B沉积在电介质层 10A之上。图4A、图4B和图4C中的视图分别跟随对图3A、图3B和图 3C所示的结构执行的工艺。为了简单起见，在这些和随后的图中省略了衬底2和中间层(如果使用的话)的视图。可以使用与用于形成电介质层 10A类似的那些工艺和材料来形成电介质层10B。(例如，图4A的)BL 12B和过孔14可以使用与用于形成上述BL 12A和过孔14类似的那些工艺和材料来形成。BL 12B对应于根据存储器阵列的行在纵向方向上伸展或延伸的布线图案。类似地，过孔13和过孔16可以使用与用于形成过孔14 类似的那些工艺和材料来形成。过孔13被形成为延伸穿过电介质层10B以接触BL 12A，并且过孔16被形成为延伸穿过电介质层10A和电介质层 10B两者以接触下面的特征。具体地，过孔16可以用于将电源线(SL) 布线布局到下面的金属化图案。图4B示出了BL可以被分离成BL 12A和 BL 12B，从而提供比在同一电介质层中伸展或延伸所有BL更好的分离，这降低了相邻BL之间的寄生电容。这进而降低了RC并提高了开关速度，使得存储器的读取/写入时间也增加了。
在图5A和图5B中，提供了与图4A、图4B和图4C中所示的实施例类似的实施例，不同之处在于BL 12包括在单个电介质层10中。可以使用与用于形成电介质层10A类似的那些工艺和材料来形成电介质层10。 (例如，图5A的)BL 12和过孔14可以使用与用于形成上述BL12A和过孔14类似的工艺和材料来形成。除非另有说明，否则剩余图均以单层 BL结构示出，然而，应当理解，关于图4A、图4B和图4C所示的双层 BL结构可以替代地用在每一个随后示出的实施例中。
图6是图5A和图5B所示的已经在电介质层10和BL 12之上沉积半导体材料层20之后的结构的透视图。图7A和图7B中的视图分别跟随对图5A和图5B所示的结构执行的工艺。在图7A和图7B中，半导体材料层20沉积在电介质层10和BL 12之上。半导体材料层20可以是任何合适的材料，包括上面列出的用于衬底2的那些材料中的任何一种，或者例如半导体氧化物，例如氧化铟(InO)、氧化锌(ZnO)、氧化镓(GaO)、氧化铟锌(IZO)、氧化铟钨(IWO)、氧化铟锡(ITO)、氧化铟锌镓 (IZGO)等或它们的组合。在其他实施例中，半导体材料层20可以包括非晶或结晶形式的多晶硅。
可以使用诸如CVD、PVD、分子束外延(MBE)等之类的任何合适的沉积技术来沉积半导体材料层20。在一些实施例中，可以通过注入工艺将一种或多种掺杂剂注入到半导体材料层20中。在一些实施例中，可以在沉积半导体材料层20之后和/或在对半导体材料层20进行图案化以形成沟道区域22(参见图8、图9A和图9B)之后通过注入工艺来注入掺杂剂。在一些实施例中，在外延生长了半导体材料层20情况下，外延生长的材料可以在生长期间被原位掺杂，这可以代替注入或者可以在注入之外进行。在一些实施例中，注入可以在后续工艺中进行，例如，在半导体材料层20成形之后。取决于所需的导电类型，注入可以使用合适的n型或p 型杂质。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在 1013cm-3至1014cm-3的范围内。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。
图8是图9A和图9B所示的在半导体材料层20已经被图案化为沟道区域22之后的结构的透视图。图9A、图9B、图9C和图9D中的视图跟随对图7A和图7B所示的结构执行的工艺。图9E中的视图是图8所示的结构的俯视图。图9C和图9D示出了根据一些实施例的可能由图案化工艺产生的沟道区域22的侧壁的各种形状。图9E示出了可能由图案化工艺产生的沟道区域22的上表面的各种形状的组合视图。
在图9A和图9B中，半导体材料层20被图案化为柱，这些柱是沟道区域22。图案化工艺可以通过以下方式来执行：在半导体材料层20之上形成光致抗蚀剂掩模，显影光掩模以在其中形成与半导体材料层20的待去除部分相对应的开口，然后蚀刻暴露的半导体材料层20，从而留下用于沟道区域22的柱。蚀刻工艺可以使用对半导体材料层20的材料具有选择性的任何合适的蚀刻剂并且可以使用湿法蚀刻或干法蚀刻。如图9A和图 9B所示，所得柱22/22A可以具有基本上竖直的侧壁。然而，在图9C和图9D中，在一些实施例中，沟道区域22/22B可以具有凹入的(例如，图 9C所示)或凸出的(例如，图9D中的沟道区域22/22C所示的)的侧壁。在一些实施例中，用于沟道区域22的柱可以具有锥形的侧壁使得它们在顶部更窄并且在底部更宽(即，宽度Wtop小于宽度Wbottom)，或倒锥形的侧壁使得它们在顶部更宽并且在底部更窄(即，宽度Wtop大于宽度 Wbottom)。这些差异中的每一个都可能由用于去除半导体材料层20的不需要部分的蚀刻工艺条件而引起。应当理解，单个实施例可以实现用于沟道区域22的这些类型的侧壁的任何组合。
图9E示出了提供沟道区域22的自上而下形状的各种配置的俯视图。尽管在一个图中示出了各种配置，但是应当理解，它们不必全部存在于单个实施例中(尽管它们可以全部存在于单个实施例中)。实施例可以包含任意数量的任意所示形状等的组合，这取决于用于产生沟道区域22柱的掩蔽和蚀刻工艺。下面描述的形状不需要是这样的完美表示，并且应当被理解为允许一些误差，例如，对于任何给定的测量，相比于该测量的理想表示可以有约0％到30％的误差。沟道区域22-1的形状示出了沟道区域在俯视图中可以具有圆形轮廓。沟道区域22-2和22-3的形状示出了沟道区域在俯视图中可以具有椭圆轮廓(或长圆形轮廓)(这些形状可以水平设置(例如，22-2)、竖直设置(例如，22-3)、或以两者之间的任何角度设置)。沟道区域22-4的形状示出了沟道区域在俯视图中可以具有正方形轮廓，其也可以可选地具有圆角，如图所示。沟道区域22-5和22-6的形状示出了沟道区域在俯视图中可以具有矩形轮廓(这些形状可以水平设置 (例如，22-5)、竖直设置(例如，22-6)、或以两者之间的任何角度设置)。沟道区域22-7的形状示出了沟道区域在俯视图中可以具有菱形或斜方形轮廓，其也可以可选地具有圆角。沟道区域22-8的形状示出了沟道区域在俯视图中可以具有正方形(或矩形)轮廓，其也可以可选地具有倒圆角，如图所示。沟道区域22-9的形状示出了沟道区域在俯视图中可以具有其他多边形轮廓，例如三角形、五边形、六边形等，其也可以可选地具有圆角。
图10A和图10B是在栅极电介质24和功函数层25已经沉积在沟道区域22之上之后图8所示的结构的截面图。图10A和图10B中的视图跟随对图9A和图9B所示结构执行的工艺。栅极电介质24可以包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极电介质24可以还包括或替代地包括高k电介质材料。在这样的实施例中，栅极电介质24可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧 (La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)、它们的组合等的金属氧化物或硅酸盐。栅极电介质层24的形成方法可以包括分子束沉积 (MBD)、ALD和PECVD等。栅极电介质24可以横向环绕沟道区域22 并且提供与随后形成的栅极电极的电分离。
在形成栅极电介质24之后，可以可选地在栅极电介质24之上形成一个或多个功函数层25。功函数层25可以包括用于将所得栅极的功函数调整到基于器件设计的期望值的不同材料。在一个实施例中，功函数层25 可以包括一层或多层氮化钛(TiN)、钛铝(TiAl)、钛铝碳(TiAlC)、钽硅(TaSi)、它们的组合等。在沉积功函数层25之后，可以使用可接受的图案化工艺对功函数层25进行图案化，以在每个沟道区域22之上分离功函数层25。在一些实施例中，例如图10B所示，功函数层25可以跨越沟道区域22的阵列中的多个沟道区域22。在剩余图中，为了简单起见，功函数层25的视图被省略。
图11A和图11B示出了使用诸如MBD、ALD、PECVD等之类的合适的沉积工艺在栅极电介质24之上沉积导电栅极电极层26。栅极电极层26 横向环绕栅极电介质24。图11A和图11B中的视图分别跟随对图10A和图10B所示的结构执行的工艺。如图11A和图11B所示，导电栅极电极层26可以沉积到大于沟道区域22的高度的厚度。栅极电极层26可以包括含金属材料，例如氮化钛(TiN)、氮化钽(TaN)、氮化钛铝 (TiAlN)、钨(W)、碳氮化钛铝(TiAlCN)、碳化钽(TaC)、钴 (Co)、钌(Ru)、铝(Al)、它们的组合、它们的多层等。在一些实施例中，在沉积栅极电极层26之前，WL过孔23可以形成为穿过栅极电介质24和下面的电介质层10以耦合到下面的导电特征，例如用于布局WL 信号的金属化。WL过孔23可以通过可接受的光图案化工艺来制成，该工艺穿过栅极电介质24和电介质层10图案化开口以暴露下面的导电特征。然后可以使用与以上关于过孔14和/或16描述的那些类似的工艺和材料来形成导电材料。
图12是图13A和图13B所示的在对栅极电极层26执行平坦化工艺以平整栅极电极层26并使栅极电极层26水平使得栅极电极层26的上表面与沟道区域22的上表面和栅极电介质24的上表面齐平之后的结构的透视图。图13A和图13B中的视图分别跟随图11A和图11B。平坦化工艺可以去除栅极电介质24(和功函数层25，如果使用的话)的上部以及沟道区域22的部分。平坦化工艺可以利用任何合适的工艺，例如CMP工艺、回蚀工艺或它们的组合。
图14是图15A、图15B和图15C所示的在栅极电极层26被凹陷和蚀刻以形成字线(WL)28布线图案，WL 28在与存储器阵列的列相对应的纵向方向上伸展或延伸之后的结构的透视图。图15A和图15B中的视图分别跟随对图13A和图13B所示的结构执行的工艺。图15C中的视图是俯视图。在图14、图15A、图15B和图15C中，蚀刻工艺用于使栅极电极层26(和功函数层25，如果使用的话)的上表面凹陷，以从栅极电极层 26暴露栅极电介质24和沟道区域22的上部并且提供沟道区域22的上表面与栅极电极层26的上表面的垂直分离。蚀刻工艺可以包括对栅极电极层26使用合适的蚀刻剂。此外，在图14、图15A、图15B和图15C中，使用图案化工艺将栅极电极层26的部分与栅极电极层26的其他部分分开以形成WL 28。WL 28可以如图所示布置，使得栅极阵列一起耦合到单个 WL信号，该信号在被激活时同时切换整个栅极阵列。图案化工艺可以包括在栅极电极层26之上形成光致抗蚀剂，在光致抗蚀剂中图案化开口，以及使用光致抗蚀剂作为掩模来蚀刻栅极电极层26以形成WL 28，其包括环绕沟道区域22(由栅极电介质24和功函数层25(如果使用的话)分开)的栅极电极。在图案化WL28之后，可以通过合适的工艺来去除光致抗蚀剂，例如通过灰化工艺。可以以任一顺序来执行凹陷和图案化工艺。
图16A、图16B和图16C示出了第一层间电介质(ILD)层34(参见图17A、图17B和图17C)的沉积的中间阶段，该ILD层被示出为部分 ILD层30。根据一些实施例，图16A和图16B中的视图分别跟随对图15A 和图15B所示的结构执行的工艺。根据其他实施例，图16C中的视图类似于图16A的视图。在图16A和图16B中，部分ILD层30是通过CVD工艺来沉积的，该CVD工艺使得部分ILD层30在相邻WL 28之间的狭缝之上合并，从而在相邻WL 28之间形成气隙32。气隙32在相邻WL 28之间提供高电介质分离，这又导致WL 28之间的泄漏更少。如左侧放大椭圆的标注所示，在一些实施例中，气隙32可以衬有部分ILD层30的材料的薄层。如右侧放大椭圆的标注所示，在一些实施例中，气隙32可以具有与 WL 28的侧壁重合的侧壁和与栅极电介质24的上表面重合的底表面。部分ILD层30的材料可以是任何合适的绝缘材料，例如氧化硅、碳氧化硅、碳化硅、氮化硅、碳氮化硅、碳氮氧化硅等，或它们的组合。
在图16C中，部分层间电介质(ILD)层30填充相邻WL 28之间的狭缝，而不是形成气隙32。可以使用诸如PVD、ALD等之类的任何合适的沉积技术来沉积部分ILD层30。
图17A、图17B和图17C示出了第一ILD 34的沉积完成。根据一些实施例，图17A、图17B和图17C中的视图分别跟随对图16A、图16B和图16C所示的结构执行的工艺。在图17A、图17B和图17C中，可以继续用于形成部分ILD层30的沉积工艺以形成第一ILD 34，使得第一ILD 34 的上表面高于沟道区域22的上表面。第一ILD 34的在沟道区域22之上的厚度将提供用于在沟道区域22之上形成垂直电容器的垂直间距。根据一些实施例，在图17A中，气隙32保持在相邻WL 28之间。根据其他实施例，在图17C中，第一ILD 34的材料填充相邻WL 28之间的狭缝。图 17B可以用作图17A或图17C的视图。为了简单起见，进一步示出的实施例描绘了气隙32，然而，应当理解，可以替换在相邻WL 28之间具有填充空间的实施例(例如，图17C中所示)。
根据一些实施例，在沉积第一ILD 34之后，可以执行平坦化工艺以平整第一ILD34的上表面。
图18是图19A和图19B所示的在第一ILD 34中在沟道区域22之上形成开口36之后的结构的透视图。图19A和图19B中的视图分别跟随对图17A和图17B所示的结构执行的工艺。开口36可以通过可接受的光图案化工艺来形成。在一些实施例中，开口36的在开口36的底部的宽度小于沟道区域22和栅极电介质24的组合的宽度，例如小于或等于沟道区域 22的宽度。如图19A和图19B所示，第一ILD 34的在WL 28和开口36 的底部之间的厚度提供了与随后在开口36中形成的电容器的电隔离。
图20是图21A和图21B所示的在沟道区域22之上、在第一ILD 34 中的开口36中形成电容器层之后的结构的透视图。图21A和图21B中的视图分别跟随对图19A和图19B所示的结构执行的工艺。可以通过在每个沟道区域22之上沉积形成金属-绝缘体-金属(MIM)单元电容器结构的连续材料层来填充开口36。单元电容器结构的材料层可以通过任何合适的工艺来形成。在一个工艺中，通过共形沉积工艺，例如通过ALD或CVD 等，将一系列共形层沉积在开口36中。第一个这样的层是底部电极38。接下来，将电容器电介质40沉积在底部电极38上的开口36中。最后，将顶部电极42沉积在电容器电介质40之上。底部电极38、电容器电介质 40和顶部电极42一起被称为单元电容器43。
底部电极38可以由任何合适的导电材料制成，例如用于形成栅极电极层26的任何候选材料，其中一些在此重复，例如钛、氮化钛、钽、氮化钽、钨、钴、铝或它们的组合。顶部电极42可以如底部电极38一样由任何候选材料制成，并且在一些实施例中，可以由与底部电极38相同的材料制成。电容器电介质40可以包括氮化物层、氮化硅层或其他具有高k 介电常数的电介质材料层。在一些实施例中，电容器电介质40是通过低温CVD或等离子体增强CVD(PECVD)方法沉积的氮化硅层。在一些实施例中，电容器电介质层是上述用于栅极电介质层24的一种或多种候选材料。
图22是图23A、图23B和图23C所示的在使用平坦化工艺来去除底部电极38、电容器电介质40和顶部电极42的多余部分从而形成单元电容器43之后的结构的透视图。图23A和图23B中的视图分别跟随对图21A 和图21B所示的结构执行的工艺。图23C中的视图是图22所示的结构的俯视图。在形成顶部电极42之后，可以使用平坦化工艺以从第一ILD 34 之上去除多余的材料。平坦化工艺还使得顶部电极42、电容器电介质40 和底部电极38的上表面齐平。
在图24A和图24B中，将第二ILD 44沉积在第一ILD之上，并在其中形成开口46以暴露单元电容器43的顶部电极42，穿过第二ILD 44和第一ILD 34来形成过孔开口48以暴露过孔16，并且在开口46和过孔开口48之上形成沟槽50，使得随后在开口46、过孔开口48和沟槽50中形成的导电填充物将单元电容器43的顶部电极42和过孔16全部电气和实体地耦合在一起。图24A和图24B中的视图分别跟随对图23A和图23B所示的结构执行的工艺。
第二ILD 44的沉积可以使用与用于沉积第一ILD 34类似的工艺和材料来执行。可以使用可接受的光刻工艺来图案化第二ILD 44。在一个实施例中，例如，可以首先使用第一光掩模和蚀刻工艺来形成沟槽50。然后，去除第一光掩模，并根据开口46和过孔开口48来沉积和图案化第二光掩模。沟槽50可以通过蚀刻工艺延伸得更深，其中开口46和过孔开口48将形成这些开口。蚀刻可以继续(例如，如果第一ILD 34和第二ILD 44由相同的材料形成)或被改变以使用不同的蚀刻剂(例如，如果第一ILD 34 和第二ILD 44由不同的材料形成)来穿过第一ILD 34形成过孔开口48。
图25是图26A和图26B所示的在使用沉积工艺在开口46、过孔开口 48和沟槽50中沉积导电填充物从而形成电源线(SL)56布线之后的结构的透视图。SL 56根据存储器阵列的行在纵向方向上伸展或延伸。图26A 和图26B中的视图分别跟随对图24A和图24B所示的结构执行的工艺。通过在过孔开口48、开口46和沟槽50中沉积导电填充物来形成SL 56。 SL56可以使用用于形成BL 12A的工艺和材料(如上文关于图3A和图 3B所讨论的)来形成。诸如CMP工艺之类的平坦化工艺可以用于使SL 56的上表面与第二ILD 44的上表面齐平。
如图25、图26A和图26B中所示，已经利用每个存储器单元的垂直栅极全环绕晶体管和电容器组合来形成了DRAM器件100。例如，沟道区域22被栅极电介质24和与可以被激励以激活晶体管的WL 28相对应的栅极电极包围。BL 12用作设置在沟道区域22的一端的源极/漏极，并且单元电容器43的底部电极38用作设置在沟道区域22的另一端的源极/漏极。每个晶体管的内置单元电容器43设置在晶体管的沟道区域22正上方，从而减少了每个存储器单元的横向间距要求。单元电容器43存储电压电位，可以读取该电压电位以确定电容器对应于1还是0。SL 56和BL 12耦合到感测电路(例如，图2的对应控制器)以确定每个单元电容器 43的电压值。在每条相邻字线28之间提供的气隙32在相邻字线28之间提供低k介质效应，从而降低寄生电容。在一些实施例中，BL 12可以跨多个层分开(例如，参见图27B)。这在BL 12A和12B之间提供了更好的电介质分离，从而进一步降低寄生电容。在一些实施例中，例如，与没有气隙32的参考器件相比，WL 28和BL 12之间的寄生电容的减小在约 20％至30％之间，并且在相邻WL 28之间，减小在约50％至70％之间。在使用两层BL 12结构的一些实施例中，与使用单层BL 12结构的没有气隙32的参考间隙相比，WL 28和BL 12之间的寄生电容减小(BL 12A/12B 组合)在约35％至45％之间，在相邻WL 28之间，减少在约50％至70％之间，在过孔13和BL 12B之间，减少在约5％至15％之间，并且在BL 12A和相邻BL 12A之间，减少在约50％至70％之间。
图27A、图27B和图27C示出了根据一些实施例的图24A和图24B 所示的在使用沉积工艺在开口46、过孔开口48和沟槽50中沉积导电填充物从而形成电源线(SL)56之后的结构的截面图。图27A、图27B和图 27C中的视图分别跟随对图24A和图24B所示的结构执行的工艺，不同之处在于图27A、图27B和图27C中的结构利用包括位线12A和位线12B 的两层位线结构，例如上面关于图3A、图3B、图4A和图4B所示和讨论的。图27A是沿着图1的线A-A的截面图，图27B是沿着图1的线B-B 的截面图，以及图27C是沿着图1的线C-C的截面图。两层位线结构可以与本文讨论的任何实施例组合。
在图28A和图28B中，DRAM器件包括第一层级100A和形成在第一层级100A之上的第二层级100B。图28A和图28B中的视图分别跟随对图 26A和图26B所示的结构执行的工艺。可以使用与用于形成第一层级 100A类似的那些工艺和材料来完成形成第二层级100B。还应当理解，图 28A和图28B中所示的结构可以利用以上例如关于图27A和图27B讨论的双位线实施例，和/或可以利用WL 28之间的填充空间(例如，参见图 16C和图17C)。
第二层级100B的过孔14B、23B和54B中的每一个可以分别形成在一个阶段或多个阶段中。例如，过孔14B可以具有穿过第一ILD 34和第二ILD 44与过孔54(参见图24A、图24B、图25、图26A和图26B)同时形成的第一部分，以及在沉积第二层级100B的电介质层10之后形成的第二部分。过孔23B可以具有穿过第一ILD 34和第二ILD 44与电源线过孔54(参见图24A、图24B、图25、图26A和图26B)同时形成的第一部分，以及在沉积第二层级100B的栅极电介质24(参见例如图11B)之后形成的第二部分。过孔54B可以具有穿过第一ILD 34和第二ILD 44与第一层级100A的电源线过孔54(参见图24A、图24B、图25、图26A和图26B)同时形成的第一部分，以及在相对于第二层级100B的相同工艺步骤中穿过第二层级100B的第一ILD34和第二ILD 44形成的第二部分。在一些实施例中，过孔14B、23B和54B中的每一个可以各自在单个阶段中形成。过孔14B、23B和54B可以分别使用与以上关于过孔14、23和 54中的每一个所讨论的类似的那些工艺和材料形成。
在形成第二层级100B之后，可以在第二层级100B之上形成第三层级、第四层级、第五层级等。可以堆叠任意数量的层级以形成具有垂直栅极全环绕晶体管和设置在垂直栅极全环绕晶体管之上的垂直电容器的垂直 DRAM器件。这种布置提供了高度紧凑的横向设计，从而节省了占地面积 (面积)空间，实现了紧凑和密集的存储器器件。
图29至图33A和图33B示出了根据一些实施例的单元电容器43的形成的各种中间视图。在图29中，不是平坦化底部电极38、电容器电介质 40和顶部电极42以将单元电容器43彼此分离(参见例如图22、图23A 和图23B)，而是将底部电极38、电容器电介质40和顶部电极42图案化为使得位于第一ILD 34之上的过量材料保留在第一ILD 34之上，但彼此分离成单元电容器43。这为随后形成的电源线过孔52提供了更大的着陆面积(landing)。具体地，如图26A和图26B所示，电源线过孔52必须着陆在顶部电极42上。未对准或过度蚀刻可能导致电源线过孔52偏移并无意中同时接触底部电极38，从而使存储器单元不可操作。为了解决这个潜在问题，迭代地对顶部电极42、电容器电介质40和底部电极38进行图案化提供了单元电容器43分离以及大着陆面积，其可以补偿随后形成的电源线过孔52的未对准。
图29是图30A、图30B和图30C所示的在使用图案化工艺将底部电极38、电容器电介质40和顶部电极42分离成MIM单元电容器43之后的结构的透视图。图30A、图30B和图30C中的视图跟随对图21A和图21B 所示的结构执行的工艺。图案化工艺可以使用可接受的光刻工艺以在顶部电极42之上形成光致抗蚀剂，对该光致抗蚀剂进行图案化，并使用该光致抗蚀剂作为刻蚀掩模来顺序地蚀刻顶部电极42、电容器电介质40和底部电极38。在蚀刻之后，可以通过灰化技术或其他合适的技术来去除光致抗蚀剂。如图30C所示，所得顶部电极具有大的着陆面积。
在图31A和图31B中，将第二ILD 44沉积在第一ILD 34之上并且在第二ILD 44中形成开口46以暴露单元电容器43的顶部电极42，穿过第二ILD 44和第一ILD 34来形成过孔开口48以暴露过孔16，以及在开口 46和过孔开口48之上形成沟槽50，使得随后在开口46、过孔开口48和沟槽50中形成的导电填充物将单元电容器43的顶部电极42和过孔16全部电气地和实体地耦合在一起。图31A和图31B中的视图分别跟随对图 30A和图30B所示的结构执行的工艺。第二ILD 44的沉积和图案化可以使用与以上关于图24A和图24B讨论的用于沉积和图案化第二ILD 44类似的工艺和材料来执行。然而，因为顶部电极的着陆面积被放大，开口46 可以被放大(如图所示)或者可以被放置为具有更大的图案误差容限。
图32是图33A和图33B所示的在使用沉积工艺在开口46、过孔开口 48和沟槽50中沉积导电填充物从而形成(一条或多)电源线(SL)56之后的结构的透视图。图33A和图33B中的视图分别跟随对图31A和图31B 所示的结构执行的工艺。通过在过孔开口48、开口46和沟槽50中沉积导电填充物来形成SL 56。SL 56可以使用与以上关于图3A和图3B讨论的用于形成BL 12A类似的工艺和材料来形成。诸如CMP工艺之类的平坦化工艺可以用于使SL 56的上表面与第二ILD 44的上表面齐平。
图34A、图34B、图34C、图34D和图34E示出了可以在每个存储器单元的晶体管之上使用的单元电容器43的各种配置。图35A和图35B至图41A和图41B示出了形成下面关于图34A、图34B、图34C、图34D和图34E讨论的每种电容器类型的中间过程。除非另有说明，否则相似的标号用于指代相似的结构，其可以使用相似的材料和工艺来形成。
在图34A、图34B、图34C、图34D和图34E中，每幅图的底部部分示出了单元电容器43的沿着图1的参考线A-A的局部截面图，并且每幅图的顶部部分示出了在每个相应的底部部分中标识的水平横截面。图34A 示出了可以使用诸如上述的那些工艺和材料(参见图20至图23C)形成的杯形电容器。图34B示出了可以使用诸如上述的那些工艺和材料(参见图 29至图30B)形成的杯形电容器。
在图34C和图34D中的每一个中，沟道区域22的突出上沟道区域22t 从沟道区域22延伸。在图34C中，这些上沟道区域22t用作单元电容器 43的底部电极，并且可以省略底部电极38。电容器电介质40衬在沟道区域22的突出上沟道区域22t上。在图34D中，在形成电容器电介质40之前形成共形底部电极38。在图34E中，底部电极38形成为具有环状突起，环状突起衬有电容器电介质40，然后剩余的开口填充有顶部电极 42。
图34C、图34D和图34E还包括各自的实施例的虚线轮廓，其利用图案化工艺而不是平坦化工艺来将底部电极38(如果使用的话)、电容器电介质40和顶部电极42分离成单元电容器43。这些实施例可以留下顶部电极的突出得高于第一ILD 34的部分，以为随后在单元电容器43之上形成的过孔提供更大的着陆面积。
图35A和图35B至图41A和图41B示出了形成上面关于图34A、图 34B、图34C、图34D和图34E讨论的每种电容器类型的中间过程。图 35A、图36A、图37A、图38A、图39A、图40A和图41A示出了沿着图 1的A-A参考线的截面图。图35B、图36B、图37B、图38B、图39B、图40B和图41B示出了沿着图1的B-B参考线的截面图。
在图35A和图35B中，形成开口36(参见图19A和图19B)以去除第一ILD 34的材料。在一些实施例中，也可以从上沟道区域22t之上去除栅极电介质24，如图35A和图35B所示。在其他实施例中，栅极电介质 24可以留在上沟道区域22t上。接下来，将电容器电介质40共形地沉积在开口36的暴露表面之上。然后，用顶部电极42来填充剩余的开口36。该实施例具有消除底部电极38的优点，因为顶部电极42和上沟道区域22t 保持电容器电介质40上的电容。
根据一些实施例，在图36A和图36B中，图35A和图35B的结构被平坦化以将电容器电介质40和顶部电极42分离成单元电容器43。在其他实施例中，图35A和图35B的结构可以被图案化以去除顶部电极42和电容器电介质40的部分以形成突出得高于第一ILD 34的单元电容器，其具有类似于图32、图33A和图33B的单元电容器43的形状。
在图37A和图37B中，形成开口36(参见图19A和图19B)以去除第一ILD 34的材料。还从上沟道区域22t之上去除栅极电介质24，如图 37A和图37B所示。接下来，底部电极38层被共形地沉积在上沟道区域 22t之上并且沿着开口36的侧壁。在沉积底部电极38层之后，电容器电介质40被共形地沉积在底部电极38层之上。然后，用顶部电极42来填充剩余的开口36。该实施例在上沟道区域22t和底部电极38之间提供更大的界面，从而导致比例如图34A中所描绘的实施例降低的电阻和更好的器件性能。
根据一些实施例，在图38A和图38B中，图37A和图37B的结构被平坦化以将底部电极38、电容器电介质40和顶部电极42分离成单元电容器43。在其他实施例中，图37A和图37B的结构可以被图案化以去除顶部电极42、电容器电介质40和底部电极38的部分，以形成突出得高于第一ILD 34的单元电容器43，其具有类似于图32、图33A和图33B的单元电容器43的形状。
在图39A和图39B中，形成开口36(参见图19A和图19B)以去除第一ILD 34的材料和栅极电介质24的上部。接下来，形成具有下部和从下部突出的上部环状部分的底部电极38层。这可以使用多种技术来形成。例如，在一个实施例中，开口36可以部分地填充有底部电极38的材料，然后可以使用可接受的光刻工艺来去除填充物的不需要的部分，从而产生底部电极38的环状突起。在另一实施例中，开口36可以与底部电极 38的第一层共形地沉积，然后光掩模可以沉积在开口36中并且被图案化以形成暴露底部电极38的第一层的部分的开口。然后底部电极38的剩余部分可以例如通过电镀或化学镀工艺或其他合适的工艺沉积在开口中、光掩模中。然后可以通过灰化工艺来去除光掩模。在这样的实施例中，底部电极38可以可选地衬在开口36中、第一ILD 34的侧壁上。
在图40A和图40B中，在形成和成形底部电极38之后，电容器电介质40可以共形地沉积在剩余的开口39(参见图39A和图39B)中。然后，可以用顶部电极42来填充剩余的开口。该实施例通过增加底部电极 38、电容器电介质40和顶部电极42之间的表面积来提供更大的电容。
根据一些实施例，在图41A和图41B中，图40A和图40B的结构被平坦化以将底部电极38、电容器电介质40和顶部电极42分离成单元电容器43。在其他实施例中，图40A和图40B的结构可以被图案化以去除顶部电极42和电容器电介质40的部分以形成突出得高于第一ILD 34的单元电容器，其具有类似于图32、图33A和图33B的单元电容器43的形状。
上述实施例具有一些优点。利用垂直DRAM结构使得面积需求最小化。这包括利用垂直栅极全环绕晶体管，其之上设置有集成单元存储电容器。此外，垂直DRAM结构是可堆叠的，提供多层级的DRAM单元阵列，从而进一步提高存储器密度。可以在相邻字线(对应于栅极全环绕栅极电极)之间形成气隙，从而提供更小的寄生电容/电流泄漏。也可以使用两层级的位线结构来提供改进的性能和更少的寄生电容/电流泄漏。实施例提供若干电容器选项以允许调整每个单元电容器的电容。实施例还提供了一种电容器形成方案，其为随后形成的电源线过孔提供大的着陆面积。此外，利用单片设计和形成方法，即沉积层和蚀刻所沉积的层以形成各种结构，提供了产生更少错误并因此提高良率并降低总体成本的工艺。
一个实施例是一种结构，该结构包括设置在位线布线之上并耦合到位线布线的第一半导体柱，该位线布线沿着第一方向延伸。半导体结构还包括横向环绕第一半导体柱的栅极电介质。半导体结构还包括横向环绕栅极电介质的栅极电极，栅极电极沿着垂直于第一方向的第二方向延伸，栅极电极连续地延伸以横向环绕第一相邻半导体柱的栅极电介质。半导体结构还包括设置在第一半导体柱正上方的电容器，电容器的上电极耦合到电源线布线。
在一个实施例中，该半导体结构还包括设置在两个相邻栅极电极之间的气隙。在一个实施例中，电容器包括与第一半导体柱的上表面直接接触的底部电极、位于底部电极之上的电容器绝缘层、以及位于电容器绝缘层之上的上电极，还包括横向封装电容器的第一部分的第二绝缘层。在一个实施例中，电容器的第二部分在第二绝缘层的上表面之上延伸。在一个实施例中，位线布线是第一位线布线，还包括：第一位线绝缘层，第一位线布线在第一位线绝缘层中延伸；第二位线绝缘层，位于第一位线绝缘层正下方；以及第二位线布线，在第二位线绝缘层中沿着平行于第一位线布线的方向延伸，第二位线布线耦合到第二相邻半导体柱。在一个实施例中，半导体结构还包括位于栅极电极和相邻栅极电极之间的未填充空间。在一个实施例中，第一半导体柱位于第一层级中，还包括位于第一层级之上的第二层级，第二层级包括第二半导体柱。在一个实施例中，栅极电极对应于第一层级的第一字线，还包括位于第二层级中的第二栅极电极，第二栅极电极对应于第二层级的第二字线，还包括将第二字线耦合到第一字线的导电过孔。在一个实施例中，第一半导体柱具有向内或向外弯曲的侧壁。在一个实施例中，第一半导体柱在俯视图中具有与圆形、长圆形、圆角矩形、菱形、倒角矩形或六边形相对应的形状。
另一个实施例是一种方法，包括在衬底之上沉积第一绝缘层。该方法还包括在第一绝缘层中形成位线布线，该位线布线具有第一纵向方向。该方法还包括在第一绝缘层之上沉积半导体材料层。该方法还包括将半导体材料层图案化为沿着位线布线设置的多个柱。该方法还包括在柱之上沉积栅极电介质层。该方法还包括在栅极电介质层之上沉积第二绝缘层。该方法还包括在多个柱中的每个柱正上方形成电容器。
在一个实施例中，该方法还包括：在沉积栅极电介质层之后，沉积金属电极层，金属电极层横向围绕多个柱；以及对金属电极层进行图案化以形成沿着第二纵向方向延伸的第一字线布线，第一字线布线围绕多个柱的行中的每一个的栅极电介质层。在一个实施例中，沉积第二绝缘层使得第一字线布线和相邻第二字线布线之间的狭缝包含气隙，该气隙位于第一字线布线和第二字线布线之间。在一个实施例中，位线布线是第一位线布线，还包括：在衬底之上沉积第三绝缘层，第三绝缘层介于衬底和第一绝缘层之间；以及在第三绝缘层中形成第二位线布线，该位线布线具有第一纵向方向，第二位线布线邻近第一位线布线。在一个实施例中，形成电容器还包括：在第二绝缘层中形成开口，开口中的每一个暴露多个柱中的对应柱；在开口中的每一个中和第二绝缘层之上沉积电容器绝缘层；在第二绝缘层之上沉积顶部电极，顶部电极填充开口的剩余部分；对顶部电极和第二绝缘层进行图案化以分离在多个柱中的每个柱之上的电容器；以及在第二绝缘层之上沉积第三绝缘层，第三绝缘层横向围绕在多个柱中的每个柱之上的电容器的上部。
另一个实施例包括一种方法，该方法包括在第一绝缘层中形成开口，该开口暴露第一晶体管的第一垂直沟道区域的上表面，第一垂直沟道区域被栅极电介质和栅极电极横向围绕，栅极电极横向跨越以进一步围绕第二晶体管的第二垂直沟道区域。该方法还包括在开口中、在第一晶体管的导电区域之上沉积共形第二绝缘层。该方法还包括沉积顶部电极层以便填充开口的剩余部分，顶部电极层在第一绝缘层的上表面之上延伸。该方法还包括分离顶部电极层和第二绝缘层以在第一垂直沟道区域之上形成第一电容器和在第二垂直沟道区域之上形成第二电容器。
在一个实施例中，开口暴露第一垂直沟道区域的上部的侧壁。在一个实施例中，将第二绝缘层直接沉积在第一垂直沟道区域的上部的暴露侧壁上。在一个实施例中，该方法还包括，在形成第二绝缘层之前，在第一垂直沟道区域的上部之上沉积共形底部电极层。在一个实施例中，该方法还包括：在沉积第二绝缘层之前在开口中形成底部电极，底部电极与第一垂直沟道区域的上表面接触，底部电极具有从底部电极的底表面延伸的垂直环。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这样的等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体结构，包括：
第一半导体柱，设置在位线布线之上并耦合到所述位线布线，所述位线布线沿着第一方向延伸；
栅极电介质，横向环绕所述第一半导体柱；
栅极电极，横向环绕所述栅极电介质，所述栅极电极沿着垂直于所述第一方向的第二方向延伸，所述栅极电极连续地延伸以横向环绕相邻的第一半导体柱的栅极电介质；以及
电容器，设置在所述第一半导体柱正上方，所述电容器的上电极耦合到电源线布线。
示例2.根据示例1所述的半导体结构，还包括：
气隙，设置在两个相邻栅极电极之间。
示例3.根据示例1所述的半导体结构，其中，所述电容器包括：与所述第一半导体柱的上表面直接接触的底部电极、位于所述底部电极之上的电容器绝缘层、以及位于所述电容器绝缘层之上的上电极，所述半导体结构还包括横向封装所述电容器的第一部分的第二绝缘层。
示例4.根据示例3所述的半导体结构，其中，所述电容器的第二部分在所述第二绝缘层的上表面之上延伸。
示例5.根据示例1所述的半导体结构，其中，所述位线布线是第一位线布线，所述半导体结构还包括：
第一位线绝缘层，所述第一位线布线在所述第一位线绝缘层中延伸；
第二位线绝缘层，位于所述第一位线绝缘层正下方；以及
第二位线布线，在所述第二位线绝缘层中沿着平行于所述第一位线布线的方向延伸，所述第二位线布线耦合到相邻的第二半导体柱。
示例6.根据示例5所述的半导体结构，还包括：
位于所述栅极电极和相邻栅极电极之间的未填充空间。
示例7.根据示例1所述的半导体结构，其中，所述第一半导体柱位于第一层级中，所述半导体结构还包括位于所述第一层级之上的第二层级，所述第二层级包括第二半导体柱。
示例8.根据示例7所述的半导体结构，其中，所述栅极电极对应于所述第一层级的第一字线，所述半导体结构还包括位于所述第二层级中的第二栅极电极，所述第二栅极电极对应于所述第二层级的第二字线，所述半导体结构还包括将所述第二字线耦合到所述第一字线的导电过孔。
示例9.根据示例1所述的半导体结构，其中，所述第一半导体柱具有向内或向外弯曲的侧壁。
示例10.根据示例1所述的半导体结构，其中，所述第一半导体柱在俯视图中具有与圆形、长圆形、圆角矩形、菱形、倒角矩形或六边形相对应的形状。
示例11.一种形成半导体结构的方法，包括：
在衬底之上沉积第一绝缘层；
在所述第一绝缘层中形成位线布线，所述位线布线具有第一纵向方向；
在所述第一绝缘层之上沉积半导体材料层；
将所述半导体材料层图案化为沿着所述位线布线设置的多个柱；
在所述柱之上沉积栅极电介质层；
在所述栅极电介质层之上沉积第二绝缘层；以及
在所述多个柱中的每个柱正上方形成电容器。
示例12.根据示例11所述的方法，还包括：
在沉积所述栅极电介质层之后，沉积金属电极层，所述金属电极层横向围绕所述多个柱；以及
对所述金属电极层进行图案化以形成沿着第二纵向方向延伸的第一字线布线，所述第一字线布线围绕一行柱中的每一个的所述栅极电介质层。
示例13.根据示例12所述的方法，其中，沉积所述第二绝缘层使得所述第一字线布线和相邻第二字线布线之间的狭缝包含气隙，所述气隙位于所述第一字线布线和所述第二字线布线之间。
示例14.根据示例11所述的方法，其中，所述位线布线是第一位线布线，所述方法还包括：
在所述衬底之上沉积第三绝缘层，所述第三绝缘层介于所述衬底和所述第一绝缘层之间；以及
在所述第三绝缘层中形成第二位线布线，所述第二位线布线具有所述第一纵向方向，所述第二位线布线邻近所述第一位线布线。
示例15.根据示例11所述的方法，其中，形成所述电容器还包括：
在所述第二绝缘层中形成开口，所述开口中的每一个暴露所述多个柱中的对应柱；
在所述开口中的每一个中和所述第二绝缘层之上沉积电容器绝缘层；
在所述第二绝缘层之上沉积顶部电极，所述顶部电极填充所述开口的剩余部分；
对所述顶部电极和所述第二绝缘层进行图案化以分离在所述多个柱中的每个柱之上的电容器；以及
在所述第二绝缘层之上沉积第三绝缘层，所述第三绝缘层横向围绕所述多个柱中的每个柱之上的所述电容器的上部。
示例16.一种形成半导体结构的方法，包括：
在第一绝缘层中形成开口，所述开口暴露第一晶体管的第一垂直沟道区域的上表面，所述第一垂直沟道区域被栅极电介质和栅极电极横向围绕，所述栅极电极横向跨越以进一步围绕第二晶体管的第二垂直沟道区域；
在所述开口中、在所述第一晶体管的导电区域之上沉积共形第二绝缘层；
沉积顶部电极层以便填充所述开口的剩余部分，所述顶部电极层在所述第一绝缘层的上表面之上延伸；以及
分离所述顶部电极层和所述第二绝缘层以在所述第一垂直沟道区域之上形成第一电容器和在所述第二垂直沟道区域之上形成第二电容器。
示例17.根据示例16所述的方法，其中，所述开口暴露所述第一垂直沟道区域的上部的侧壁。
示例18.根据示例17所述的方法，其中，所述第二绝缘层被直接沉积在所述第一垂直沟道区域的上部的暴露侧壁上。
示例19.根据示例17所述的方法，还包括：在形成所述第二绝缘层之前，在所述第一垂直沟道区域的上部之上沉积共形底部电极层。
示例20.根据示例16所述的方法，还包括：
在沉积所述第二绝缘层之前在所述开口中形成底部电极，所述底部电极与所述第一垂直沟道区域的上表面接触，所述底部电极具有从所述底部电极的底表面延伸的垂直环。

Claims (10)

1.一种半导体结构，包括：
第一半导体柱，设置在位线布线之上并耦合到所述位线布线，所述位线布线沿着第一方向延伸；
栅极电介质，横向环绕所述第一半导体柱；
栅极电极，横向环绕所述栅极电介质，所述栅极电极沿着垂直于所述第一方向的第二方向延伸，所述栅极电极连续地延伸以横向环绕相邻的第一半导体柱的栅极电介质；以及
电容器，设置在所述第一半导体柱正上方，所述电容器的上电极耦合到电源线布线。
2.根据权利要求1所述的半导体结构，还包括：
气隙，设置在两个相邻栅极电极之间。
3.根据权利要求1所述的半导体结构，其中，所述电容器包括：与所述第一半导体柱的上表面直接接触的底部电极、位于所述底部电极之上的电容器绝缘层、以及位于所述电容器绝缘层之上的上电极，所述半导体结构还包括横向封装所述电容器的第一部分的第二绝缘层。
4.根据权利要求3所述的半导体结构，其中，所述电容器的第二部分在所述第二绝缘层的上表面之上延伸。
5.根据权利要求1所述的半导体结构，其中，所述位线布线是第一位线布线，所述半导体结构还包括：
第一位线绝缘层，所述第一位线布线在所述第一位线绝缘层中延伸；
第二位线绝缘层，位于所述第一位线绝缘层正下方；以及
第二位线布线，在所述第二位线绝缘层中沿着平行于所述第一位线布线的方向延伸，所述第二位线布线耦合到相邻的第二半导体柱。
6.根据权利要求5所述的半导体结构，还包括：
位于所述栅极电极和相邻栅极电极之间的未填充空间。
7.根据权利要求1所述的半导体结构，其中，所述第一半导体柱位于第一层级中，所述半导体结构还包括位于所述第一层级之上的第二层级，所述第二层级包括第二半导体柱。
8.根据权利要求7所述的半导体结构，其中，所述栅极电极对应于所述第一层级的第一字线，所述半导体结构还包括位于所述第二层级中的第二栅极电极，所述第二栅极电极对应于所述第二层级的第二字线，所述半导体结构还包括将所述第二字线耦合到所述第一字线的导电过孔。
9.一种形成半导体结构的方法，包括：
在衬底之上沉积第一绝缘层；
在所述第一绝缘层中形成位线布线，所述位线布线具有第一纵向方向；
在所述第一绝缘层之上沉积半导体材料层；
将所述半导体材料层图案化为沿着所述位线布线设置的多个柱；
在所述柱之上沉积栅极电介质层；
在所述栅极电介质层之上沉积第二绝缘层；以及
在所述多个柱中的每个柱正上方形成电容器。
10.一种形成半导体结构的方法，包括：
在第一绝缘层中形成开口，所述开口暴露第一晶体管的第一垂直沟道区域的上表面，所述第一垂直沟道区域被栅极电介质和栅极电极横向围绕，所述栅极电极横向跨越以进一步围绕第二晶体管的第二垂直沟道区域；
在所述开口中、在所述第一晶体管的导电区域之上沉积共形第二绝缘层；
沉积顶部电极层以便填充所述开口的剩余部分，所述顶部电极层在所述第一绝缘层的上表面之上延伸；以及
分离所述顶部电极层和所述第二绝缘层以在所述第一垂直沟道区域之上形成第一电容器和在所述第二垂直沟道区域之上形成第二电容器。
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