KR0135798B1 - 전류증폭형 마스크-롬 - Google Patents

전류증폭형 마스크-롬

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KR0135798B1
KR0135798B1 KR1019940020294A KR19940020294A KR0135798B1 KR 0135798 B1 KR0135798 B1 KR 0135798B1 KR 1019940020294 A KR1019940020294 A KR 1019940020294A KR 19940020294 A KR19940020294 A KR 19940020294A KR 0135798 B1 KR0135798 B1 KR 0135798B1
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Abstract

다수의 비트라인과 다수의 워드라인이 서로 교차하는 형태의 셀 어레이를 갖는 메모리장치에 있어서, 메모리 셀의 전류를 효과적으로 증가시킬 수 있는 구조에 대해 기술한다. 이 구조는, 바이폴라 접합 트랜지스터가 규칙적으로 나열되는 영역에, 다수개의 바이폴라 접합 트랜지스터 마다 하나씩 배치되는 바이폴라 접합 트랜지스터의 콜렉터 접지부 및 상기 콜렉터 접지부와 셀 어레이의 다른 한쪽 끝에 형성된 셀 접지부의 연결하는 접지선을 포함하는 것을 특징으로 한다. 따라서, 마스크-롬의 셀 전류를 신뢰성 있게 증가시킬 수 있다.

Description

전류증폭형 마스크-롬
제1도는 일반적인 NAND형 마스크-롬(Mask-ROM)의 셀 어레이의 일부분을 도시한 등가회로도.
제2도는 종래의 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도.
제3도는 상기 제2도의 NAND형 마스크-롬의 등가회로도.
제4A도 및 제4B도는 상기 제2도의 Ⅳ-Ⅳ선 및 Ⅳ'-Ⅳ'선을 잘라 본 각각의 단면도.
제5도는 본 발명의 제1실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도.
제6도는 상기 제5도의 NAND형 마스크-롬의 등가회로도.
제7도는 상기 제5도의 Ⅶ-Ⅶ'선을 잘라 본 단면도.
제8A도 및 제8B도는 상기 제5도의 Ⅷ-Ⅷ선 및 Ⅷ'-Ⅷ'선을 잘라 본 각각의 단면도.
제9도는 본 발명의 제2실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도.
제10A도 및 제10B도는 상기 제9도의 Ⅸ-Ⅸ선 및 Ⅸ'-Ⅸ'선을 잘라 본 각각의 단면도.
제11도는 본 발명의 제3실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도.
제12도는 상기 제11도의 NAND형 마스크-롬의 등가회로도.
제13도는 상기 제11도의 ⅩⅢ-ⅩⅢ'선을 잘라 본 단면도.
제14도는 상기 제11도의 ⅩⅣ-ⅩⅣ'선을 잘라 본 단면도.
제15도는 본 발명의 제4실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도.
제16도는 상기 제15도의 ⅩⅥ-ⅩⅥ'선을 잘라 본 단면도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 바이폴라 접합 트랜지스터를 갖는 전류증폭형 마스크-롬에 관한 것이다.
마스크-롬의 셀 구조는 NOR형과 NAND형으로 크게 분류되며, 일반적으로, 4Mb급 및 16Mb급의 마스크-롬에서는 고집적화에 유리한 NAND형 메모리 셀 구조를 채택하고 있다.
제1도는 일반적인 NAND형 마스크-롬의 셀 어레이의 일부분을 도시한 등가회로도이다.
일반적인 NAND형 마스크-롬 셀은, 제1 및 제2스트링 선택 라인(String select line; S1 및 S2)을 그 게이트전극으로 하는 복수개의 스트링 선택 트랜지스터(M1과 M3; M2와 M4)와 복수개의 셀 트랜지스터(M5,M7,…Mn-1; M6,M,…Mn)가 직렬로 연결되어 각각 제1 및 제2의 스트링 라인(R1; R2)을 이루고, 상기 제1 및 제2의 스트링 라인(R1; R2)이 비트라인(B/L)에 병렬로 연결되어 메모리 셀 어레이의 기본 단위를 이루고 있다. 이때, 하나의 스트링 라인 내에는 다수의 증가형 트랜지스터(Enhancement Tr.)들과 공핍형 트랜지스터(Depletion Tr.)들이 불순물확산층을 통하여 직렬 접속된 구조를 가진다. 제1도에 있어서, 도면부호 'D'는 공핍형 트랜지스터를 나타내고, 그 나머지는 증가형 트랜지스터를 나타낸다.
상기 마스크-롬의 동작을 살펴보면;
첫째, 대기 동작시(Stand-by)에는, 스트링 선택 라인(S1; S2)에는 0V, 워드라인(W/L1,W/L2,W/L3,…W/Ln)에는 공통 전압원인 Vcc가 공급되어 비트라인은 플로팅(floating)된다.
둘째, 리드모드(Read Mode) 동작시에는, 제1스트링 선택 라인(S1)에는 0V(또는 Vcc), 제2스트링 선택 라인(S2)에는 Vcc(또는 0V)가 공급되어 제1스트링 라인(R1)(또는 제2스트링 라인(R2))을 선택한다. 그 후, 선택된 스트링 라인을 구성하는 단위 셀 트랜지스터들 중 비선택된 단위 트랜지스터들은 모두 턴-온시키고, 선택된 트랜지스터의 게이트전극에는 0V를 인가하여, 이 선택된 트랜지스터가 증가형 트랜지스터인지 공핍형 트랜지스터인지를 인지함으로써 메모리 셀에 저장된 데이타를 독출한다.
그러나, 상술한 NAND형 마스크-롬은, 집적도가 증가할수록, 또는 하나의 스트링 라인 내에서 직렬 접속되는 단위 셀 트랜지스터의 수가 증가할수록 메모리 셀 전류는 더 작아지게 되어, 데이타 독출에 어려움이 따르거나 독출 속도가 느려지는 문제점이 있다. 이러한 문제는 메모리장치의 동작 전압이 낮아질수록 더욱 심각해진다.
상술한 일반적인 NAND형 마스크-롬의 문제점을 개선하기 위해 새로운 NAND형 마스크-롬이 제안되었다. 이는 한국특허 출원번호 제93-03299호(발명의 명칭; 반도체 메모리장치, 발명자; 최정달, 서강덕, 출원인; 삼성전자 주식회사, 출원일; 1993. 3. 5)를 참조한다.
제2도는 상기 한국특허 출원번호 제93-03299호에 기재된 것으로서, 종래 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도이다.
상기 제2도에 있어서, 세로로 길고 긴 점선으로 한정된 것은 N+불순물확산층 형성을 위한 마스크패턴(P1)이고, 가로로 길고 일점쇄선으로 한정된 것은 스트링 선택 라인 및 셀 트랜지스터의 게이트전극 형성을 위한 마스크패턴(P2)이며, 세로로 길고 이점쇄선으로 한정된 것은 비트라인 형성을 위한 마스크패턴(P3)이고, 사각형으로 짧은 점선으로 한정된 것은 공핍 채널 형성을 위한 마스크패턴(P4)이며, 사각형으로 그 내부에 오른쪽으로 기울어진 사선들이 그어진 것은 바이폴라 접합 트랜지스터(이하 BJT라 칭함)의 베이스 형성을 위한 마스크패턴(P5)이고, 사각형으로 그 내부에 왼쪽으로 기울어진 사선들이 그어진 것은 BJT의 에미터 및 P+이온주입영역 형성을 위한 마스크패턴(P6 및 P7)이며, 사각형으로 그 내부에 무수한 점들이 있는 것은 상기 에미터를 비트라인과 접속하기 위한 접촉창 및 P+이온주입영역과 접지선을 접속하기 위한 접촉창 형성을 위한 마스크패턴(P8 및 P9)이고, 실선으로 한정되고, 상기 마스크패턴(P9)을 포함하는 것은 접지선 형성을 위한 마스크패턴(P10)이다.
제3도는 상기 제2도의 NAND형 마스크-롬의 등가회로도이다.
비트라인(B/L)에 그 에미터(E)가 연결되고, 제1스트링 선택 트랜지스터(SM1)의 드레인에 그 베이스(B)가 연결되며, 그 콜렉터(C)는 반도체기판에 형성된 웰(도시되지 않음)과 접속하여 접지(ground)되는 BJT에, 제1 및 제2스트링 선택 라인들(S1 및 S2)을 그 게이트전극으로 하는 제1 및 제2스트링 선택 트랜지스터들(SM1 및 SM2)과 다수의 워드라인들(W/L1,W/L2,W/L3…,W/Ln-1,W/Ln)을 각각의 그 게이트 전극으로 하는 셀 트랜지스터들(M1,M2,M3,…Mn-1,Mn)로 이루어진 두개의 스트링(R1 및 R2)이 병렬로 연결된 단위 회로가 셀 어레이부 전체에 걸쳐 반복적으로 형성된다. 그리고, 이 단위회로들을 접지시키기 위한 접지선(G/L)이 다수의 단위회로 마다 하나씩 형성된다.
상기 제3도의 등가회로도는, 제1스트링 선택 트랜지스터(SM1)의 드레인과 비트라인(B/L) 사이에 BJT를 형성해준 것외엔, 엄격하게 상기 제1도의 마스크-롬과 동일한 작용을 한다.
비트라인과 스트링 선택 트랜지스터 사이에 형성된 상기 BJT는, 그 전류이득이 β일 때, 비트라인으로부터 BJT로 유입되는 전류를 β배 만큼 증가시킨다. 따라서, 셀 전류 감소에 의해 발생하는 데이타 독출의 어려움 및 독출 시간의 지연 문제를 해결한다.
제4A도 및 제4B도는 상기 제2도의 Ⅳ-Ⅳ선 및 Ⅳ'-Ⅳ'선을 잘라 본 각각의 단면도이다.
상기 제2도, 제3도 및 제4도를 참조하여, 종래의 NAND형 마스크-롬의 구조를 설명한다.
상기 종래의 NAND형 마스크-롬은, P형(또는 N형) 반도체기판(10)내에 형성된 P형 웰(12), 마스크패턴(P2)을 이용하여 상기 반도체기판상에 형성된 스트링 선택 라인들(S1 및 S2) 및 워드라인들(W/L1,W/L2,W/L3,…W/Ln), 마스크패턴(P1)을 이용하여 상기 각 라인 사이의 반도체기판 표면 근방에 형성되어 각 트랜지스터의 소오스/드레인이 되는 N+형 불순물확산층(14), 마스크패턴(P4)을 이용한 불순물 이온주입으로 형성되고 공핍형 트랜지스터(D)를 구성하는 공핍 채널(16), 마스크패턴(P5)을 이용하여 형성되고 제1스트링 선택 트랜지스터(SM1)의 드레인 및 BJT의 베이스가 되는 N-형 불순물확산층(18), 마스크패턴(P6)을 이용하여 형성되고 BJT의 에미터가 되는 P+형 불순물확산층(20), 마스크패턴(P7)을 이용하여 형성된 P+이온주입층(22), 마스크패턴(P8)으로 형성되고 상기 P+형 불순물확산층(20)과 비트라인을 접속시키기 위한 접촉창(25), 마스크패턴(P9)으로 형성되고 상기 P+이온주입층(22)과 접지선을 접속시키기 위한 접촉창(27), 마스크패턴(P3)을 이용하여 형성되고 상기 P+불순물확산층(20)과 접속하는 비트라인(26) 및 마스크패턴(P10) 이용하여 형성되고 상기 P+이온주입층(22)과 접속하는 접지선(28)으로 구성된다.
BJT는 P+형 불순물확산층(20)을 그 에미터(E)로 하고, N-형 불순물확산층(18)을 그 베이스(B)로 하며, P형 웰(12)을 그 콜렉터(C)로 한다. 상기 웰(12)은 반도체기판 전체에 걸쳐 형성되어 있으므로, 결과적으로 상기 콜렉터는 접지선(28)과 연결되어 접지된다(제3도의 BJT 참조).
상기 한국 특허 출원번호 제93-03299호에 의하면, 스트링 선택 트랜지스터(SM1)의 드레인(20)과 비트라인(26) 사이에, 이 드레인을 베이스로 하고, 이 비트라인을 에미터전극으로 하는 BJT를 형성함으로써, BJT의 전류이득 β배 만큼 셀 전류를 증가시킬 수 있다. 이는 고집적화되어 가는 마스크-롬에서 야기되는 데이타 독출의 어려움 및 독출 시간의 지연 문제 등을 해결한다.
그러나, 상술한 종래의 NAND형 마스크-롬은, 셀 어레이에서 다수의 ON 셀이 선택되어 다수의 BJT가 동시에 활성화될 경우, 많은 양의 홀(hole)이 순간적으로 상기 P형 웰(12)로 유입되어, P형 웰 전위를 빌트-인(built-in) 전위 이상으로 상승시킨다. 이는 기생되는 P-N-P-N 다이오드(P+형 불순물확산층(20)-N-형 불순물확산층(18)-P형 웰(12)-N+형 불순물확산층(14)로 구성됨)를 순방향으로 도통시켜, BJT의 에미터인 P+형 불순물확산층(20)에서 접지선(28)과 접속하고 있는 N+형 불순물확산층(14)으로 과대한 전류를 흐르게 하므로, 셀의 오동작 및 래치-업(latch-up)을 유발한다. 또한 P형 웰의 전위상승은 셀 오동작의 원인인 OFF 셀의 누설전류 증가 및 벌크(bulk) 문턱전압(VTH)의 감소를 야기시킨다.
이와 같은 문제점은, P+형 불순물확산층(20)과 P형 웰(12)을 접지하기 위한 P+이온주입층(22) 사이의 간격이 클수록 더욱 심각해진다. 이는 P+형 불순물확산층(20)과 P+이온주입층(22) 사이의 간격이 클수록 그 사이의 기생 저항(RWELL)도 비례적으로 증가하여, 결과적으로 P형 웰(12)로 유입되는 상기 홀들을 효과적으로 접지시켜 주지 못함으로써 상기 P형 웰의 전위를 더욱더 상승시키기 때문이다.
본 발명의 목적은 바이폴라 접합 트랜지스터를 이용해 셀 전류증폭을 꾀한 반도체 메모리장치에 있어서, 벌크 전위의 이상적인 상승에서 기인하는 문제점을 해결하는 전류증폭형 마스크-롬을 제공하는데 있다.
본 발명의 상기 목적은, 바이폴라 접합 트랜지스터가 규칙적으로 나열되는 영역에 다수개의 바이폴라 접합 트랜지스터 마다 하나씩 배치되는 바이폴라 접합 트랜지스터의 콜렉터 접지부 및 상기 콜렉터 접지부와 셀 어레이의 다른 한쪽 끝에 형성된 셀 접지부를 연결하는 접지선을 포함하는 것을 특징으로 하는 전류증폭형 마스크-롬에 의해 달성된다.
이때, 상기 콜렉터 접지부는 바이폴라 접합 트랜지스터의 콜렉터와 같은 도전형으로 도전되어 있으며, 상기 셀 접지부는 셀 트랜지스터의 소오스/드레인과 같은 도전형으로 도전되어 있다. 바람직하게는, 상기 콜렉터 접지부의 불순물 농도는 상기 콜렉터의 불순물 농도 보다 높다.
바람직한 일 실시예로, 셀 트랜지스터의 소오스/드레인과 같은 도전형으로 도전된 상기 셀 접지부에는, 상기 접지선과 부분적으로 접속하며, 바이폴라 접합 트랜지스터의 콜렉터와 같은 도전형으로 도전된 불순물영역이 부분적으로 포함되어 있다.
바람직한 다른 실시예로, 상기 콜렉터 접지부는, 바이폴라 접합 트랜지스터의 베이스와 비슷한 크기의 사각형 모양이다. 더욱 바람직하게는, 상기 콜렉터 접지부와 상기 바이폴라 접합 트랜지스터의 베이스 사이에는, 상기 베이스와 같은 도전형으로 된 저농도의 불순물층이 형성되어 있다.
바람직한 또 다른 실시예로, 상기 콜렉터 접지부는, 상기 접지선을 따라 길게 연장된 모양이다. 이때, 상기 콜렉터 접지부는, 셀 트랜지스터의 공핍 채널을 일부 포함한다.
상술한 마스크-롬에 있어서, 상기 바이폴라 접합 트랜지스터는 PNP형 바이폴라 접합 트랜지스터이고, 상기 셀 트랜지스터는 NMOS형 트랜지스터이며, 이때, 상기 셀 트랜지스터의 소오스/드레인은 LDD(Lightly Doped Drain) 구조로 형성되어 있다.
본 발명에 따른 반도체 메모리장치에 의하면, BJT 부근에 상기 BJT의 콜렉터 및 P형 웰의 접지를 위한 콜렉터 접지부를 형성하고, 셀 어레이의 다른 한쪽엔 셀 트랜지스터의 소오스/드레인의 접지를 위한 셀 접지부를 형성한 후, 이 두 접지부를 하나의 접지선을 통하여 서로 연결함으로써, ON 셀의 읽기 동작시, P형 웰(또는 P형 반도체기판)로 순간적으로 유입되는 많은 양의 홀을 효과적으로 접지한다. 따라서, P형 웰의 전위 상승을 억제할 수 있고, 이에 의해 야기되는 상술한 문제점들을 해결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱더 상세하게 설명하고자 한다.
[실시예 1]
제5도는 본 발명의 제1실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도이다.
상기 제5도에 있어서, 세로로 길며 그 내부에 우측으로 기울어진 사선들이 그어진 것은 셀 트랜지스터의 소오스/드레인 형성을 위한 마스크패턴(P1)이고, 가로도 길고 실선으로 한정된 것은 스트링 선택 라인, 블록 선택 라인 및 셀 트랜지스터의 게이트전극 형성을 위한 마스크패턴(P2)이며, 세로로 길고 긴 점선으로 한정된 것은 비트라인 형성을 위한 마스크패턴(P3)이고, 세로로 길고 일점쇄선으로 한정된 것은 접지선 형성을 위한 마스크패턴(P4)이며, 가로로 긴 직사각형으로 짧은 점선으로 한정된 것은 공핍 채널 형성을 위한 마스크패턴(P5)이고, 일점쇄선으로 한정된 사각모양의 BJT의 베이스 형성을 위한 마스크패턴(P6)이며, 그 내부에 좌측으로 기울어진 사선들이 그어진 것은 BJT의 에미터 및 P+콜렉터 접지부 형성을 위한 마스크패턴(P7 및 P8)이고, 사각형으로 그 내부에 무수한 점들이 있는 것은 에미터를 비트라인과 접속하기 위한 접촉창, P+콜렉터 접지부와 접지선을 접속하기 위한 접촉창 및 소오스/드레인과 접지선을 접속하기 위한 접촉창 형성을 위한 마스크패턴(P9,P10 및 P11)이며, 가로로 길고 상기 마스크패턴(P6,P7,P9 및 P10)을 그 내부에 포함하는 것은 N+소오스/드레인 형성시, N+이온주입에 대한 N+이온주입 방지층 형성을 위한 마스크패턴(P12)이다.
제6도는 상기 제5도의 NAND형 마스크-롬의 등가회로도이다.
이는, 두 개의 스트링에 하나씩의 BJT가 연결되고, 셀 어레이 전체에 걸쳐 하나의 접지부만 존재하던 상기 제3도의 등가회로도와는 달리, 네 개의 스트링에 하나씩의 BJT가 연결되어 있으며, 이들 두 개의 BJT마다 하나씩의 콜렉터 접지부가 BJT와 인접하게 형성되어 있고, 이 콜렉터 접지부는 셀 어레이의 한쪽 끝에 형성되어 있는 셀 접지부와 동일한 접지선을 통해 서로 연결되어 있다.
제6도에 있어서 상기 제3도에서 참조한 참조부호와 동일한 도면부호는 동일 부분을 나타내고, BLOCK은 블록 선택 라인을, CG는 콜렉터 접지부를, GC는 셀 접지부를, S3는 제3스트링 선택 라인을 그리고 S4는 제4스트링 선택 라인을 나타낸다.
제7도는 상기 제5도의 Ⅶ-Ⅶ'선을 잘라 본 단면도이다.
제8A도 및 제8B도는 상기 제5도의 Ⅷ-Ⅷ선 및 Ⅷ'-Ⅷ'선을 잘라 본 각각의 단면도이다.
상기 제5도, 제6도, 제7도, 제8A도 및 제8B도를 참조하여, 본 발명의 제1실시예에 의한 NAND형 마스크-롬의 구조를 설명하고자 한다.
본 발명에 의한 상기 NAND형 마스크-롬은, P형 웰 또는 P형 반도체기판(100) 상에 상기 마스크패턴(P2)을 이용하여 형성된 블록 선택 라인(BLOCK), 스트링 선택 라인(S1,S2,S3 및 S4) 및 워드라인(W/L1,W/L2,…W/Ln), 상기 라인들을 이온주입에 대한 주입방지 마스크로 이용하고, 상기 마스크패턴(P1)에 의해 한정된 영역 내에서 상기 라인들 사이에 형성된 N-형 불순물주입층(101), 상기 마스크패턴(P1)에 의해 한정된 영역 중 상기 마스크패턴(P12)에 의해 한정된 영역을 제외한 영역에 형성된 셀 트랜지스터의 소오스/드레인(102), 마스크패턴(P5)을 이용한 불순물 이온주입으로 형성되고 트랜지스터(D)를 구성하는 공핍 채널(104), 상기 마스크패턴(P6)을 이용한 이온주입에 의해 형성된 BJT의 N-형 베이스(106), 상기 마스크패턴(P7)을 이용한 불순물 이온주입으로 형성된 BJT의 P+형 에미터(108), 상기 마스크패턴(P8)을 이용한 불순물 이온주입으로 형성되고 접지선(202)과 연결되어 상기 P형 웰 또는 P형 반도체기판 및 BJT의 콜렉터를 접지시키는 P+콜렉터 접지부(110), 상기 P+형 에미터(108)과 비트라인(200)을 접속시키기 위한 접촉창(120), 상기 P+콜렉터 접지부(110)와 접지선(202)을 접속시키기 위한 접촉창(122), 제4스트링 선택 트랜지스터(SM4)의 드레인이 되는 N+셀 접지부(103)과 상기 접지선을 접속시키기 위한 접촉창(124), 상기 P+형 에미터(108)과 연결되는 비트라인(200) 및 상기 P+콜렉터 접지부(110)와 N+셀 접지부(103)를 연결시키는 접지선(202)으로 구성된다. 이때, 도면부호 112는 각 스트링을 전기적으로 절연시키기 위해 필드산화막을, 114는 층간절연막을 나타낸다.
상기 제7도에 있어서, P+형 에미터(108), N-형 베이스(106) 및 P형 웰은 각각 BJT의 에미터, 베이스 및 콜렉터에 해당하며, 상기 콜렉터는 상기 P+콜렉터 접지부(110)과 연결되어 있다.
본 발명의 상기 제1실시예에 의한 마스크-롬에 의하면, 기판(또는 웰)을 접지시키기 위한 콜렉터 접지부(제4도의 도면부호 '22'에 해당하는 영역)와 셀 트랜지스터를 접지시키기 위한 셀 접지부(제4도의 도면부호 '14'에 해당하는 영역 중, 접지선(28)과 연결되는 영역)를 동일 영역에 형성하던 것을, 본 실시예에서는 기판을 접지시키기 위한 상기 콜렉터 접지부는 BJT 근방에 형성하고, 셀 트랜지스터를 접지시키기 위한 상기 셀 접지부를 셀 어레이부의 다른 영역에 형성함으로써, 다수의 ON 셀이 선택되어 다수의 BJT가 동시에 활성화되어 많은 양의 홀(hole)이 순간적으로 기판(또는 웰)(100)로 유입되더라도, 이 홀은 BJT 근방에 형성된 P+콜렉터 접지부(110)에 의해 효과적으로 접지되므로, 종래 NAND형 마스크-롬에서 문제시 되었던, 웰 또는 반도체기판의 전위상승을 억제할 수 있다.
이는, 상기 P+콜렉터 접지부(110)는 BJT의 에미터와 인접한 곳에 형성되어 있어, P+형 에미터(108)와 P+콜렉터 접지부(110) 사이의 저항(RWELL)값을 종래의 NAND형 마스크-롬에서 보다 낮출 수 있으므로 효과적인 접지가 가능하기 때문이다.
이때, BJT를 통해 과도하게 유입되는 홀을 접지시키기 위한 상기 P+콜렉터 접지부(110)는, 제5도를 참조한 바와 같이, 각 BJT 사이의 여유영역에 형성되므로, P+콜렉터 접지부 형성을 위한 별도의 영역은 필요하지 않다. 따라서, 상기 P+콜렉터 접지부(110) 형성에 따른 셀 어레이부의 면적증가는 문제가 되지 않는다.
[실시예 2]
제9도는 본 발명의 제2실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도로서, 접지선 형성을 위한 마스크패턴(P4) 내에, 상기 마스크패턴(P11)과 부분적으로 겹치도록 P+이온주입층 형성을 위한 마스크패턴(P13)을 추가해준 것 외에는, 상기 제5도에 도시된 레이아웃도와 동일하다.
제10A도 및 제10B도는 상기 제9도의 Ⅹ-Ⅹ선 및 Ⅹ'-Ⅹ'선을 잘라 본 단면도로서, N+셀 접지부(103) 내에, 상기 접지선(202)과 부분적으로 접속되는 P+이온주입층(105)를 더 형성한 것 외에는, 상기 제8도와 동일하다.
본 발명의 상기 제2실시예에 의한 마스크-롬에 의하면, 셀 트랜지스터의 소오스/드레인을 접지시키기 위한 N+셀 접지부에 P+이온주입층을 추가로 형성함으로써, P웰(또는 반도체기판)을 접지하는 기능도 함께 할 수 있도록 하였다.
[실시예 3]
제11도는 본 발명의 제3실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도로서, 도면부호 P14는 프로그램 셀 이온주입을 위한 마스크패턴을 나타내고, P15는 콜렉터 접지부 형성을 위한 마스크패턴을 나타낸다.
상기 제1 및 제2실시예에서와는 달리, 콜렉터 접지부를 접지선을 따라 연장되는 모양으로 형성할 수 있도록, 콜렉터 접지부 형성을 위한 마스크패턴(P14)을 접지선 형성을 위한 마스크패턴(P4)을 따라 길게 배치하였다.
제12도는 상기 제11도의 NAND형 마스크-롬의 등가회로도로서, 상기 제9도에서 참조한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.
제13도는 상기 제11도의 ⅩⅢ-ⅩⅢ'선을 잘라 본 단면도이고, 제14도는 상기 제11도의 ⅩⅣ-ⅩⅣ'선을 잘라 본 단면도로서, 상기 제7도, 제8도 및 제10도에서 인용한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.
상기 제13도 및 제14도를 참조하면, 콜렉터 접지부(110)는 접지선(202)과 접촉하기 위한 접촉창 주변 뿐만 아니라, 게이트전극들(BLOCK,S1,S2,W/Ln…)이 형성되어 있는 영역에까지 연장되어 형성되어 있다. 이때, 게이트전극 하부(111)에는 프로그램 셀 이온주입시 주입되는 P형 불순물에 의해 P형으로 도전되어 있으므로, 콜렉터 접지부의 저항을 낮추어 준다.
본 발명의 상기 제3실시예에 의해 마스크-롬에 의하면, 콜렉터 접지부의 면적을 상기 제1 및 제2실시예에서 보다 확장할 수 있으므로, BJT로 유입되는 홀의 접지를 더욱 효과적으로 행할 수 있고, 차단주파수(cut-off frequency) 및 최대 전류구동능력을 증가시키는 효과도 있다.
제15도는 본 발명의 제4실시예에 따른 NAND형 마스크-롬의 셀 어레이를 도시한 레이아웃도로서, 콜렉터 접지부 형성을 위한 마스크패턴(P15)을 셀 접지부까지 연장해준 것 외에는, 상기 제11도에 도시된 레이아웃도와 동일하다.
제16도는 상기 제15도의 ⅩⅥ-ⅩⅥ'선을 잘라 본 단면도로서, 셀 접지부(103) 내에, 상기 접지선(202)과 부분적으로 접속되는 P+콜렉터 접지부(105)을 더 형성한 것 외에는, 상기 제14도와 동일하다.
본 발명의 상기 제4실시예에 의한 마스크-롬에 의하면, 셀 트랜지스터의 소오스/드레인을 접지시키기 위한 N+셀 접지부에 까지 P+콜렉터 접지부를 연장함으로써, P웰(또는 반도체기판) 접지를 더욱 효과적으로 할 수 있도록 하였다.
본 발명에 의한 마스크-롬에 의하면, BJT 부근에 상기 BJT의 콜렉터 및 P형 웰의 접지를 위한 콜렉터 접촉부를 형성하고, 셀 어레이의 다른 한쪽에 N+형 불순물확산층의 접지를 위한 접지선 접촉부를 형성한 후, 이 두 접촉부를 하나의 접지선을 통하여 서로 연결함으로써, ON 셀의 읽기 동작시, P형 웰(또는 P형 반도체기판)로 순간적으로 유입되는 많은 양의 홀을 효과적으로 접지한다. 따라서, P형 웰의 전위 상승을 억제할 수 있고, 이에 의해 야기되는 상술한 문제점들을 해결할 수 있다.
본 발명의 상기 일 실시예 및 다른 실시예에서는, 마스크-롬에 본 발명의 기술적 사상을 적용하였지만, 본 발명의 기술적 사상은 다수의 비트라인과 다수의 워드라인이 서로 교차하는 셀 어레이를 갖는 메모리 장치, 예컨대 DRAM이나 SRAM 등에도 효과적이라는 것은, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 분명하게 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (10)

  1. 바이폴라 접합 트랜지스터가 규칙적으로 나열되는 영역에, 다수개의 바이폴라 접합 트랜지스터 마다 하나씩 배치되는 바이폴라 접합 트랜지스터의 콜렉터 접지부 및 상기 콜렉터 접지부와 셀 어레이의 다른 한쪽 끝에 형성된 셀 접지부를 연결하는 접지선을 포함하는 것을 특징으로 하는 전류증폭형 마스크-롬.
  2. 제1항에 있어서, 상기 콜렉터 접지부는 바이폴라 접합 트랜지스터의 콜렉터와 같은 도전형으로 도전되며, 상기 셀 접지부는 셀 트랜지스터의 소오스/드레인과 같은 도전형으로 도전되어 있는 것을 특징으로 하는 전류증폭형 마스크-롬.
  3. 제2항에 있어서, 상기 콜렉터 접지부의 불순물 농도는 상기 콜렉터의 불순물 농도 보다 높은 것을 특징으로 하는 전류증폭형 마스크-롬.
  4. 제3항에 있어서, 셀 트랜지스터의 소오스/드레인과 같은 도전형으로 도전된 상기 셀 접지부에 상기 접지선과 부분적으로 접속하며, 바이폴라 접합 트랜지스터의 콜렉터와 같은 도전형으로 도전된 불순물영역이 부분적으로 포함되어 있는 것을 특징으로 하는 전류증폭형 마스크-롬.
  5. 제1항에 있어서, 상기 콜렉터 접지부는, 바이폴라 접합 트랜지스터의 베이스와 비슷한 크기의 사각형 모양인 것을 특징으로 하는 전류증폭형 마스크-롬.
  6. 제5항에 있어서, 상기 콜렉터 접지부와 상기 바이폴라 접합 트랜지스터의 베이스 사이에는, 상기 베이스와 같은 도전형으로 된 저농도의 불순물층이 형성되어 있는 것을 특징으로 하는 전류증폭형 마스크-롬.
  7. 제1항에 있어서, 상기 콜렉터 접지부는, 상기 접지선을 따라 길게 연장된 모양인 것을 특징으로 하는 전류증폭형 마스크-롬.
  8. 제7항에 있어서, 상기 콜렉터 접지부는, 셀 트랜지스터의 공핍 채널을 일부 포함하는 것을 특징으로 하는 전류증폭형 마스크-롬.
  9. 제2항에 있어서, 상기 바이폴라 접합 트랜지스터는 PNP형 바이폴라 접합 트랜지스터이고, 상기 셀 트랜지스터는 NAND형 트랜지스터인 것을 특징으로 하는 전류증폭형 마스크-롬.
  10. 제9항에 있어서, 상기 소오스/드레인은 LDD(Lightly Doped Drain) 구조로 형성되어 있는 것을 특징으로 하는 전류증폭형 마스크-롬.
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