JP2501930B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に関し、特にバイポーラCMOS
ゲートアレイを用いたROMの構成に関するものである。
（従来の技術） 従来のバイポーラ（Bi）CMOSゲートアレイを用いたRO
Mのメモリーコア部は全てMOSトランジスタにより構成さ
れている。
第３図は従来におけるBiCMOSゲートアレイを用いたRO
Mの回路図である。同図において、複数のメモリーセル
４は各々ワード線１に接続されている。メモリセル４の
ソース部4Sは電源VDD（図示せず）もしくはGNDへ接続さ
れていて、これによりROMのプログラミングが行なわれ
る。メモリセル４のドレイン部4Dは出力線１と接続され
ている。BiCMOSデコーダ３を介してアドレス指定された
メモリセル４は出力線１へ記憶内容を出力する。出力線
１にはワード数分のメモリセル４が接続されている。
上記構成を有する従来のROMにおいては、デコーダ３
やセンスアンプ２等をBiCMOSすることにより高速動作化
を図っていた。
ところで、上記した従来のROMでは、ワード数に応じ
たメモリセルのドレイン部4Dが各々出力線１に接続され
ている。このため出力線の負荷が非常に大きくなりアク
セスタイムが長くかかるという問題があった。
第４図は、従来のBiCMOSゲートアレイを用いたROMの
アクセスタイム（TCMOS）を示すタイムチャート図であ
る。同図において、出力線１の出力レベルl0がセンスア
ンプ２の出力レベルlSを越えた時T0からROMの読み出し
が開始される。読み出しが終了する時間をTE、BiCMOSデ
コーダ３にアドレス選択信号が入力される時刻をTSとす
ると、アクセスタイムTCMOSは TCMOS＝TE−TSとなる。
上記した構成を有するROMでは、出力線１にワード数
分のメモリセル４が負荷として接続されているため、時
刻TSからROMの読み出しが開始される時刻T0までの時間
が長くかかり結果としてアクセスタイムが長くなるとい
う問題があった。
ところで、第５図はBiCMOSゲートアレイの構成単位で
ある基本セルの構成図である。同図において、N1〜N4は
Ｎ型MOSTr、P1〜P4はＰ型MOSTr、NPNはバイポーラトラ
ンジスタ、Ｒは抵抗である。通常のBiCMOSゲートアレイ
は、この基本セルをLSI上の全面に敷き詰めこれらを配
線することにより形成される。そして、従来のROMで
は、基本セル内のバイポーラトランジスタNPNは使用さ
れておらず、そこは無効エリアとなりその分集積効率の
低いROMとなっていた。
（発明が解決しようとする課題） 上記説明したように、従来のBiCMOSゲートアレイを用
いたROMにおいては、出力線に係属しているメモリセル
数が多く、アクセス動作が遅いという問題があった。ま
た、その構成単位である基本セル内のバイポーラトラン
ジスタが有効に利用されておらず、その分集積効率が低
いという問題があった。
そこで本発明は上記した問題を解決するためになされ
たもので、その目的とするところは、高速読み出し可能
でかつ集積効率の高いBiCMOSゲートアレイを用いたROM
を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、NMOSトランジスタ、PMOS
トランジスタからなる複数個のメモリセル、バイポーラ
トランジスタおよび抵抗から構成される基本セルを複数
個用いて得られる全面敷き詰め型バイポーラCMOSゲート
アレイの半導体集積回路において、前記複数個のメモリ
セルは、所定数の前記NMOSトランジスタ毎に、また所定
数の前記PMOSトランジスタ毎にまとめられてブロック分
けされ、各ブロック内のメモリセル内に格納されている
データを外部へ出力するための出力ドライバーとして、
各ブロック毎に前記バイポーラトランジスタを用いるこ
とを特徴としている。
（作用） 本発明の半導体集積回路は、所定数のメモリセルを１
ブロックとし、該ブロックの駆動用ドライバーとして基
本セル内のバイポーラトランジスタを使用している。そ
して、該駆動用ドライバーが駆動するメモリセル数は最
適化されているのでメモリセルの記憶内容を高速に読み
出すことができる。さらに基本セル内のバイポーラトラ
ンジスタを有効活用するのでその分集積度が高くなる。
（実施例） 以下、本発明の半導体集積回路の一実施例を図面を参
照して説明する。本実施例では基本セルを用いた全面敷
き詰め型バイポーラCMOSゲートアレイ（半導体集積回
路）の代表として、従来例と同様にROMの場合を例にと
り説明を行なう。
第１図は本発明の一実施例である半導体集積回路、即
ちROMの構成図である。同図において8,9,10および11は
第５図に示した基本セルである。６および７はセンスア
ンプであり、メモリセルP1〜P8、N1〜N8の記憶内容を出
力する出力線B,Cを介してBiトランジスタNPN1,NPN2,NPN
3およびNPN4と接続されている。そしてセンスアンプを
介して、メモリセルの内容は外部へ出力される。
メモリセルP1〜P8、N1〜N8は各々PMOSトランジスタお
よびNMOSトランジスタでありメモリセルP1〜P8のドレイ
ン側は出力線Ａに接続されている。この出力線ＡはBiト
ランジスタNPN1のベース側と接続されている。またBiト
ランジスタのNPN1のエミッタ側は基本セル５内のベース
電荷引き抜き用抵抗R1を介して出力線Ａに接続されてい
る。同様に、基本セル８および９内のメモリセルである
NMOSトランジスタN1〜N8のドレイン側は出力線Ｃと接続
されており、出力線Ｃは基本セル11内のバイポーラトラ
ンジスタNPN4のベース側と接続されている。また、出力
線Ｃは基本セル11内の抵抗R5を介して、バイポーラトラ
ンジスタNPN4のエミッタ側と接続されている。
そして、PMOSTrP1〜P8およびNMOSTrN1〜N8のソース側
を電源VDDもしくは接地（GND）することにより、プログ
ラミングが行なわれる。
上記構成を有する本実施例のROMにおいては、基本セ
ル8,9,10および11等をアレイ状に配置し全面敷き詰め型
のBiCMOSゲートアレイを構成している。そして、メモリ
セル８個分のMOSTrを１ブロックとしている。１ブロッ
ク内のメモリセルとしては、NMOSTrおよびPMOSTrを混在
しない方が、センスアップ６および７の動作を最適化す
ることができる。このため、隣り合う基本セル、例えば
基本セル８および９を用いて、各々のPMOSTrP1〜P4およ
びP5〜P8とNMOSTrN1〜N4およびN5〜N8とで２つのブロッ
クを構成している。
従って、駆動能力の高い１つのBiトランジスタNPN1を
用いて１ブロック内のMOSTr8個を駆動するため、負荷も
軽くまた高速に動作することができる。
第２図は本実施例の半導体集積回路のアクセスタイム
図である。第４図に示した従来例の半導体集積回路（RO
M）のアクセスタイム（TCMOS）と比べて、TBiCMOS＞T
CMOSとなっており本実施例の方がより高速に動作するこ
とができる。
ところで、本実施例では１つのブロックを駆動するド
ライバーとして１個のバイポーラトランジスタを用いた
構造を有しているが、この構成では出力線ＢにＬレベル
を出力することはできない。即ち、出力線Ｂは、通常抵
抗R3によりプルダウンされている。そして選択されたメ
モリセルがＨレベルを出力する時、ブロック駆動ドライ
バNPN1のエミッタ側がＨレベルとなり、従って出力線Ｂ
はＨレベルとなる。選択されたメモリセルがＬレベルを
出力するときブロック駆動ドライバNPN1はOFF状態とな
り、出力線ＢはＬレベルとなる。他のブロック駆動ドラ
イバ、例えばNPN4の動作も同様であり、出力線Ｄは抵抗
R6によりプルダウンされている。
しかし、例えばブロック駆動ドライバを２個のNPNト
ランジスタで構成すれば、その出力はＨレベルおよびＬ
レベルを出力することができる。従って出力線Ｂおよび
Ｄ等のプルダウン用抵抗R3およびR6は不要となる。
尚、本実施例では８個のメモリセルを１ブロックとし
たが、本発明はこの個数に限定されるものではなく、バ
イポーラトランジスタの駆動能力等を考慮して最適数を
決定することができる。
［発明の効果］ 以上説明したように、本発明の半導体集積回路は、基
本セル内のメモリーセルであるMOSトランジスタを所定
数組み合わせて１つのブロックとし、これらのブロック
を駆動するドライバとして駆動能力の高い基本セル内の
バイポーラトランジスタを用いている。従って、高速動
作できる半導体集積回路を構成することができる。
さらに、基本セル内のバイポーラトランジスタを用い
たことにより基本セル内の構成要素の使用効率の高いか
つ無駄の少ない高集積の半導体集積回路を得ることがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体集積回路（RO
M）の構成図、 第２図は第１図の実施例である半導体集積回路の動作を
示すタイムチャート、 第３図は従来の半導体集積回路（ROM）の構成図、 第４図は第３図の従来例における半導体集積回路の動作
を示すタイムチャート、 第５図は従来例および実施例に用いられている基本セル
の構成図である。 センスアンプ……6,7 基本セル……8,9,10,11 バイポーラトランジスタ……NPN1,NPN2,NPN3,NPN4 プルダウン用抵抗……R3,R6 PMOSトランジスタ……P1〜P8 NMOSトランジスタ……N1〜N8

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】NMOSトラジスタ、PMOSトランジスタからな
    る複数個のメモリセル、バイポーラトラジスタおよび抵
    抗から構成される基本セルを複数個用いて得られる全面
    敷き詰め型バイポーラCMOSゲートアレイの半導体集積回
    路において、 前記複数個のメモリセルは、所定数の前記NMOSトランジ
    スタ毎に、また所定数の前記PMOSトランジスタ毎にまと
    められてブロック分けされ、各ブロック内のメモリセル
    内に格納されているデータを外部へ出力するための出力
    ドライバーとして、各ブロック毎の前記バイポーラトラ
    ンジスタを用いることを特徴とする半導体集積回路。
  2. 【請求項２】前記ブロックのうち各ブロックに対応して
    設けられる出力ドライバーとして、１つの前記バイポー
    ラトランジスタが用いられ、該バイポーラトランジスタ
    のエミッタ側は前記メモリセルの記憶内容を出力する出
    力線に接続され、該出力線は抵抗を介して接地されてい
    ることを特徴とする請求項１に記載の半導体集積回路。
  3. 【請求項３】前記ブロックのうち各ブロックに対応して
    設けられる出力ドライバーとして、複数個の前記バイポ
    ーラトランジスタが用いられ、前記メモリセルの記憶内
    容を出力する出力線に、該バイポーラトランジスタの出
    力として２つのレベルが出力されることを特徴とする請
    求項１に記載の半導体集積回路。
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