KR940003838B1 - 반도체 집적회로 - Google Patents

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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 1실시예에 따른 반도체 집적회로(ROM)의 구성도.
제2도는 제1도의 실시예에 따른 반도체 집적회로의 동작을 나타낸 타임차트.
제3도는 종래의 반도체 집적회로(ROM)의 구성도.
제4도는 제3도의 종래예에 있어서의 반도체 집적회로의 동작을 나타낸 타임차트.
제5도는 종래예 및 실시예에 이용되고 있는 기본셀의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
6, 7 : 감지증폭기 8, 9, 10, 11 : 기본셀
NPN1, NPN2, NPN3, NPN4 : 바이폴라 트랜지스터
R3, R6 : 풀다운(pull down)용 저항
P1~P8 : PMOS 트랜지스터 N1∼N8 : NMOS 트랜지스터
[산업상의 이용분야]
본 발명은 반도체 집적회로에 관한 것으로, 특히 바이폴라 CMOS 게이트어레이를 이용한 ROM의 구성에 관한 것이다.
[종래의 기술과 그 문제점]
종래의 바이폴라(Bi) CMOS 게이트어레이를 이용한 ROM의 메모리 코아(Memory Core)부는 전부 MOS트랜지스터로 구성되어 있다.
제3도는 종래의 BiCMOS 게이트어레이를 이용한 ROM의 회로도로, 제3도에 있어서 복수의 메모리셀선(4)은 각각 워드선에 접속되어 있다. 메모리셀(4)의 소오스부(4S)는 전원(VDD: 도시하지 않음) 혹은 GND와 접속되어 있고, 그에 따라 ROM의 프로그래밍이 실시된다. 또, 메모리셀(4)의 드레인부(4D)는 출력선(1)과 접속되어 있다. BiCMOS 디코더(Decoder; 3)를 매개해서 어드레스지정된 메모리셀(4)은 출력선(1)으로 기억내용을 출력한다. 이 출력선(1)에는 워드수에 따른 메모리셀(4)이 접속되어 있다.
상기 구성을 갖춘 종래의 ROM에 있어서는, 디코더(3) 또는 감지증폭기(Sense Amp; 2) 등을 BiCMOS로 구성함으로써, 동작의 고속화를 도모하고 있었다.
그런데, 상기한 종래의 ROM에서는 워드수에 따른 메모리셀의 드레인부(4D)가 각각 출력선(1)에 접속되어 있기 때문에, 출력선의 부하가 비상하게 커져서 액세스타임이 길어지게 되는 문제가 있었다.
제4도는 종래의 BiCMOS 게이트어레이를 이용한 ROM의 액세스타임(TCMOS)을 나타낸 타임챠트도로, 제4도에 있어서 출력선(1)은 출력레벨(lo)이 감지증폭기(2)의 출력레벨(ls)을 초과한 때(To)로부터 ROM의 독출이 개시된다. 독출이 종료하는 시간을 TE로 하고, BiCMOS 디코더(3)에 어드레스 선택신호가 입력되는 시각을 Ts로 하면, 액세스타임(TCMOS)은 TCMOS=TE-TS로 된다.
상기한 구성을 갖춘 ROM에서는, 출력선(1)에 워드수에 따른 메모리셀(4)이 부하로서 접속되어 있기 때문에, 시각 Ts로부터 ROM의 독출이 개시되는 시각(To)까지의 시간이 길어져서 액세스타임이 길어지게 되는 문제가 있었다.
한편, 제5도는 BiCMOS 게이트어레이의 구성단위인 기본셀의 구성도로, 제5도에 있어서 참조부호 N1∼N4는 N형 MOS트랜지스터이고, P1∼P4는 P형 MOS트랜지스터이며, NPN은 바이폴라 트랜지스터이고, R은 저항이다. 통상의 BiCMOS 게이트어레이는, 이 기본셀을 LSI상의 전면에 배치하고 배선을 실시함으로써 형성된다. 그리고, 종래의 ROM에서는 기본셀내의 바이폴라 트랜지스터 바이폴라 트랜지스터(NPN)는 이용되지 않는 바, 그곳이 무효영역(無效 Area)으로 되어 그만큼 집적효율(集積效率)이 낮은 ROM으로 되고 있었다.
상술한 바와 같이 종래의 BiCMOS 게이트어레이를 이용한 ROM에 있어서는, 출력선에 접속되어 있는 메모리셀의 수가 많아 액세스동작이 지연되는 문제가 있었다.
또, 그 구성단위인 기본셀내의 바이폴라 트랜지스터가 유효하게 이용되고 있지 않아 그만큼 집적효율이 저하하게 되는 문제가 있었다.
[발명의 목적]
이에 본 발명은 상기한 문제를 해결하기 위해 발명된 것으로, 고속독출이 가능하고, 또 집적효율이 높은 BiCMOS 게이트어레이를 이용한 ROM을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에 따른 반도체 집적회로는, 주로 복수개의 메모리셀과 바이폴라 트랜지스터 및 저항으로 구성되는 기본셀을 복수개 이용하여 얻어지는 전면배치형 바이폴라 CMOS 게이트어레이의 반도체 집적회로에 있어서, 상기 복수개의 메모리셀은 소정갯수마다 블록으로 분할되고, 이 메모리셀의 기억내용을 출력하기 위한 각각의 블록에 대응하는 출력드라이버로서 상기 바이폴라 트랜지스터가 이용되고 있는 것을 특징으로 한다.
[작용]
본 발명의 반도체 집적회로는, 소정수의 메모리셀을 한 블럭으로 하고, 그 블럭의 구동용 드라이버로서 기본셀내의 바이폴라 트랜지스터을 사용하고 있다. 그리고, 그 구동용 드라이버가 구동하는 메모리셀수는 최적화되어 있으므로, 메모리셀의 기억내용을 고속으로 독출할 수 있게 된다. 더욱이, 기본셀내의 바이폴라 트랜지스터를 유효하게 활용하므로, 그만큼 집적도가 높아지게 된다.
[실시예]
이하, 본 발명의 반도체 집적회로의 1 실시예를 도면을 참조하여 설명한다.
본 실시예에서는 기본셀을 이용한 전면배치형 바이폴라 CMOS 게이트어레이(반도체 집적회로)의 대표로서, 종래예와 마찬가지로 ROM의 경우를 예로 들어 설명한다.
제1도는 본 발명의 1 실시예에 따른 반도체 집적회로 즉 ROM의 구성도로, 제1도에 있어서 참조부호 8, 9, 10, 11은 제5도에 나타낸 기본셀이다. 또 참조부호 6과 7은 감지증폭기로서, 메모리셀(P1∼P8,N1∼N8)의 기억내용을 출력하는 출력선(B,D)를 매개해서 Bi트랜지스터(NPN1,NPN2,NPN3,NPN4)와 접속되어 있다. 그리고, 메모리셀의 내용은 감지증폭기를 매개해서 외부로 출력된다.
메모리셀(P1∼P8,N1∼N8)은 각각 PMOS트랜지스터 및 NMOS트랜지스터로 되어 있고, 메모리셀(P1∼P8)의 드레인측은 출력선(A)에 접속되어 있다. 이 출력선(A)은 Bi트랜지스터(NPN1)의 베이스측과 접속되어 있고, Bi트랜지스터(NPN1)의 에미터측은 기본셀(5)내의 베이스전하인출용 저항(R1)을 매개해서 출력선(A)에 접속되어 있다. 마찬가지로, 기본셀(8,9)내의 메모리셀인 NMOS트랜지스터(N1∼N8)의 드레인측은 출력선(C)에 접속되어 있고, 출력선(C)은 기본셀(11)내의 바이폴라 트랜지스터(NPN4)의 베이스측에 접속되어 있다. 또, 출력선(C)은 기본셀(11)내의 저항(R5)을 매개해서 바이폴라 트랜지스터(NPN4)의 에미터측에 접속되어 있다.
그리고, PMOS트랜지스터(P1∼P8) 및 NMOS트랜지스터(N1∼N8)의 소오스측은 전원(VDD) 혹은 접지(GND)에 접속됨으로써, 프로그래밍이 행해진다.
상기 구성을 갖춘 본 실시예의 ROM에 있어서는, 기본셀(8,9,10,11) 등을 어레이모양으로 배치하여 전면배치형 BiCMOS 게이트어레이를 구성하고 있다. 그리고, 메모리셀 8개분의 MOS트랜지스터를 1블럭(Block)으로 하고 있는데, 1블럭내의 메모리셀로서는 NMOS트랜지스터와 PMOS트랜지스터를 혼재하지 않은 쪽이 감지증폭기(6,7)의 동작의 최적화에 유리하다. 이 때문에, 서로 인접하는 기본셀 예컨대 기본셀(8,9)을 이용하여 각각의 PMOS트랜지스터 P1∼P4 및 P5∼P8와 NMOS트랜지스터 N1∼N4 및 N5∼N8로 2개의 블럭을 구성하고 있다.
따라서, 구동능력이 높은 1개의 Bi트런지스터(NPN1)를 이용하여 한 블럭내의 MOS트랜지스터 8개를 구동하기 때문에, 부하도 경감되고 또 고속으로 동작할 수 있게 된다.
제2도는 본 실시예의 반도체 집적회로의 액세스타임(Access Time)도로서, 이 제2도에서 알 수 있는바와 같이 본 실시예에서의 액세스타임은 제4도에 나타낸 종래예의 반도체 집적회로(ROM)의 액세스타임(TCMOS)과 비교해서 TBICMOS<TCMOS로 되어 본 실시예의 쪽이 보다 고속으로 동작할 수 있게 된다.
그런데, 본 실시예에서는 1개의 블럭을 구동하는 드라이버로서 1개의 바이폴라 트랜지스터를 이용하는 구조를 갖추고 있지만, 이 구성에서는 출력선(B)에 "L"레벨을 출력할 수 없게 된다. 즉, 출력선(B)은 통상 저항(R3)에 의해 풀다운(pull down)되어 있다. 그리고 선택된 메모리셀이 "H"레벨을 출력할 때, 블록구동 드라이버 (NPN1)의 에미터측이 "H"레벨로 됨으로써 출력선(B)은 "H"레벨로 된다. 선택된 메모리셀이 "L"레벨을 출력할 때 블럭구동 드라이버(NPN1)는 OFF상태로 되고, 출력선(B)은 "L"레벨로 된다. 그 외의 블럭구동 드라이버, 예컨대 NPN4의 동작도 동일하고, 출력선(D)은 저항(R6)에 의해 풀다운되어 있다.
그러나, 예컨대 블럭구동 드라이버를 2개의 NPN트랜지스터로 구성하면, 그 출력은 "H"레벨 및 "L"레벨을 출력할 수가 있다. 따라서, 출력선(H,D) 등의 풀다운용 저항(R3,R6)은 불필요하게 된다.
또한, 본 실시예에서는 8개의 메모리셀을 1블럭으로 했지만, 본 발명은 이 갯수에 한정되지 않고, 바이폴라 트랜지스터의 구동능력을 고려하여 최적수를 결정할 수 있게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명의 반도체 집적회로는, 기본셀내의 메모리셀인 MOS트랜지스터를 소정수 조합하여 1개의 블럭으로 하고, 이들 블럭을 구동하는 드라이버로서 구동능력이 높은 기본셀내의 바이폴라 트랜지스터를 이용하고 있다. 따라서, 고속동작이 가능한 반도체 집적회로를 구성할 수 있게 된다.
더욱이, 기본셀내의 바이폴리 트랜지스터를 이용함으로써, 기본셀내의 구성요소의 사용효율이 높고 또 낭비가 적은 고집적의 반도체 집적회로를 실현할 수 있게 된다.

Claims (3)

  1. 기억데이터에 대응하는 소정의 전위가 공급되는 소오스 및 어드레스정보가 공급되는 게이트를 갖춘 복수개의 제1MOS트랜지스터(P1∼P4)와, 제1바이폴라 트랜지스터(NPN1) 및, 제1저항(R1)-을 갖춘 제1기본셀(8)을 구비한 반도체 집적회로에 있어서, 상기 복수개의 제1MOS트랜지스터(P1∼P4)의 드레인에 접속된 제1출력선(A출력선)과, 상기 제1바이폴라 트랜지스터(NPN1) 및 제1저항(R1)으로 구성되고 입력단이 상기 제1출력선에 접속된 제1드라이버회로 및, 상기 제1드라이버회로의 출력단에 접속되어 상기 제1드라이버회로에 의해 제1레벨로 구동되는 제2출력선(B출력선)을 더 갖춘 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1바이폴라 트랜지스터(NPN1)의 베이스와 상기 제1저항(R1)의 일단을 접속하여 상기 입력단으로 하고, 상기 제1바이폴라 트랜지스터(NPN1)의 에미터와 상기 제1저항(R1)의 타단을 접속하여 상기 출력단으로 하며, 상기 제1바이폴라 트랜지스터 (NPN1)의 콜렉터를 상기 제1레벨에 대응하는 전원과 접속함으로써 상기 제1드라이버회로가 구성되는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 제1출력선(A출력선)에 접속된 드레인, 기억데이터에 따라 소정의 전위가 공급되는 소오스 및 어드레스정보가 공급되는 게이트를 갖춘 복수개의 제2MOS트랜지스터(P5∼P8)와, 입력단이 상기 제1출력선(A출력선)에 접속되고, 출력단이 상기 제2출력선(B출력선)에 접속되며, 상기 제2출력선(B출력선)을 제2레벨로 구동하는 제2드라이버회로를 구성하는 제2바이폴라 트랜지스터(NPN2) 및 제2저항(R2)을 갖춘 제2기본셀(9)을, 상기 제1기본셀(8)에 인접하게 갖춘 것을 특징으로 하는 반도체 집적회로.
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