KR920000134A - 반도체집적회로 - Google Patents

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KR920000134A
KR920000134A KR1019910003069A KR910003069A KR920000134A KR 920000134 A KR920000134 A KR 920000134A KR 1019910003069 A KR1019910003069 A KR 1019910003069A KR 910003069 A KR910003069 A KR 910003069A KR 920000134 A KR920000134 A KR 920000134A
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KR
South Korea
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integrated circuit
semiconductor integrated
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memory
bipolar
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KR1019910003069A
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히로유키 하라
요시노리 와타나베
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아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
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    • H01L27/118—

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

내용 없음

Description

반도체집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예인 반도체 집적회로(ROM)의 구성도,
제2도는 제1도의 실시예인 반도체집적회로의 동작을 나타낸 타임챠트.

Claims (3)

  1. 주로 복수개의 메모리셀의 바이폴라 트랜지스터 및 저항으로 구성되는 기본셀(8~11)을 복수개 이용하여 얻어지는 전면 배치형 바이폴라 CMOS형 게이트어레이의 반도체 집적회로에 있어서, 상기 복수개의 메모리셀은 소정 갯수별로 블럭으로 나누어지고, 그 메모리셀의 기억내용을 출력하기 위해 각각의 블럭에 대응한 출력드라이버로서 상기 바이폴라 트랜지스터(NPN1~NPN4)가 이용되고 있는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 블럭 한개에 대응하는 출력드라이버로서 한개의 사익 바이폴라트랜지스터가 이용되고, 그 바이폴라트랜지스터의 에미터측은 상기 메모리셀의 기억내용을 출력하는 출력선에 접속되며, 그출력선은 저항(R3,R6)을 통해서 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 블럭 한개에 대응하는 출력드라이버로서 복수개의 상기 바이폴라 트랜지스터가 이용되고, 상기 메모리셀의 기억내용을 출력하는 출력선에 그 바이폴라트랜지스터의 출력으로서 2개의 레벨이 출력되는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910003069A 1990-02-26 1991-02-26 반도체 집적회로 KR940003838B1 (ko)

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DE69124273T2 (de) 1997-06-05
DE69124273D1 (de) 1997-03-06
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US5444654A (en) 1995-08-22
JPH03246968A (ja) 1991-11-05
EP0444524B1 (en) 1997-01-22

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