JPH03246968A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03246968A JPH03246968A JP2042619A JP4261990A JPH03246968A JP H03246968 A JPH03246968 A JP H03246968A JP 2042619 A JP2042619 A JP 2042619A JP 4261990 A JP4261990 A JP 4261990A JP H03246968 A JPH03246968 A JP H03246968A
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 102000004207 Neuropilin-1 Human genes 0.000 abstract description 3
- 108090000772 Neuropilin-1 Proteins 0.000 abstract description 3
- 238000003491 array Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 101000704557 Homo sapiens Sulfiredoxin-1 Proteins 0.000 description 2
- 102100031797 Sulfiredoxin-1 Human genes 0.000 description 2
- 102000004213 Neuropilin-2 Human genes 0.000 description 1
- 108090000770 Neuropilin-2 Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- H01L27/08—
-
- H01L27/11896—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- H01L27/118—
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体集積回路に関し、特にバイポーラＣＭＯ
Ｓゲートアレイを用いたＲＯＭの構成に関するものであ
る。
Ｓゲートアレイを用いたＲＯＭの構成に関するものであ
る。
（従来の技術）
従来のバイポーラ（Ｂｉ）ＣＭＯＳゲートアレイを用い
たＲＯＭのメモリーコア部は全てＭＯＳトランジスタに
より構成されている。
たＲＯＭのメモリーコア部は全てＭＯＳトランジスタに
より構成されている。
第３図は従来におけるＢ１ＣＭＯＳゲートアレイを用い
たＲＯＭの回路図である。同図において、複数のメモリ
ーセル４は各々ワード線１に接続されている。メモリセ
ル４のソース部４Ｓは電源ＶＤＤ（図示せず）もしくは
ＧＮＤへ接続されていて、これによりＲＯＭのプログラ
ミングが行なわれる。
たＲＯＭの回路図である。同図において、複数のメモリ
ーセル４は各々ワード線１に接続されている。メモリセ
ル４のソース部４Ｓは電源ＶＤＤ（図示せず）もしくは
ＧＮＤへ接続されていて、これによりＲＯＭのプログラ
ミングが行なわれる。
メモリセル４のドレイン部４Ｄは出力線１と接続されて
いる。Ｂ１ＣＭＯＳデコーダ３を介してアドレス指定さ
れたメモリセル４は出力線１へ記憶内容を出力する。出
力線１にはワード数分のメモリセル４が接続されている
。
いる。Ｂ１ＣＭＯＳデコーダ３を介してアドレス指定さ
れたメモリセル４は出力線１へ記憶内容を出力する。出
力線１にはワード数分のメモリセル４が接続されている
。
上記構成を有する従来のＲＯＭにおいては、デコーダ３
やセンスアンプ２等をＢｉＣＭＯ５することにより高速
動作化を図っていた。
やセンスアンプ２等をＢｉＣＭＯ５することにより高速
動作化を図っていた。
ところで、上記した従来のＲＯＭでは、ワード数に応じ
たメモリセルのドレイン部４Ｄが各々出力線１に接続さ
れている。このため出力線の負荷が非常に大きくなりア
クセスタイムが長くかかるという問題があった。
たメモリセルのドレイン部４Ｄが各々出力線１に接続さ
れている。このため出力線の負荷が非常に大きくなりア
クセスタイムが長くかかるという問題があった。
第４図は、従来のＢ１ＣＭＯＳゲートアレイを用いたＲ
ＯＭのアクセスタイム（Ｔ ＣｕＯ２）を示すタイムチ
ャート図である。同図において、出力線１の出力レベル
ＩＬｏがセンスアンプ２の出力レベル斐、を越えた時Ｔ
ｏからＲＯＭの読み出しが開始される。読み出しが終了
する時間をＴＦ、、Ｂ１ＣＭＯＳデコーダ３にアドレス
選択信号が入力される時刻をＴ５とすると、アクセスタ
イムＴ。ＭＯＳは ＴｏＭ０５ｗＴ、−”ｒ５となる。
ＯＭのアクセスタイム（Ｔ ＣｕＯ２）を示すタイムチ
ャート図である。同図において、出力線１の出力レベル
ＩＬｏがセンスアンプ２の出力レベル斐、を越えた時Ｔ
ｏからＲＯＭの読み出しが開始される。読み出しが終了
する時間をＴＦ、、Ｂ１ＣＭＯＳデコーダ３にアドレス
選択信号が入力される時刻をＴ５とすると、アクセスタ
イムＴ。ＭＯＳは ＴｏＭ０５ｗＴ、−”ｒ５となる。
上記した構成を有するＲＯＭでは、出力線１にワード数
分のメモリセル４が負荷として接続されているため、時
刻ＴｓからＲＯＭの読み出しが開始される時刻Ｔｏまで
の時間が長くかかり結果としてアクセスタイムが長くな
るという問題があった。
分のメモリセル４が負荷として接続されているため、時
刻ＴｓからＲＯＭの読み出しが開始される時刻Ｔｏまで
の時間が長くかかり結果としてアクセスタイムが長くな
るという問題があった。
ところで、第５図はＢ１ＣＭＯＳゲートアレイの構成単
位である基本セルの構成図である。同図において、Ｎ１
〜Ｎ４はＮ型ＭＯ５Ｔｒ、Ｐｌ〜Ｐ４はＰ型ＭＯＳＴｒ
ＳＮＰＮはバイポーラトランジスタ、Ｒは抵抗である。
位である基本セルの構成図である。同図において、Ｎ１
〜Ｎ４はＮ型ＭＯ５Ｔｒ、Ｐｌ〜Ｐ４はＰ型ＭＯＳＴｒ
ＳＮＰＮはバイポーラトランジスタ、Ｒは抵抗である。
通常のＢ ｉ ＣＭＯＳゲートアレイは、この基本セル
をＬＳＩ上の全面に敷き詰めこれらを配線することによ
り形成される。そして、従来のＲＯＭでは、基本セル内
のバイポーラトランジスタＮＰＮは使用されておらず、
そこは無効エリアとなりその分集積効率の低いＲＯＭと
なっていた。
をＬＳＩ上の全面に敷き詰めこれらを配線することによ
り形成される。そして、従来のＲＯＭでは、基本セル内
のバイポーラトランジスタＮＰＮは使用されておらず、
そこは無効エリアとなりその分集積効率の低いＲＯＭと
なっていた。
（発明が解決しようとする課題）
上記説明したように、従来のＢ１ＣＭＯＳゲートアレイ
を用いたＲＯＭにおいては、出力線に係属しているメモ
リセル数が多く、アクセス動作が遅いという問題があっ
た。また、その構成単位である基本セル内のバイポーラ
トランジスタが有効に利用されておらず、その分集積効
率が低いという問題があった。
を用いたＲＯＭにおいては、出力線に係属しているメモ
リセル数が多く、アクセス動作が遅いという問題があっ
た。また、その構成単位である基本セル内のバイポーラ
トランジスタが有効に利用されておらず、その分集積効
率が低いという問題があった。
そこで本発明は上記した問題を解決するためになされた
もので、その目的とするところは、高速読み出し可能で
かつ集積効率の高いＢ１ＣＭＯＳゲートアレイを用いた
ＲＯＭを提供することにある。
もので、その目的とするところは、高速読み出し可能で
かつ集積効率の高いＢ１ＣＭＯＳゲートアレイを用いた
ＲＯＭを提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集積回路は、主として複数個のメモリセ
ル、バイポーラトランジスタおよび抵抗から構成される
基本セルを複数個用いて得られる全面敷き詰め型バイポ
ーラＣＭＯＳゲートアレイの半導体集積回路において、
前記複数個のメモリセルは所定個数毎にブロック分けさ
れ、該メモリセルの記憶内容を出力するための各々のプ
ロ・ツクに対応した出力ドライバーとして前記バイポー
ラトランジスタが用いられていることを特徴としている
ことを特徴としている。
ル、バイポーラトランジスタおよび抵抗から構成される
基本セルを複数個用いて得られる全面敷き詰め型バイポ
ーラＣＭＯＳゲートアレイの半導体集積回路において、
前記複数個のメモリセルは所定個数毎にブロック分けさ
れ、該メモリセルの記憶内容を出力するための各々のプ
ロ・ツクに対応した出力ドライバーとして前記バイポー
ラトランジスタが用いられていることを特徴としている
ことを特徴としている。
（作用）
本発明の半導体集積回路は、所定数のメモリセルを１ブ
ロツクとし、該ブロックの駆動用ドライバーとして基本
セル内のバイポーラトランジスタを使用している。そし
て、該駆動用ドライバーが駆動するメモリセル数は最適
化されているのでメモリセルの記憶内容を高速に読み出
すことができる。さらに基本セル内のバイポーラトラン
ジスタを有効活用するのでその分集積度が高くなる。
ロツクとし、該ブロックの駆動用ドライバーとして基本
セル内のバイポーラトランジスタを使用している。そし
て、該駆動用ドライバーが駆動するメモリセル数は最適
化されているのでメモリセルの記憶内容を高速に読み出
すことができる。さらに基本セル内のバイポーラトラン
ジスタを有効活用するのでその分集積度が高くなる。
（実施例）
以下、本発明の半導体集積回路の一実施例を図面を参照
して説明する。本実施例では基本セルを用いた全面敷き
詰め型バイポーラＣＭＯＳゲートアレイ（半導体集積回
路）の代表として、従来例と同様にＲＯＭの場合を例に
とり説明を行なう。
して説明する。本実施例では基本セルを用いた全面敷き
詰め型バイポーラＣＭＯＳゲートアレイ（半導体集積回
路）の代表として、従来例と同様にＲＯＭの場合を例に
とり説明を行なう。
第１図は本発明の一実施例である半導体集積回路、即ち
ＲＯＭの構成図である。同図において８゜９．１０およ
び１１は第５図に示した基本セルである。６および７は
センスアンプであり、メモリセルＰ１〜Ｐ８、Ｎ１〜Ｎ
８の記憶内容を出力する出力線Ｂ、Ｃを介してＢｉ）ラ
ンジスタＮＰＮ１、ＮＰＮ２．ＮＰＮ３およびＮＰＮ４
と接続されている。そしてセンスアンプを介して、ゝメ
モリセルの内容は外部へ出力される。
ＲＯＭの構成図である。同図において８゜９．１０およ
び１１は第５図に示した基本セルである。６および７は
センスアンプであり、メモリセルＰ１〜Ｐ８、Ｎ１〜Ｎ
８の記憶内容を出力する出力線Ｂ、Ｃを介してＢｉ）ラ
ンジスタＮＰＮ１、ＮＰＮ２．ＮＰＮ３およびＮＰＮ４
と接続されている。そしてセンスアンプを介して、ゝメ
モリセルの内容は外部へ出力される。
メモリセルＰ１〜Ｐ８、Ｎ１〜Ｎ８は各々ＰＭＯＳトラ
ンジスタおよびＮＭＯＳ）ランジスタてあリメモリセル
Ｐ１〜Ｐ８のドレイン側は出力線Ａに接続されている。
ンジスタおよびＮＭＯＳ）ランジスタてあリメモリセル
Ｐ１〜Ｐ８のドレイン側は出力線Ａに接続されている。
この出力線ＡはＢｉ）ランジスタＮＰＮＩのベース側と
接続されている。またＢｉトランジスタのＮＰＮＩのエ
ミッタ側は基本セル５内のベース電荷引き抜き用抵抗Ｒ
１を介して出力線Ａに接続されている。同様に、基本セ
ル８および９内のメモリセルであるＮＭＯＳ）ランジス
タＮ１〜Ｎ８のドレイン側は出力線Ｃと接続されており
、出力線Ｃは基本セル１１内のバイポーラトランジスタ
ＮＰＮ４のベース側と接続されている。また、出力線Ｃ
は基本セル１１内の抵抗Ｒ５を介して、バイポーラトラ
ンジスタＮＰＮ４のエミッタ側と接続されている。
接続されている。またＢｉトランジスタのＮＰＮＩのエ
ミッタ側は基本セル５内のベース電荷引き抜き用抵抗Ｒ
１を介して出力線Ａに接続されている。同様に、基本セ
ル８および９内のメモリセルであるＮＭＯＳ）ランジス
タＮ１〜Ｎ８のドレイン側は出力線Ｃと接続されており
、出力線Ｃは基本セル１１内のバイポーラトランジスタ
ＮＰＮ４のベース側と接続されている。また、出力線Ｃ
は基本セル１１内の抵抗Ｒ５を介して、バイポーラトラ
ンジスタＮＰＮ４のエミッタ側と接続されている。
そして、Ｐ Ｍ ＯＳ Ｔ ｒ Ｐ １〜Ｐ ８および
ＮＭＯＳＴｒＮ１〜Ｎ８のソース側を電源ｖＤＤもしく
は接地（ＧＮＤ）することにより、プログラミングが行
なわれる。
ＮＭＯＳＴｒＮ１〜Ｎ８のソース側を電源ｖＤＤもしく
は接地（ＧＮＤ）することにより、プログラミングが行
なわれる。
上記構成を有する本実施例のＲＯＭにおいては、基本セ
ル８，９．１０および１１等をアレイ状に配置し全面敷
き詰め型のＢ１ＣＭＯＳゲートアレイを構成している。
ル８，９．１０および１１等をアレイ状に配置し全面敷
き詰め型のＢ１ＣＭＯＳゲートアレイを構成している。
そして、そりセル８個分のＭＯ３Ｔ ｒを１ブロツクと
している。１ブロツク内のメモリセルとしては、ＮＭＯ
ＳＴｒおよびＰＭＯＳＴ ｒを混在しない方が、センス
アンプ６および７の動作を最適化することができる。こ
のため、隣り合う基本セル、例えば基本セル８および９
を用いて、各々のＰ Ｍ ＯＳ Ｔ ｒ Ｐ １〜Ｐ
４およびＰ５〜Ｐ８とＮＭＯ３ＴｒＮ１〜Ｎ４およびＮ
５〜Ｎ８とて２つのブロックを構成している。
している。１ブロツク内のメモリセルとしては、ＮＭＯ
ＳＴｒおよびＰＭＯＳＴ ｒを混在しない方が、センス
アンプ６および７の動作を最適化することができる。こ
のため、隣り合う基本セル、例えば基本セル８および９
を用いて、各々のＰ Ｍ ＯＳ Ｔ ｒ Ｐ １〜Ｐ
４およびＰ５〜Ｐ８とＮＭＯ３ＴｒＮ１〜Ｎ４およびＮ
５〜Ｎ８とて２つのブロックを構成している。
従って、駆動能力の高い１つのＢｉ）ランジスタＮＰＮ
１を用いて１ブロツク内のＭ ＯＳ Ｔ ｒ ８個を駆
動するため、負荷も軽くまた高速に動作することができ
る。
１を用いて１ブロツク内のＭ ＯＳ Ｔ ｒ ８個を駆
動するため、負荷も軽くまた高速に動作することができ
る。
第２図は本実施例の半導体集積回路のアクセスタイム図
である。第４図に示した従来例の半導体集積回路（ＲＯ
Ｍ）のアクセスタイム（Ｔ ＣｕＯ２）と比べて、Ｔ
ＢＩＣＭＯ５＞ Ｔ ＣｕＯ５となっており本実施例の
方がより高速に動作することができる。
である。第４図に示した従来例の半導体集積回路（ＲＯ
Ｍ）のアクセスタイム（Ｔ ＣｕＯ２）と比べて、Ｔ
ＢＩＣＭＯ５＞ Ｔ ＣｕＯ５となっており本実施例の
方がより高速に動作することができる。
ところで、本実施例では１つのブロックを駆動するドラ
イバーとして１個のバイポーラトランジスタを用いた構
造を有しているが、この構成では出力線ＢにＬレベルを
出力することはできない。
イバーとして１個のバイポーラトランジスタを用いた構
造を有しているが、この構成では出力線ＢにＬレベルを
出力することはできない。
即ち、出力線Ｂは、通常抵抗Ｒ３によりプルダウンされ
ている。そして選択されたメモリセルがＨレベルを出力
する時、ブロック駆動ドライバＮＰＮ１のエミッタ側が
Ｈレベルとなり、従って出力線ＢはＨレベルとなる。選
択されたメモリセルがＬレベルを出力するときブロック
駆動ドライバＮＰＮＩはＯＦＦ状態となり、出力線Ｂは
Ｌレベルとなる。他のブロック駆動ドライバ、例えばＮ
ＰＮ４の動作も同様であり、出力線りは抵抗Ｒ６により
プルダウンされている。
ている。そして選択されたメモリセルがＨレベルを出力
する時、ブロック駆動ドライバＮＰＮ１のエミッタ側が
Ｈレベルとなり、従って出力線ＢはＨレベルとなる。選
択されたメモリセルがＬレベルを出力するときブロック
駆動ドライバＮＰＮＩはＯＦＦ状態となり、出力線Ｂは
Ｌレベルとなる。他のブロック駆動ドライバ、例えばＮ
ＰＮ４の動作も同様であり、出力線りは抵抗Ｒ６により
プルダウンされている。
しかし、例えばブロック駆動ドライバを２個のＮＰＮ
）ランジスタて構成すれば、その出力はＨレベルおよび
Ｌレベルを出力することができる。
）ランジスタて構成すれば、その出力はＨレベルおよび
Ｌレベルを出力することができる。
従って出力線ＢおよびＤ等のプルダウン用抵抗Ｒ３およ
びＲ６は不要となる。
びＲ６は不要となる。
尚、本実施例では８個のメモリセルを１ブロツクとした
が、本発明はこの個数に限定されるものではなく、バイ
ポーラトランジスタの駆動能力等を考慮して最適数を決
定することができる。
が、本発明はこの個数に限定されるものではなく、バイ
ポーラトランジスタの駆動能力等を考慮して最適数を決
定することができる。
［発明の効果］
以上説明したように、本発明の半導体集積回路は、基本
セル内のメモリーセルであるＭＯＳトランジスタを所定
数組み合わせて１つのブロックとし、これらのブロック
を駆動するドライバとして駆動能力の高い基本セル内の
バイポーラトランジスタを用いている。従って、高速動
作できる半導体集積回路を構成することができる。
セル内のメモリーセルであるＭＯＳトランジスタを所定
数組み合わせて１つのブロックとし、これらのブロック
を駆動するドライバとして駆動能力の高い基本セル内の
バイポーラトランジスタを用いている。従って、高速動
作できる半導体集積回路を構成することができる。
さらに、基本セル内のバイポーラトランジスタを用いた
ことにより基本セル内の構成要素の使用効率の高いかつ
無駄の少ない高集積の半導体集積回路を得ることができ
る。
ことにより基本セル内の構成要素の使用効率の高いかつ
無駄の少ない高集積の半導体集積回路を得ることができ
る。
第１図は本発明の一実施例である半導体集積回路（ＲＯ
Ｍ）の構成図、 第２図は第１図の実施例である半導体集積回路の動作を
示すタイムチャート、 第３図は従来の半導体集積回路（ＲＯＭ）の構成図、 第４図は第３図の従来例における半導体集積回路の動作
を示すタイムチャート、 第５図は従来例および実施例に用いられている基本セル
の構成図である。 センスアンプ・・・６，７ 基本セル・・８，９．１０１１ バイポーラトランジスタ・・ＮＰＮＩ。 ＮＰＮ３．ＮＰＮ４ プルダウン用抵抗・・・Ｒ３Ｒ６ ＰＭＯ５）ランジスタ・・・Ｐ１〜Ｐ８ＮＭＯ５）ラン
ジスタ・・・Ｎ１〜Ｎ８ＮＰＮ２゜
Ｍ）の構成図、 第２図は第１図の実施例である半導体集積回路の動作を
示すタイムチャート、 第３図は従来の半導体集積回路（ＲＯＭ）の構成図、 第４図は第３図の従来例における半導体集積回路の動作
を示すタイムチャート、 第５図は従来例および実施例に用いられている基本セル
の構成図である。 センスアンプ・・・６，７ 基本セル・・８，９．１０１１ バイポーラトランジスタ・・ＮＰＮＩ。 ＮＰＮ３．ＮＰＮ４ プルダウン用抵抗・・・Ｒ３Ｒ６ ＰＭＯ５）ランジスタ・・・Ｐ１〜Ｐ８ＮＭＯ５）ラン
ジスタ・・・Ｎ１〜Ｎ８ＮＰＮ２゜
Claims (3)
- （１）主として複数個のメモリセル、バイポーラトラン
ジスタおよび抵抗から構成される基本セルを複数個用い
て得られる全面敷き詰め型バイポーラＣＭＯＳゲートア
レイの半導体集積回路において、 前記複数個のメモリセルは所定個数毎にブロック分けさ
れ、該メモリセルの記憶内容を出力するための各々のブ
ロックに対応した出力ドライバーとして前記バイポーラ
トランジスタが用いられていること を特徴とする半導体集積回路。 - （２）前記ブロックの１つに対応する出力ドライバーと
して１つの前記バイポーラトランジスタが用いられ、該
バイポーラトランジスタのエミッタ側は前記メモリセル
の記憶内容を出力する出力線に接続され、該出力線は抵
抗を介して接地されていること を特徴とする請求項１記載の半導体集積回路。 - （３）前記ブロックの１つに対応した出力ドライバーと
して複数個の前記バイポーラトランジスタが用いられ、
前記メモリセルの記憶内容を出力する出力線に該バイポ
ーラトランジスタの出力として２つのレベルが出力され
ること を特徴とする請求項１記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042619A JP2501930B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体集積回路 |
| DE69124273T DE69124273T2 (de) | 1990-02-26 | 1991-02-21 | Integrierte Halbleiterschaltung |
| EP91102499A EP0444524B1 (en) | 1990-02-26 | 1991-02-21 | Semiconductor integrated circuit |
| KR1019910003069A KR940003838B1 (ko) | 1990-02-26 | 1991-02-26 | 반도체 집적회로 |
| US08/201,091 US5444654A (en) | 1990-02-26 | 1994-02-24 | ROM with Bi-CMOS gate arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042619A JP2501930B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246968A true JPH03246968A (ja) | 1991-11-05 |
| JP2501930B2 JP2501930B2 (ja) | 1996-05-29 |
Family
ID=12641039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042619A Expired - Lifetime JP2501930B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5444654A (ja) |
| EP (1) | EP0444524B1 (ja) |
| JP (1) | JP2501930B2 (ja) |
| KR (1) | KR940003838B1 (ja) |
| DE (1) | DE69124273T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0135798B1 (ko) * | 1994-08-17 | 1998-04-24 | 김광호 | 전류증폭형 마스크-롬 |
| IL116792A (en) * | 1996-01-16 | 2000-01-31 | Chip Express Israel Ltd | Customizable integrated circuit device |
| US5745422A (en) * | 1996-11-12 | 1998-04-28 | International Business Machines Corporation | Cross-coupled bitline segments for generalized data propagation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177944A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPS62189739A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4821235A (en) * | 1986-04-17 | 1989-04-11 | Fairchild Semiconductor Corporation | Translinear static memory cell with bipolar and MOS devices |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR940003838B1 (ko) | 1994-05-03 |
| DE69124273D1 (de) | 1997-03-06 |
| US5444654A (en) | 1995-08-22 |
| EP0444524A1 (en) | 1991-09-04 |
| JP2501930B2 (ja) | 1996-05-29 |
| EP0444524B1 (en) | 1997-01-22 |
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