JPH06120807A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 低消費電力化を図りつつ高速動作を実現した
ＴＴＬ入力回路を備えた半導体集積回路装置を提供す
る。 【構成】 ＴＴＬレベルの入力信号を受ける初段ＣＭＯ
Ｓインバータ回路Ｑ１，Ｑ２のＣＭＯＳレベルに変換さ
れた出力信号を受ける駆動段ＣＭＯＳインバータ回路Ｑ
３，Ｑ４を設け、初段ＣＭＯＳインバータ回路Ｑ１，Ｑ
２の出力信号によりハイレベル側の出力信号を形成する
出力トランジスタＴ１を駆動し、駆動段ＣＭＯＳインバ
ータ回路Ｑ３，Ｑ４の出力信号によりロウレベル側の出
力信号を形成する出力ＭＯＳＦＥＴＱ６を駆動するとと
もに、上記初段又は駆動段ＣＭＯＳインバータ回路の出
力信号を受けて初段ＣＭＯＳインバータ回路Ｑ１，Ｑ２
におけるＰチャンネル型ＭＯＳＦＥＴＱ１とともに出力
トランジスタＴ１のベース電流を形成するＭＯＳＦＥＴ
Ｑ５を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＴＴＬ互換性を持ちバイポーラ型トラン
ジスタとＣＭＯＳ回路との複合構成からなるＢｉ−ＣＭ
ＯＳスタティック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】高速スタティック型ＲＡＭとして、Ｂｉ
−ＣＭＯＳ回路技術を用い、メモリアレイ部をＣＭＯＳ
回路に構成し、周辺回路をＢｉ−ＣＭＯＳ回路にＴＴＬ
互換のものがある。このようなＢｉＣＭＯＳ構成のスタ
ティック型ＲＡＭとしては、例えば、１９８６年３月１
０日付『日経エレクトロニクス』頁１９９〜頁２０９が
ある。

【０００３】

【発明が解決しようとする課題】ＴＴＬ互換性を持つＲ
ＡＭでは、例えば図２に示すような入力バッファを用い
ている。この入力バッファは、ＴＬＬレベルの入力信号
をＣＭＯＳレベルの内部信号に変換するために、ＭＯＳ
ＦＥＴＱ１とＱ２からなるＣＭＯＳインバータ回路と、
それにより駆動されるトランジスタＴ１とＭＯＳＦＥＴ
Ｑ６からなる出力回路から構成される。ＴＴＬレベルの
入力信号のハイレベルは、周知のように約３Ｖと比較的
小さい電圧である。ＣＭＯＳインバータ回路では、この
ような比較的低いハイレベルに応じて回路の接地電位の
ようなロウレベルの出力信号を形成する必要があり、Ｎ
チャンネル型ＭＯＳＦＥＴＱ２に比べてＰチャンネル型
ＭＯＳＦＥＴＱ１のコンダクタンスを小さく形成してロ
ジックスレッショルド電圧をＴＴＬレベルに合わせて低
く設定する必要がある。このため、入力信号のロウレベ
ルに応じてハイレベルの出力信号を形成するＰチャンネ
ル型ＭＯＳＦＥＴＱ１のサイズを小さく形成するため、
トランジスタＴ１のベース駆動電流能力も小さくなって
しまうという問題がある。そこで、高速動作化のために
上記ＣＭＯＳインバータ回路（Ｑ１、Ｑ２）での電流駆
動能力を大きくすると、そこで発生する貫通電流が増大
し、消費電流を増大させるばかりでなく、回路の接地線
に発生するノイズも増大させて入力レベルマージンを悪
化させるという問題が生じる。この発明の目的は、低消
費電力化を図りつつ高速動作を実現したＴＴＬ入力回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＴＴＬレベルの入力信号を
受ける初段ＣＭＯＳインバータ回路に加えて、この初段
ＣＭＯＳインバータ回路の出力信号を受ける駆動段ＣＭ
ＯＳインバータ回路を設け、上記初段ＣＭＯＳインバー
タ回路の出力信号によりハイレベル側の出力信号を形成
する出力トランジスタを駆動し、上記駆動段ＣＭＯＳイ
ンバータ回路の出力信号によりロウレベル側の出力信号
を形成する出力ＭＯＳＦＥＴを駆動するとともに、上記
初段又は駆動段ＣＭＯＳインバータ回路の出力信号を受
けて初段ＣＭＯＳインバータ回路におけるＰチャンネル
型ＭＯＳＦＥＴとともに出力トランジスタのベース電流
を形成するＭＯＳＦＥＴを設ける。

【０００５】

【作用】上記した手段によれば、駆動段ＣＭＯＳインバ
ータ回路を設けることにより、ＣＭＯＳレベルにより出
力ＭＯＳＦＥＴの駆動するとともに、出力トランジスタ
Ｔ１のベース電流を増大させるＭＯＳＦＥＴの追加によ
り低消費電力化と高速化を併せ持つ入力回路を得ること
ができる。

【０００６】

【実施例】図３には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、特に制限されないが、公知のＢ
ｉ−ＣＭＯＳ回路技術により、単結晶シリコンのような
半導体基板上において形成される。

【０００７】アドレス信号Ａ０〜Ａｎからなる複数ビッ
トからなるアドレス信号は、アドレスバッファＡＢ０〜
ＡＢｎに伝えられる。これらのアドレスバッファＡＢ０
〜ＡＢｎに取り込まれたアドレス信号は、デコーダＤＣ
Ｒに伝えられる。デコーダＤＣＲのうち、Ｘ系のアドレ
ス信号に対応したデコーダ回路は、そのアドレス信号を
解読してワード線の選択信号を形成する。ワード線選択
信号は、図示しないワードドライバを介して出力され
る。このようなワードドライバを設けることにより、多
数のメモリセルが結合されることによって比較的大きな
負荷容量を持つワード線を高速に選択／非選択に切り換
えるようにされる。

【０００８】メモリアレイＭ−ＡＲＹは、スタティック
型ＭＯＳメモリがマトリックス配置されて構成される。
すなわち、データ線とワード線との交差点にそれぞれメ
モリセルが配置される。メモリセルは、完全ＣＭＯＳス
タティック型の他、記憶用ＭＯＳＦＥＴとそのドレイン
に設けられた情報保持用のポリシリコン層からなる高抵
抗素子とを用いるものであってもよい。上記デコーダＤ
ＣＲのうち、Ｙ系のアドレス信号に対応したデコーダ回
路は、そのアドレス信号を解読してデータ線の選択信号
を形成する。データ線選択信号は、Ｙ選択回路（カラム
スイッチ）に伝えられる。Ｙ選択回路は、データ線の選
択信号に従ってメモリアレイＭ−ＡＲＹのデータ線を共
通データ線に接続させる。このようなＹ選択回路及び共
通データ線も上記メモリアレイＭ−ＡＲＹ内に含まれる
ものと理解されたい。

【０００９】上記共通データ線の読み出し信号は、セン
スアンプＳＡに供給され、ここで高速に増幅される。セ
ンスアンプＳＡの増幅出力信号は、入出力回路ＩＯＢに
含まれるデータ出力回路を通して入出力端子Ｉ／Ｏから
送出される。また、上記入出力端子Ｉ／Ｏから供給され
る書き込みデータは、入出力回路ＩＯＢに含まれるデー
タ入力回路を通して取り込まれ、上記共通データ線を介
して選択されたメモリセルに書き込まれる。

【００１０】チップセレクト信号ＣＳＢとライトイネー
ブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢとは、そ
れぞれ入力バッファを介してタイミング制御回路ＴＧに
供給される。タイミング制御回路ＴＧは、上記入力バッ
ファを通した上記の各制御信号を受けて、内部回路の動
作に必要なアドレスバッファ活性化信号ａｅ、センスア
ンプの活性化信号ｓａｃ及びデータ入力回路とデータ出
力回路の活性化信号ｄｉｃ／ｄｏｃ等を形成する。

【００１１】図１には、この発明に係るレベル変換機能
を持つ入力回路の一実施例の回路図が示されている。外
部端子から供給されるＴＴＬレベルの入力信号ＩＮは、
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯ
ＳＦＥＴＱ２からなる初段ＣＭＯＳインバータ回路に入
力される。この初段ＣＭＯＳインバータ回路（Ｑ１，Ｑ
２）は、低消費電力化のためにＭＯＳＦＥＴＱ１とＱ２
は小さく形成される。そして、約３ＶのようなＴＴＬハ
イレベルに対して、回路の接地電位のようなロウレベル
の出力信号を形成するために、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ２に対してＰチャンネル型ＭＯＳＦＥＴＱ１のコ
ンダクタンスが十分小さく形成される。このような構成
を採ることにより、初段ＣＭＯＳインバータ回路の出力
信号は、ＣＭＯＳレベルに変換される。

【００１２】初段のＣＭＯＳインバータ回路（Ｑ１，Ｑ
２）は、低消費電力化とＴＴＬレベルからＣＭＯＳレベ
ルへの変換のために、必然的に電流駆動能力は小さいも
のになってしまう。そこで、この実施例では、上記初段
のＣＭＯＳインバータ回路の出力信号を受けるＰチャン
ネル型ＭＯＳＦＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴ
Ｑ４からなる駆動段のＣＭＯＳインバータ回路を設け
る。この駆動段のＣＭＯＳインバータ回路では、入力レ
ベルがＣＭＯＳレベルであることに対応し、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴＱ
４が比較的大きな電流供給能力を持つようにされる。

【００１３】入力回路の出力側に接続されるアドレスデ
コーダ等のような比較的大きな入力容量を持つ負荷を高
速に駆動するため、出力回路はトランジスタＴ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ６からなるプッシュプル出力
回路が用いられる。上記Ｎチャンネル型の出力ＭＯＳＦ
ＥＴＱ６のゲートには、上記駆動段のＣＭＯＳインバー
タ回路（Ｑ３，Ｑ４）の出力信号が供給される。駆動段
のＣＭＯＳインバータ回路（Ｑ３，Ｑ４）は、上記のよ
うに比較的大きな電流駆動能力を持つようにされている
から、比較的大きな電流駆動能力を持つようにされるこ
とに応じて大きなサイズに形成される出力ＭＯＳＦＥＴ
Ｑ６を高速にスイッチ制御することができる。

【００１４】バイポーラ型の出力トランジスタＴ１は、
上記初段ＣＭＯＳインバータ回路（Ｑ１，Ｑ２）の出力
信号により駆動される。このままでは、トランジスタＴ
１のベース電流が大きくできないから、初段のＣＭＯＳ
インバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴ
と並列形態にＰチャンネル型ＭＯＳＦＥＴＱ５が新たに
追加れて、上記駆動段のＣＭＯＳインバータ回路（Ｑ
３，Ｑ４）の出力信号による駆動する。これにより、入
力信号ＩＮがロウレベルになって、ＣＭＯＳインバータ
回路の出力信号のハイレベルに応じてトランジスタＴ１
をオン状態にして、ハイレベルの出力信号ＯＵＴを形成
するとき、上記初段のＣＭＯＳインバータ回路（Ｑ１，
Ｑ２）の出力信号のハイレベルに応じて駆動段のＣＭＯ
Ｓインバータ回路（Ｑ３，Ｑ４）の出力信号がロウレベ
ルとなり、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ６をオ
フ状態にするとともに、Ｐチャンネル型ＭＯＳＦＥＴＱ
５をオン状態にし、ＭＯＳＦＥＴＱ１とともにトランジ
スタＴ１のベース電流を形成する。これにより、出力ト
ランジスタＴ１の高速なスイッチングが可能となり、出
力信号ＯＵＴのロウレベルからハイレベルへの立ち上が
りを高速に行うことができる。

【００１５】なお、入力信号ＩＮがハイレベルのときに
は、初段のＣＭＯＳインバータ回路（Ｑ１，Ｑ２）の出
力信号がロウレベルとなり、駆動段のＣＭＯＳインバー
タ回路（Ｑ３，Ｑ４）は、電源電圧ＶＣＣのようなハイ
レベルを出力する。これにより、従来のように約３Ｖよ
うなＴＴＬレベルの入力信号をそのまま受ける場合に比
べて、出力ＭＯＳＦＥＴＱ６のゲートとソース間に供給
される駆動電圧が大きくなり、ＭＯＳＦＥＴＱ６のサイ
ズをそれほど大きくすることなく大きな駆動電流を得る
ことができる。これにより、出力信号ＯＵＴのハイレベ
ルからロウレベルへの立ち下がりも高速にできる。

【００１６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ＴＴＬレベルの入力信号を受ける初段のＣＭＯ
Ｓインバータ回路に加えて、この初段のＣＭＯＳインバ
ータ回路の出力信号を受ける駆動段のＣＭＯＳインバー
タ回路を設け、上記初段ＣＭＯＳインバータ回路の出力
信号によりハイレベル側の出力信号を形成する出力トラ
ンジスタを駆動し、上記駆動段ＣＭＯＳインバータ回路
の出力信号によりロウレベル側の出力信号を形成する出
力ＭＯＳＦＥＴを駆動するとともに、上記初段又は駆動
段ＣＭＯＳインバータ回路の出力信号を受けて初段ＣＭ
ＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴとと
もに出力トランジスタのベース電流を形成するＭＯＳＦ
ＥＴを設けることにより、初段ＣＭＯＳインバータ回路
のサイズを小さくして定常的に流れる直流電流を抑えつ
つ、駆動段のＣＭＯＳインバータ回路で形成されたＣＭ
ＯＳレベルにより出力ＭＯＳＦＥＴの駆動するととも
に、出力トランジスタＴ１のベース電流を増大させるＭ
ＯＳＦＥＴの追加により高速化が可能になるという効果
が得られる。 （２） 上記のような入力回路をＢｉ−ＣＭＯＳ構造の
スタティック型ＲＡＭにおけるアドレスバッファ等の入
力回路に用いることにより、消費電力と高速化を図りつ
つ、接地線のノイズが抑えられるから入力レベルマージ
ンを大きくすることができるという効果が得られる。

【００１７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、トランジスタＴ１のベース電流を増加させる
ＭＯＳＦＥＴＱ５は、Ｐチャンネル型ＭＯＳＦＥＴに代
えてＮチャンネル型ＭＯＳＦＥＴを用いるものであって
もよい。このようにＮチャンネル型ＭＯＳＦＥＴを用い
た場合には、ハイレベルによりオン状態にされるから初
段ＣＭＯＳインバータ回路の出力信号により駆動すれば
よい。このようにＮチャンネル型ＭＯＳＦＥＴを用いた
場合には、トランジスタＴ１のベース電位がＶＣＣ−Ｖ
ＴＨ（ＶＴＨはＮチャンネル型ＭＯＳＦＥＴのしきい値
電圧）より高くなると、ＭＯＳＦＥＴＱ５はオフ状態に
されてベース電流供給が停止されるが、少なくとも上記
電圧ＶＣＣ−ＶＴＨに達するまではトランジスタＴ１の
ベース電流を増加させるように作用するから高速化に寄
与することには変わりはない。この発明に係る入力回路
は、前記実施例のようなスタティック型ＲＡＭの他、Ｔ
ＴＬ互換性を持ち内部がＣＭＯＳレベルで動作するゲー
トアレイ等各種半導体集積回路装置に広く利用できる。

【００１８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＴＴＬレベルの入力信号を
受ける初段のＣＭＯＳインバータ回路に加えて、この初
段のＣＭＯＳインバータ回路の出力信号を受ける駆動段
のＣＭＯＳインバータ回路を設け、上記初段ＣＭＯＳイ
ンバータ回路の出力信号によりハイレベル側の出力信号
を形成する出力トランジスタを駆動し、上記駆動段ＣＭ
ＯＳインバータ回路の出力信号によりロウレベル側の出
力信号を形成する出力ＭＯＳＦＥＴを駆動するととも
に、上記初段又は駆動段ＣＭＯＳインバータ回路の出力
信号を受けて初段ＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴとともに出力トランジスタのベース電
流を形成するＭＯＳＦＥＴを設けることにより、初段Ｃ
ＭＯＳインバータ回路のサイズを小さくして定常的に流
れる直流電流を抑えつつ、駆動段のＣＭＯＳインバータ
回路で形成されたＣＭＯＳレベルにより出力ＭＯＳＦＥ
Ｔの駆動するとともに、出力トランジスタＴ１のベース
電流を増大させるＭＯＳＦＥＴの追加により高速化が可
能になる。

【図面の簡単な説明】

【図１】この発明に係る入力回路の一実施例を示す回路
図である。

【図２】従来の入力バッファの一例を示す回路図であ
る。

【図３】この発明が適用されるＴＴＬインターフェイス
を持つスタティック型ＲＡＭの一実施例を示すブロック
図である。

【符号の説明】

Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、Ｔ１…トランジスタ、ＸＢ
…Ｘ系アドレスバッファ、ＡＢ０〜ＡＢｎ…アドレスバ
ッファ、ＤＣＲ…アドレスデコーダ回路、Ｍ−ＡＲＹ…
メモリアレイ、ＳＡ…センスアンプ、ＩＯＢ…入出力回
路、ＴＧ…タイミング制御回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｇ (72)発明者 川上 誠 秋田県南秋田郡天王町天王字長沼64 アキ タ電子 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＴＴＬレベルの入力信号を受ける初段Ｃ
   ＭＯＳインバータ回路と、この初段ＣＭＯＳインバータ
   回路の出力信号を受ける駆動段ＣＭＯＳインバータ回路
   と、上記初段ＣＭＯＳインバータ回路の出力信号により
   駆動されてハイレベル側の出力信号を形成する出力トラ
   ンジスタと、上記駆動段ＣＭＯＳインバータ回路の出力
   信号により駆動され、上記トランジスタとカスケード接
   続されてロウレベル側の出力信号を形成する出力ＭＯＳ
   ＦＥＴと、上記初段又は駆動段ＣＭＯＳインバータ回路
   の出力信号により駆動され、初段ＣＭＯＳインバータ回
   路のＰチャンネル型ＭＯＳＦＥＴとともに出力トランジ
   スタのベース電流を形成するＭＯＳＦＥＴとを含む入力
   回路を備えてなることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 上記トランジスタのベース電流を形成す
   るＭＯＳＦＥＴは、Ｐチャンネル型ＭＯＳＦＥＴからな
   り、上記駆動段ＣＭＯＳインバータ回路の出力信号によ
   りスイッチ制御されるものであることを特徴とする請求
   項１の半導体集積回路装置。
3. 【請求項３】 上記入力回路は、ＴＴＬインターフェイ
   スのＢｉ−ＣＭＯＳ構成のスタティック型ＲＡＭおける
   アドレスバッファ、データバッファ及び制御バッファを
   構成するものであることを特徴とする請求項１又は請求
   項２の半導体集積回路装置。