JPH05290580A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高抵抗負荷型のスタティック型ＲＡＭ等のテ
ーリング電流を抑制し、その情報保持特性を安定化す
る。 【構成】 高抵抗負荷型のスタティック型ＲＡＭ等の高
電位側電源電圧とライトアンプＷＡの実質的な非反転及
び反転出力端子つまりは相補共通データ線ＣＤ＊又は相
補ビット線Ｂ０＊等の非反転及び反転信号線との間に、
ＮチャンネルＭＯＳＦＥＴＱ１５〜Ｑ１８からなり書き
込み動作時において選択的に有効とされる書き込みロウ
レベル設定回路を設ける。これにより、書き込み信号の
ロウレベルを所定レベルだけ高め、選択状態とされる相
補ビット線に結合される非選択状態のメモリセルＭＣの
制御ＭＯＳＦＥＴＱ１３及びＱ１４のソース電位を高
め、そのしきい値電圧を等価的に大きくして、テーリン
グ電流を少なくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、高抵抗負荷型のスタティック型ＲＡＭ（ラ
ンダムアクセスメモリ）ならびにその情報保持特性の安
定化に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】比較的高抵抗のドレイン負荷抵抗をそれ
ぞれ有しかつそのドレイン及びゲートが互いに交差結合
されるＮチャンネル型の一対の駆動ＭＯＳＦＥＴ（金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）と、これらの駆動ＭＯＳＦＥＴのド
レインと対応する相補ビット線の非反転信号線及び反転
信号線との間にそれぞれ設けられるＮチャンネル型の一
対の制御ＭＯＳＦＥＴとを含むいわゆる高抵抗負荷型の
スタティック型メモリセルがある。また、このようなス
タティック型メモリセルが格子状に配置されてなるメモ
リアレイをその基本構成とするいわゆる高抵抗負荷型の
スタティック型ＲＡＭがある。

【０００３】高抵抗負荷型のスタティック型ＲＡＭにつ
いては、例えば、１９９１年９月、株式会社日立製作所
発行の『日立ＩＣメモリデータブック１』第２８３頁〜
第２９３頁に記載されている。

【０００４】

【発明が解決しようとする課題】高抵抗負荷型のスタテ
ィック型ＲＡＭにおいて、メモリアレイを構成する相補
ビット線Ｂ０＊（ここで、例えば非反転ビット線Ｂ０Ｔ
及び反転ビット線Ｂ０Ｂをあわせて相補ビット線Ｂ０＊
のように＊を付して表す。また、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号又は
非反転信号線等については、その名称の末尾にＴを付し
て表し、それが有効とされるとき選択的にロウレベルと
されるいわゆる反転信号又は反転信号線等については、
その名称の末尾にＢを付して表す。以下同様）等は、例
えば図６に示されるように、その一方において、２対の
ビット線負荷ＭＯＳＦＥＴＱ１及びＱ３ならびにＱ２及
びＱ４を介して回路の電源電圧に結合され、その他方に
おいて、ビット線選択信号ＹＳ０等に従って選択的にオ
ン状態とされる２対の相補スイッチＳ１及びＳ２を介し
て相補共通データ線ＣＤ＊に選択的に接続される。相補
共通データ線ＣＤ＊には、ライトアンプＷＡの出力端子
が結合されるとともに、図示されないセンスアンプＳＡ
の入力端子が結合される。ライトアンプＷＡは、例えば
比較的大きな駆動能力を有するＰチャンネル及びＮチャ
ンネルＭＯＳＦＥＴが組み合わされてなるナンドゲート
Ｇ１及びＧ２を含み、内部制御信号ＷＰのハイレベルを
受けて相補書き込みデータＤ＊に従った所定の相補書き
込み信号を形成し、メモリアレイＭＡＲＹの指定された
メモリセルＭＣに書き込む。

【０００５】ところが、その低消費電力化が進み電源電
圧の低電圧化が進む中、上記のような従来のスタティッ
ク型ＲＡＭには次の問題点が生じることが本願発明者等
によって明らかとなった。すなわち、スタティック型Ｒ
ＡＭの低消費電力化にともなって、メモリアレイＭＡＲ
Ｙのビット線負荷ＭＯＳＦＥＴＱ１〜Ｑ４ならびにメモ
リセルＭＣを構成するドレイン負荷抵抗Ｒ１及びＲ２の
抵抗値は大きくされ、スタティック型ＲＡＭの低電圧化
にともなって、メモリセルＭＣを構成する制御ＭＯＳＦ
ＥＴＱ１３及びＱ１４のしきい値電圧は小さくされる傾
向にある。周知のように、書き込み動作時における相補
ビット線Ｂ０＊等の非反転信号線及び反転信号線のハイ
レベル及びロウレベルは、ビット線負荷ＭＯＳＦＥＴＱ
１〜Ｑ４ならびにドレイン負荷抵抗Ｒ１及びＲ２とライ
トアンプＷＡのナンドゲートＧ１及びＧ２を構成するＭ
ＯＳＦＥＴの抵抗比率によって設定される。スタティッ
ク型ＲＡＭが低消費電力化されビット線負荷ＭＯＳＦＥ
ＴＱ１〜Ｑ４ならびにドレイン負荷抵抗Ｒ１〜Ｒ２の抵
抗値が大きくされるにしたがって、書き込み動作時にお
ける相補ビット線Ｂ０＊等の非反転信号線及び反転信号
線のロウレベルは、図７に例示されるように、ほぼ回路
の接地電位ＧＮＤとなる。

【０００６】このため、例えばワード線Ｗ０及び相補ビ
ット線Ｂ０＊の交点に配置されるメモリセルＭＣに対し
て論理“１”（ここで、例えば書き込み信号又は読み出
し信号が非反転ビット線Ｂ０Ｔにおいてハイレベルとさ
れ反転ビット線Ｂ０Ｂにおいてロウレベルとされる場合
を論理“１”と称し、その逆の状態を論理“０”と称す
る。以下同様）の書き込みデータの書き込み動作が行わ
れ、しかも例えばワード線Ｗｍ及び相補ビット線Ｂ０＊
の交点に配置される非選択状態のメモリセルＭＣに論理
“０”の記憶データが保持される場合には、非選択状態
のメモリセルＭＣを構成する制御ＭＯＳＦＥＴＱ１４の
ドレインすなわちノードｎｄとそのソースすなわち反転
ビット線Ｂ０Ｂとの間には、ほぼ電源電圧の絶対値に相
当するソースドレイン電圧がかかり、そのゲートソース
間電圧ＶＧＳは、対応するワード線Ｗｍがロウレベルと
されるためにほぼ０Ｖ（ボルト）とされる。このこと
は、スタティック型ＲＡＭの低電圧化にともない制御Ｍ
ＯＳＦＥＴＱ１４等のしきい値電圧が小さくされること
もあいまって、そのテーリング電流を増大させる原因と
なる。その結果、特に書き込み動作が比較的長い時間に
わたって継続される場合において、メモリセルＭＣの保
持データが反転するおそれが生じ、これによってスタテ
ィック型ＲＡＭの情報保持特性が不安定なものとなる。

【０００７】この発明の目的は、高抵抗負荷型のスタテ
ィック型ＲＡＭ等のテーリング電流を抑制し、その情報
保持特性を安定化することにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、高抵抗負荷型のスタティック
型ＲＡＭ等の高電位側電源電圧とライトアンプの実質的
な非反転出力端子及び反転出力端子つまりは相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間に、書き込み動作時において選択的に接続される
負荷手段を含み書き込み信号のロウレベルを所定レベル
に制限する書き込みロウレベル設定回路を設ける。

【００１０】

【作用】上記手段によれば、書き込み信号のロウレベル
を所定レベルだけ高め、選択状態とされる相補ビット線
に結合される非選択状態のメモリセルの制御ＭＯＳＦＥ
Ｔのソース電位を高めることができるため、これらの制
御ＭＯＳＦＥＴのしきい値電圧を等価的に大きくし、そ
のテーリング電流を抑制することができる。その結果、
非選択状態のメモリセルの保持データの反転を防止し、
スタティック型ＲＡＭの情報保持特性を安定化すること
ができる。

【００１１】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のスタティック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、公知のＣＭＯＳ（相補
型ＭＯＳ）集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上に形成される。

【００１２】図１において、スタティック型ＲＡＭに
は、特に制限されないが、外部端子ＣＳＢ，ＷＥＢ及び
ＯＥＢを介して起動制御信号となるチップ選択信号ＣＳ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢがそれぞれ供給され、外部端子ＡＸ０〜ＡＸｉ
ならびにＡＹ０〜ＡＹｊを介してＸアドレス信号ＡＸ０
〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｊがそれ
ぞれ供給される。また、データ入出力端子ＤＩＯを介し
て、１ビット単位で書き込みデータが入力され、読み出
しデータが出力される。チップ選択信号ＣＳＢ，ライト
イネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
は、タイミング発生回路ＴＧに供給され、これをもとに
スタティック型ＲＡＭの各部の動作を制御するための各
種内部制御信号が形成される。また、Ｘアドレス信号Ａ
Ｘ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｊ
は、ＸアドレスバッファＸＢ及びＹアドレスバッファＹ
Ｂにそれぞれ供給され、データ入出力端子ＤＩＯは、デ
ータ入力バッファＩＢの入力端子及びデータ出力バッフ
ァＯＢの出力端子に共通結合される。

【００１３】この実施例のスタティック型ＲＡＭは、半
導体基板面の大半を占めて配置されるメモリアレイＭＡ
ＲＹをその基本構成とする。メモリアレイＭＡＲＹは、
後述するように、同図の水平方向に平行して配置される
ｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して
配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを
含む。これらのワード線及び相補ビット線の交点には、
（ｍ＋１）×（ｎ＋１）個のスタティック型メモリセル
が格子状に配置される。メモリアレイＭＡＲＹの具体的
構成については、後で詳細に説明する。

【００１４】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＣＳが供給される。また、Ｘアド
レスバッファＸＢには、外部端子ＡＸ０〜ＡＸｉを介し
てＸアドレス信号ＡＸ０〜ＡＸｉが供給され、タイミン
グ発生回路ＴＧから内部制御信号ＡＬが供給される。こ
こで、内部制御信号ＣＳは、チップ選択信号ＣＳＢがロ
ウレベルとされスタティック型ＲＡＭが選択状態とされ
るとき、所定のタイミングでハイレベルとされる。ま
た、内部制御信号ＡＬは、特に制限されないが、スタテ
ィック型ＲＡＭが選択状態とされるとき、上記内部制御
信号ＣＳがハイレベルとされる当初において一時的にハ
イレベルとされる。

【００１５】ＸアドレスデコーダＸＤは、上記内部制御
信号ＣＳがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線を択一的
にハイレベルの選択状態とする。一方、Ｘアドレスバッ
ファＸＢは、外部端子ＡＸ０〜ＡＸｉを介して供給され
るＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＡＬに
従って取り込み、保持するとともに、これらのＸアドレ
ス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し
て、ＸアドレスデコーダＸＤに供給する。

【００１６】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、後述するように、その一
方において、対応するＰチャンネル型のビット線負荷Ｍ
ＯＳＦＥＴＱ１〜Ｑ４を介して回路の電源電圧（高電位
側電源電圧）に結合され、その他方において、Ｙスイッ
チ回路ＹＳの対応する相補スイッチＳ１及びＳ２を介し
て相補共通データ線ＣＤ＊に結合される。ビット線負荷
ＭＯＳＦＥＴＱ１及びＱ２のゲートには、内部制御信号
ＷＥが共通に供給され、ビット線負荷ＭＯＳＦＥＴＱ３
及びＱ４のゲートは、回路の接地電位に結合される。こ
こで、回路の電源電圧は、特に制限されないが、＋３Ｖ
のような正の電源電圧とされる。また、ビット線負荷Ｍ
ＯＳＦＥＴＱ１及びＱ２は、比較的小さなコンダクタン
スを持つべく設計され、ビット線負荷ＭＯＳＦＥＴＱ３
及びＱ４は、比較的大きなコンダクタンスを持つべく設
計される。さらに、内部制御信号ＷＥは、特に制限され
ないが、ライトイネーブル信号ＷＥＢがロウレベルとさ
れスタティック型ＲＡＭが書き込みモードで選択状態と
されるとき、後述する内部制御信号ＷＰに先立ってハイ
レベルとされる。これにより、ビット線負荷ＭＯＳＦＥ
ＴＱ１〜Ｑ４は、スタティック型ＲＡＭの動作モードに
応じて選択的にオン状態とされ、メモリアレイＭＡＲＹ
を構成する相補ビット線Ｂ０＊〜Ｂｎ＊を書き込み動作
又は読み出し動作に適した所定のプリチャージレベルと
する。

【００１７】一方、Ｙスイッチ回路ＹＳは、後述するよ
うに、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂ
ｎ＊に対応して設けられるｎ＋１対の相補スイッチＳ１
及びＳ２を含む。これらの相補スイッチの一方は、メモ
リアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ
＊にそれぞれ結合され、その他方は、相補共通データ線
ＣＤ＊に共通結合される。また、各相補スイッチを構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのゲー
トには、ＹアドレスデコーダＹＤから対応するビット線
選択信号ＹＳ０〜ＹＳｎの非反転信号及び反転信号がそ
れぞれ供給される。これにより、相補スイッチＳ１及び
Ｓ２は、対応するビット線選択信号ＹＳ０〜ＹＳｎがハ
イレベルとされることで選択的にオン状態となり、メモ
リアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ
＊と相補共通データ線ＣＤ＊とを選択的に接続状態とす
る。

【００１８】この実施例において、Ｙスイッチ回路ＹＳ
は、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ
＊に対応して設けられるｎ＋１個の書き込みロウレベル
設定回路を含む。これらの書き込みロウレベル設定回路
は、後述するように、回路の電源電圧と相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転信号線及び反転信号線との間に直
列形態に設けられる２対のＮチャンネルＭＯＳＦＥＴＱ
１５及びＱ１６ならびにＱ１７及びＱ１８を含む。この
うち、ＭＯＳＦＥＴＱ１５及びＱ１６のゲートには、上
記内部制御信号ＷＥが共通に供給され、ＭＯＳＦＥＴＱ
１７及びＱ１８のゲートには、対応するビット線選択信
号ＹＳ０〜ＹＳｎが供給される。その結果、回路の電源
電圧と相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線及び
反転信号線との間には、スタティック型ＲＡＭが書き込
みモードで選択状態とされかつ対応するビット線選択信
号ＹＳ０〜ＹＳｎがハイレベルであることを条件に、選
択的にＭＯＳＦＥＴＱ１５〜Ｑ１８からなる負荷手段が
結合され、これによって相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転信号線及び反転信号線における書き込み信号のロ
ウレベルが所定のレベルに制限されるものとなる。Ｙス
イッチ回路ＹＳの具体的な構成については、後で詳細に
説明する。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＣＳが供給される。また、ＹアドレスバッファＹ
Ｂには、外部端子ＡＹ０〜ＡＹｊを介してＹアドレス信
号ＡＹ０〜ＡＹｊが供給され、タイミング発生回路ＴＧ
から内部制御信号ＡＬが供給される。

【００２０】ＹアドレスデコーダＹＤは、上記内部制御
信号ＣＳがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Ｙアドレスデコー
ダＹＤは、内部アドレス信号Ｙ０〜Ｙｊをデコードし
て、対応するビット線選択信号ＹＳ０〜ＹＳｎを択一的
にハイレベルとする。これらのビット線選択信号は、前
述のように、Ｙスイッチ回路ＹＳの対応する相補スイッ
チＳ１及びＳ２にそれぞれ供給される。一方、Ｙアドレ
スバッファＹＢは、外部端子ＡＹ０〜ＡＹｊを介して供
給されるＹアドレス信号ＡＹ０〜ＡＹｊを、内部制御信
号ＡＬに従って取り込み、保持するとともに、これらの
Ｙアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊを
形成して、ＹアドレスデコーダＹＤに供給する。

【００２１】相補共通データ線ＣＤ＊は、ライトアンプ
ＷＡの出力端子に結合され、さらにセンスアンプＳＡの
入力端子に結合される。ライトアンプＷＡの入力端子
は、データ入力バッファＩＢの出力端子に結合され、セ
ンスアンプＳＡの出力端子は、データ出力バッファＯＢ
の入力端子に結合される。データ入力バッファＩＢの入
力端子ならびにデータ出力バッファＯＢの出力端子は、
データ入出力端子ＤＩＯに共通結合される。ライトアン
プＷＡには、タイミング発生回路ＴＧから内部制御信号
ＷＰが供給され、データ出力バッファＯＢには、タイミ
ング発生回路ＴＧから内部制御信号ＯＣが供給される。
ここで、内部制御信号ＷＰは、スタティック型ＲＡＭが
書き込みモードで選択状態とされるとき、メモリアレイ
ＭＡＲＹの指定されたメモリセルの選択動作が終了する
所定のタイミングで一時的にハイレベルとされる。ま
た、内部制御信号ＯＣは、スタティック型ＲＡＭが読み
出しモードで選択状態とされるとき、センスアンプＳＡ
による読み出し信号の増幅動作が終了する所定のタイミ
ングで選択的にハイレベルとされる。

【００２２】データ入力バッファＩＢは、スタティック
型ＲＡＭが書き込みモードで選択状態とされるとき、デ
ータ入出力端子ＤＩＯを介して供給される書き込みデー
タを取り込み、ライトアンプＷＡに伝達する。このと
き、ライトアンプＷＡは、内部制御信号ＷＰに従って選
択的に動作状態とされ、上記書き込みデータをもとに所
定の書き込み信号を形成して、相補共通データ線ＣＤ＊
を介してメモリアレイＭＡＲＹの選択されたメモリセル
に書き込む。一方、センスアンプＳＡは、スタティック
型ＲＡＭが読み出しモードで選択状態とされるとき、メ
モリアレイＭＡＲＹの選択されたメモリセルから相補共
通データ線ＣＤ＊を介して出力される読み出し信号を増
幅し、データ出力バッファＯＢに伝達する。このとき、
データ出力バッファＯＢは、内部制御信号ＯＣに従って
選択的に動作状態とされ、上記読み出し信号をデータ入
出力端子ＤＩＯを介して送出する。

【００２３】タイミング発生回路ＴＧは、チップ選択信
号ＣＳＢ，ライトイネーブル信号ＷＥＢ及び出力イネー
ブル信号ＯＥＢをもとに、上記各種の内部制御信号を形
成して、スタティック型ＲＡＭの各部に供給する。

【００２４】図２には、図１のスタティック型ＲＡＭの
メモリアレイＭＡＲＹ及びその周辺部の一実施例の部分
的な回路図が示されている。同図をもとに、この実施例
のスタティック型ＲＡＭのメモリアレイ及びその周辺部
の具体的な構成及び動作ならびにその特徴について説明
する。なお、以下の回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。

【００２５】図２において、この実施例のメモリアレイ
ＭＡＲＹは、特に制限されないが、同図の水平方向に平
行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂
直方向に平行して配置されるｎ＋１組の相補ビット線Ｂ
０＊〜Ｂｎ＊とを含む。これらのワード線及び相補ビッ
ト線の交点には、（ｍ＋１）×（ｎ＋１）個のスタティ
ック型メモリセルＭＣが格子状に配置される。

【００２６】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、図２に例示されるように、そのゲ
ート及びドレインが互いに交差結合されるＮチャンネル
型の一対の駆動ＭＯＳＦＥＴＱ１１及びＱ１２を含む。
これらの駆動ＭＯＳＦＥＴのドレインは、高抵抗のドレ
イン負荷抵抗Ｒ１及びＲ２を介して回路の電源電圧にそ
れぞれ結合され、そのソースは回路の接地電位に結合さ
れる。これにより、駆動ＭＯＳＦＥＴＱ１１及びＱ１２
ならびにドレイン負荷抵抗Ｒ１及びＲ２は一つのラッチ
回路を構成し、スタティック型ＲＡＭの単位記憶素子と
して作用する。この単位記憶素子の非反転入出力ノード
ｎａ又はｎｃとなる駆動ＭＯＳＦＥＴＱ１１のドレイン
は、さらにＮチャンネル型の制御ＭＯＳＦＥＴＱ１３を
介して対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信
号線に結合され、その反転入出力ノードｎｂ又はｎｄと
なる駆動ＭＯＳＦＥＴＱ１２のドレインは、Ｎチャンネ
ル型の制御ＭＯＳＦＥＴＱ１４を介して対応する相補ビ
ット線Ｂ０＊〜Ｂｎ＊の反転信号線に結合される。メモ
リアレイＭＡＲＹの同一の行に配置されるｎ＋１個のメ
モリセルＭＣの制御ＭＯＳＦＥＴＱ１３及びＱ１４のゲ
ートは、対応するワード線Ｗ０〜Ｗｍに共通結合され
る。

【００２７】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、前述のように、ＸアドレスデコーダＸＤ
に結合され、択一的に回路の電源電圧のようなハイレベ
ルの選択状態とされる。また、相補ビット線Ｂ０＊〜Ｂ
ｎ＊の非反転信号線及び反転信号線は、その一方におい
て、対応するＰチャンネル型の２対のビット線負荷ＭＯ
ＳＦＥＴＱ１及びＱ３ならびにＱ２及びＱ４を介して回
路の電源電圧に結合され、その他方において、Ｙスイッ
チ回路ＹＳの対応する２対の相補スイッチＳ１及びＳ２
を介して相補共通データ線ＣＤ＊に結合される。

【００２８】ビット線負荷ＭＯＳＦＥＴＱ１及びＱ２の
ゲートには、内部制御信号ＷＥが共通に供給され、ビッ
ト線負荷ＭＯＳＦＥＴＱ３及びＱ４のゲートは、回路の
接地電位に結合される。この実施例において、ビット線
負荷ＭＯＳＦＥＴＱ１及びＱ２は、比較的大きなコンダ
クタンスを持つべく設計され、ビット線負荷ＭＯＳＦＥ
ＴＱ３及びＱ４は、比較的小さなコンダクタンスを持つ
べく設計される。これにより、相補ビット線Ｂ０＊〜Ｂ
ｎ＊の非反転信号線及び反転信号線は、スタティック型
ＲＡＭが非選択状態とされあるいは読み出しモードで選
択状態とされる場合、回路の電源電圧に近いレベルにプ
リチャージされ、スタティック型ＲＡＭが書き込みモー
ドで選択状態とされる場合には、ライトアンプＷＡから
供給される相補書き込み信号に従ってハイレベル又はロ
ウレベルとされる。

【００２９】一方、Ｙスイッチ回路ＹＳを構成する相補
スイッチＳ１及びＳ２の一方は、メモリアレイＭＡＲＹ
の対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線
及び反転信号線にそれぞれ結合され、その他方は、相補
共通データ線ＣＤ＊の非反転信号及び反転信号にそれぞ
れ共通結合される。相補スイッチＳ１及びＳ２を構成す
るＮチャンネルＭＯＳＦＥＴのゲートには、Ｙアドレス
デコーダＹＤから対応するビット線選択信号ＹＳ０〜Ｙ
Ｓｎがそれぞれ供給され、ＰチャンネルＭＯＳＦＥＴの
ゲートには、対応するビット線選択信号のインバータＮ
１による反転信号が供給される。これにより、相補スイ
ッチＳ１及びＳ２は、対応するビット線選択信号ＹＳ０
〜ＹＳｎがハイレベルとされることで選択的にオン状態
となり、メモリアレイＭＡＲＹの対応する相補ビット線
Ｂ０＊〜Ｂｎ＊と相補共通データ線ＣＤ＊とを選択的に
接続状態とする。

【００３０】この実施例において、Ｙスイッチ回路ＹＳ
は、さらに、回路の電源電圧と相補ビット線Ｂ０＊〜Ｂ
ｎ＊の非反転信号線及び反転信号線との間にそれぞれ直
列形態に設けられる２対のＮチャンネルＭＯＳＦＥＴＱ
１５（第１のＭＯＳＦＥＴ）及びＱ１７（第２のＭＯＳ
ＦＥＴ）ならびにＱ１６（第１のＭＯＳＦＥＴ）及びＱ
１８（第２のＭＯＳＦＥＴ）からなる書き込みロウレベ
ル設定回路を含む。このうち、ＭＯＳＦＥＴＱ１５及び
Ｑ１６のゲートには、内部制御信号ＷＥ（書き込み制御
信号）が供給され、ＭＯＳＦＥＴＱ１７及びＱ１８のゲ
ートには、対応するビット線選択信号ＹＳ０〜ＹＳｎが
それぞれ供給される。これにより、ＭＯＳＦＥＴＱ１５
〜Ｑ１８からなる書き込みロウレベル設定回路は、スタ
ティック型ＲＡＭが書き込みモードで選択状態とされか
つ対応するビット線選択信号ＹＳ０〜ＹＳｎが択一的に
ハイレベルとされることで選択的に有効となり、対応す
る相補ビット線Ｂ０＊〜Ｂｎ＊における書き込み信号の
ロウレベルつまりはライトアンプＷＡから出力される相
補書き込み信号の実質的なロウレベルをＭＯＳＦＥＴＱ
１５及びＱ１７あるいはＱ１６及びＱ１８とライトアン
プＷＡのナンドゲートＧ１又はＧ２を構成する２個のＮ
チャンネルＭＯＳＦＥＴとの抵抗比率によって決まる所
定のレベルで制限すべく作用する。

【００３１】ところで、ライトアンプＷＡは、その出力
端子が非反転共通データ線ＣＤＴに結合されるナンドゲ
ートＧ１と、その出力端子が反転共通データ線ＣＤＢに
結合されるもう１個のナンドゲートＧ２とを含む。この
うち、ナンドゲートＧ１の一方の入力端子には、非反転
書き込みデータＤＴが供給され、ナンドゲートＧ２の一
方の入力端子には、反転書き込みデータＤＢが供給され
る。これらのナンドゲートの他方の入力端子には、上記
内部制御信号ＷＰが共通に供給される。なお、ナンドゲ
ートＧ１及びＧ２を構成するＰチャンネル及びＮチャン
ネルＭＯＳＦＥＴは、比較的大きなコンダクタンスを持
つべく設計され、これによってナンドゲートＧ１及びＧ
２は比較的大きな駆動能力を持つものとされる。

【００３２】スタティック型ＲＡＭが非選択状態とされ
あるいは読み出しモードで選択状態とされるとき、ナン
ドゲートＧ１及びＧ２の出力信号すなわち相補共通デー
タ線ＣＤ＊の非反転信号線及び反転信号線のレベルは、
ともに回路の電源電圧のようなハイレベルとされる。一
方、スタティック型ＲＡＭが書き込みモードで選択状態
とされ内部制御信号ＷＰがハイレベルとされると、ナン
ドゲートＧ１の出力信号すなわち非反転共通データ線Ｃ
ＤＴのレベルは、反転書き込みデータＤＢがハイレベル
すなわちデータ入力バッファＩＢを介して与えられる書
き込みデータが論理“０”とされるとき選択的にロウレ
ベルとされ、ナンドゲートＧ２の出力信号すなわち反転
共通データ線ＣＤＢのレベルは、非反転書き込みデータ
ＤＴがハイレベルすなわちデータ入力バッファＩＢを介
して与えられる書き込みデータが論理“１”とされると
き選択的にロウレベルとされる。

【００３３】図３には、図１のスタティック型ＲＡＭの
書き込みモードにおける一実施例の信号波形図が示され
ている。また、図４には、図２のメモリアレイＭＡＲＹ
の制御ＭＯＳＦＥＴＱ１３及びＱ１４として用いられる
ＮチャンネルＭＯＳＦＥＴの一実施例のドレイン電流特
性図が示されている。これらの図をもとに、この実施例
のスタティック型ＲＡＭの書き込み動作の概要とその特
徴について説明する。なお、以下の説明は、ワード線Ｗ
０及び相補ビット線Ｂ０＊の交点に配置されるメモリセ
ルが選択されかつこのメモリセルに論理“１”の書き込
みが行われる場合を例に進められるが、その他の組み合
わせについては類推されたい。

【００３４】図３において、スタティック型ＲＡＭは、
チップ選択信号ＣＳＢがハイレベルとされることによっ
て非選択状態とされる。このとき、メモリアレイＭＡＲ
Ｙを構成するワード線Ｗ０〜Ｗｍは、すべて回路の接地
電位（ＧＮＤ）のような非選択状態とされ、メモリセル
ＭＣを構成する制御ＭＯＳＦＥＴＱ１３及びＱ１４はす
べてオフ状態とされる。また、内部制御信号ＷＥはロウ
レベルとされ、メモリアレイＭＡＲＹのビット線負荷Ｍ
ＯＳＦＥＴＱ１〜Ｑ４はともにオン状態とされる。しか
るに、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線及び
反転信号線は、メモリセルＭＣの保持データによる影響
を受けることなく、ともに回路の電源電圧（ＶＣＣ）の
ようなハイレベルにプリチャージされる。

【００３５】なお、スタティック型ＲＡＭが非選択状態
とされるとき、メモリアレイＭＡＲＹの各メモリセルＭ
Ｃでは、駆動ＭＯＳＦＥＴＱ１１及びＱ１２がその保持
データに従って相補的にオン状態とされる。このため、
論理“１”の記憶データを保持するメモリセルＭＣで
は、その非反転入出力ノードｎａ又はｎｃが回路の電源
電圧のようなハイレベルとされ、その反転入出力ノード
ｎｂ又はｎｄが回路の接地電位のようなロウレベルとさ
れる。また、ワード線Ｗ０及びＷｍと相補ビット線Ｂ０
＊の交点に配置され論理“０”の記憶データを保持する
２個のメモリセルＭＣでは、その非反転入出力ノードｎ
ａ及びｎｃがともに回路の接地電位のようなロウレベル
とされ、その反転入出力ノードｎｂ及びｎｄがともに回
路の電源電圧のようなハイレベルとされる。

【００３６】次に、スタティック型ＲＡＭは、チップ選
択信号ＣＳＢがロウレベルとされることで選択状態とさ
れ、ライトイネーブル信号ＷＥＢがロウレベルとされる
ことで書き込みモードとされる。外部端子ＡＸ０〜ＡＸ
ｉには、チップ選択信号ＣＳＢのロウレベル変化に先立
って、Ｘアドレス信号ＡＸ０〜ＡＸｉがワード線Ｗ０を
指定する組み合わせで供給され、外部端子ＡＹ０〜ＡＹ
ｊには、Ｙアドレス信号ＡＹ０〜ＡＹｊが相補ビット線
Ｂ０＊を指定する組み合わせで供給される。また、デー
タ入出力端子ＤＩＯには、ライトイネーブル信号ＷＥＢ
のロウレベル変化に先立って、論理“１”の書き込みデ
ータが供給される。

【００３７】スタティック型ＲＡＭでは、まずチップ選
択信号ＣＳＢのロウレベル変化を受けて内部制御信号Ｃ
Ｓがハイレベルとされ、その当初において内部制御信号
ＡＬが一時的にハイレベルとされる。このため、外部端
子ＡＸ０〜ＡＸｉに供給されるＸアドレス信号ＡＸ０〜
ＡＸｉがＸアドレスバッファＸＢに取り込まれ、Ｘアド
レスデコーダＸＤによるワード線の選択動作が開始され
るとともに、外部端子ＡＹ０〜ＡＹｊに供給されるＹア
ドレス信号ＡＹ０〜ＡＹｊがＹアドレスバッファＹＢに
取り込まれ、ＹアドレスデコーダＹＤ及びＹスイッチ回
路ＹＳによる相補ビット線の選択動作が開始される。こ
れにより、ワード線Ｗ０が択一的に回路の電源電圧のよ
うなハイレベルとされ、ビット線選択信号ＹＳ０が択一
的に回路の電源電圧のようなハイレベルとされる。

【００３８】メモリアレイＭＡＲＹでは、ワード線Ｗ０
が択一的にハイレベルとされることで、このワード線Ｗ
０に結合されるｎ＋１個のメモリセルＭＣの制御ＭＯＳ
ＦＥＴＱ１３及びＱ１４が一斉にオン状態とされる。ま
た、ビット線選択信号ＹＳ０が択一的にハイレベルとさ
れることで、Ｙスイッチ回路ＹＳの対応する相補スイッ
チＳ１及びＳ２がオン状態とされ、相補ビット線Ｂ０＊
と相補共通データ線ＣＤ＊とが接続状態とされるととも
に、対応する書き込みロウレベル設定回路を構成するＭ
ＯＳＦＥＴＱ１７及びＱ１８が択一的にオン状態とされ
る。このとき、メモリアレイＭＡＲＹのビット線負荷Ｍ
ＯＳＦＥＴＱ１及びＱ２は、ライトイネーブル信号ＷＥ
Ｂがロウレベルとされるまでの間、ビット線負荷ＭＯＳ
ＦＥＴＱ３及びＱ４とともにオン状態とされ、メモリセ
ルＭＣを構成する駆動ＭＯＳＦＥＴＱ１１及びＱ１２も
その保持データに従って相補的にオン状態とされる。こ
のため、すべての相補ビット線Ｂ０＊〜Ｂｎ＊の非反転
信号線及び反転信号線は、選択されたワード線Ｗ０に結
合されるｎ＋１個のメモリセルＭＣの保持データに従っ
て選択的に所定のハイレベル又はロウレベルとされる。

【００３９】ここで、各相補ビット線の非反転又は反転
信号線のハイレベルは、ほぼ回路の電源電圧とされ、そ
のロウレベルは、ビット線負荷ＭＯＳＦＥＴＱ１〜Ｑ４
と制御ＭＯＳＦＥＴＱ１３及びＱ１４，駆動ＭＯＳＦＥ
ＴＱ１１及びＱ１２ならびにドレイン負荷抵抗Ｒ１及び
Ｒ２の抵抗比率に従った所定のレベルとされる。したが
って、ワード線Ｗ０と相補ビット線Ｂ０＊との交点に配
置され論理“０”の記憶データを保持するメモリセルＭ
Ｃの非反転入出力ノードｎａは、非反転ビット線Ｂ０Ｔ
のロウレベルより低いロウレベルＶ２とされ、その反転
入出力ノードｎｂは、回路の電源電圧のようなハイレベ
ルとされる。また、ワード線Ｗｍと相補ビット線Ｂ０＊
との交点に配置され論理“０”の記憶データを保持する
メモリセルＭＣの非反転入出力ノードｎｃは、制御ＭＯ
ＳＦＥＴＱ１３及びＱ１４がオフ状態とされるために回
路の接地電位のようなロウレベルとされ、その反転入出
力ノードｎｄは回路の電源電圧のようなハイレベルとさ
れる。

【００４０】次に、ライトイネーブル信号ＷＥＢがロウ
レベルとされると、スタティック型ＲＡＭでは、内部制
御信号ＷＥがハイレベルとされ、やや遅れて内部制御信
号ＷＰがハイレベルとされる。このため、内部制御信号
ＷＥのハイレベルを受けて、メモリアレイＭＡＲＹのビ
ット線負荷ＭＯＳＦＥＴＱ１及びＱ２がオフ状態とされ
るとともに、Ｙスイッチ回路ＹＳの書き込みロウレベル
設定回路を構成するＭＯＳＦＥＴＱ１５及びＱ１６がオ
ン状態とされ、論理“１”の書き込みデータがデータ入
力バッファＩＢに取り込まれる。また、内部制御信号Ｗ
Ｐのハイレベルを受けて、ライトアンプＷＡが動作状態
とされ、相補共通データ線ＣＤ＊にはその非反転信号線
を回路の電源電圧のようなハイレベルとしその反転信号
線を回路の接地電位のようなロウレベルとする相補書き
込み信号が出力される。

【００４１】ここで、相補共通データ線ＣＤ＊及び相補
ビット線Ｂ０＊を介してワード線Ｗ０に結合されるメモ
リセルＭＣに対する論理“１”の書き込みデータの書き
込み動作が行われるとき、ワード線Ｗｍに結合され論理
“０”の記憶データを保持する非選択状態のメモリセル
ＭＣでは、制御ＭＯＳＦＥＴＱ１４のドレインすなわち
反転入出力ノードｎｄが回路の電源電圧のようなハイレ
ベルとされ、そのソースすなわち反転ビット線Ｂ０Ｂに
は回路の接地電位のようなロウレベルの書き込み信号が
供給される。このとき、制御ＭＯＳＦＥＴＱ１４のゲー
トすなわちワード線Ｗｍは回路の接地電位のような非選
択状態とされ、制御ＭＯＳＦＥＴＱ１４のゲートソース
間電圧ＶＧＳはほぼ０Ｖとされる。このため、制御ＭＯ
ＳＦＥＴＱ１４のドレインには、図４に示されるよう
に、例えば１０の−１４乗程度のドレイン電流が流れ、
これがいわゆるテーリング電流となって反転入出力ノー
ドｎｄの電位を低下させようとする。

【００４２】ところが、この実施例のスタティック型Ｒ
ＡＭのＹスイッチ回路ＹＳには、前述のように、相補ビ
ット線Ｂ０＊〜Ｂｎ＊に対応してＭＯＳＦＥＴＱ１５〜
Ｑ１８からなる書き込みロウレベル設定回路が設けら
れ、これらのＭＯＳＦＥＴが内部制御信号ＷＥならびに
ビット線選択信号ＹＳ０〜ＹＳｎに従って選択的にオン
状態とされる。言い換えるならば、スタティック型ＲＡ
Ｍが書き込みモードで選択状態とされライトアンプＷＡ
から相補共通データ線ＣＤ＊を介して所定の相補書き込
み信号が出力されるとき、回路の電源電圧と選択された
相補ビット線Ｂ０＊の非反転信号線及び反転信号線との
間にはＭＯＳＦＥＴＱ１５及びＱ１７あるいはＱ１６及
びＱ１８からなる負荷手段が結合され、これによって反
転信号線Ｂ０Ｂにおける書き込み信号のロウレベルが所
定のレベルＶ１に制限される。このレベルＶ１の値は、
例えば上記レベルＶ２に近い約０．３Ｖとされ、反転ビ
ット線Ｂ０Ｂつまりはそのソース電位の上昇によって等
価的に制御ＭＯＳＦＥＴＱ１４のしきい値電圧が約０．
１Ｖ程度大きくなる。

【００４３】図４から明らかなように、制御ＭＯＳＦＥ
ＴＱ１４のドレイン電流は、そのしきい値電圧Ｖｔｈ近
傍において、ゲートソース間電圧ＶＧＳが０．５Ｖ小さ
くなるごとに６桁程度少なくなる。この実施例のスタテ
ィック型ＲＡＭでは、前述のように、書き込みロウレベ
ル設定回路が設けられることによって等価的に制御ＭＯ
ＳＦＥＴＱ１４のしきい値電圧Ｖｔｈが約０．１Ｖ程度
大きくされるが、このことは、ほぼゲートソース間電圧
ＶＧＳが０．１Ｖ小さくされることに相当し、これによ
って制御ＭＯＳＦＥＴＱ１４のドレイン電流つまりはテ
ーリング電流が１桁以上少なくなる。これらの結果、こ
の実施例のスタティック型ＲＡＭでは、特に比較的長い
時間にわたって書き込み動作が継続される場合において
も、選択状態とされる相補ビット線に結合される非選択
状態のメモリセルＭＣの保持データが反転されるおそれ
がなくなり、これによってスタティック型ＲＡＭの情報
保持特性が安定化されるものとなる。

【００４４】以上の本実施例に示されるように、この発
明を高抵抗負荷型のスタティック型ＲＡＭ等に適用する
ことで、次のような作用効果が得られる。すなわち、 （１）高抵抗負荷型のスタティック型ＲＡＭ等の高電位
側電源電圧とライトアンプの実質的な非反転出力端子及
び反転出力端子つまりは相補ビット線又は相補共通デー
タ線の非反転信号線及び反転信号線との間に、書き込み
動作時において選択的に接続される負荷手段を含み書き
込み信号のロウレベルを所定レベルに制限する書き込み
ロウレベル設定回路を設けることで、書き込み信号のロ
ウレベルを所定レベルだけ高めることができるという効
果が得られる。 （２）上記（１）項により、選択状態とされる相補ビッ
ト線に結合される非選択状態のメモリセルを構成する制
御ＭＯＳＦＥＴのソース電位を高め、そのしきい値電圧
を等価的に大きくすることができるという効果が得られ
る。 （３）上記（１）項及び（２）項により、制御ＭＯＳＦ
ＥＴのテーリング電流を抑制し、非選択状態のメモリセ
ルの保持データの反転を防止することができるという効
果が得られる。 （４）上記（１）項〜（３）項により、高抵抗負荷型の
スタティック型ＲＡＭの情報保持特性を安定化できると
いう効果が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、スタティック型ＲＡＭは、同時に複
数ビットの記憶データを入出力するいわゆる多ビット構
成とされるものであってもよいし、そのメモリアレイＭ
ＡＲＹが、複数のサブメモリアレイに分割されるもので
あってもよい。スタティック型ＲＡＭのブロック構成
は、この実施例による制約を受けないし、起動制御信号
やアドレス信号ならびに内部制御信号の組み合わせ等も
任意である。

【００４６】図２において、書き込みロウレベル設定回
路を構成するＭＯＳＦＥＴＱ１５〜Ｑ１８は、例えばメ
モリアレイＭＡＲＹ内に設けてもよい。また、相補ビッ
ト線Ｂ０＊〜Ｂｎ＊のバラツキが小さい場合、書き込み
ロウレベル設定回路は、例えば図５に示されるように、
回路の電源電圧と相補共通データ線ＣＤ＊の非反転信号
線及び反転信号線との間にそれぞれ設けられるＮチャン
ネルＭＯＳＦＥＴ（第３のＭＯＳＦＥＴ）Ｑ１９及びＱ
２０によって構成してもよい。この場合、ＭＯＳＦＥＴ
Ｑ１９及びＱ２０はすべての相補ビット線Ｂ０＊〜Ｂｎ
＊に共有され、内部制御信号ＷＥに従って選択的に有効
とされる。図２及び図６に示されるメモリアレイＭＡＲ
Ｙ及びその周辺部の具体的構成や電源電圧の極性及び絶
対値ならびにＭＯＳＦＥＴの導電型等は、種々の実施形
態を採りうる。

【００４７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭを基本構成とする各種の半導体記憶装置やスタ
ティック型ＲＡＭを内蔵するゲートアレイ集積回路及び
専用論理集積回路装置等にも適用できる。この発明は、
少なくとも高抵抗負荷型のスタティック型メモリセルが
格子状に配置されてなるメモリアレイを基本構成とする
半導体記憶装置ならびにこのような半導体記憶装置を内
蔵するディジタル集積回路装置に広く適用できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、高抵抗負荷型のスタティッ
ク型ＲＡＭの高電位側電源電圧とライトアンプの実質的
な非反転出力端子及び反転出力端子つまりは相補ビット
線又は相補共通データ線の非反転信号線及び反転信号線
との間に、書き込み動作時において選択的に接続される
負荷手段を含み書き込み信号のロウレベルを所定レベル
に制限する書き込みロウレベル設定回路を設けること
で、書き込み信号のロウレベルを所定レベルだけ高め、
選択状態とされる相補ビット線に結合される非選択状態
のメモリセルの制御ＭＯＳＦＥＴのソース電位を高める
ことができるため、これらの制御ＭＯＳＦＥＴのしきい
値電圧を等価的に大きくし、そのテーリング電流を抑制
することができる。その結果、非選択状態のメモリセル
の保持データの反転を防止し、スタティック型ＲＡＭの
情報保持特性を安定化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるメモリ
アレイ及びその周辺部の第１の実施例を示す部分的な回
路図である。

【図３】図１のスタティック型ＲＡＭの書き込みモード
における一実施例を示す信号波形図である。

【図４】図２のメモリアレイに含まれるＮチャンネルＭ
ＯＳＦＥＴの一実施例を示すドレイン電流特性図であ
る。

【図５】図１のスタティック型ＲＡＭに含まれるメモリ
アレイ及びその周辺部の第２の実施例を示す部分的な回
路図である。

【図６】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭに含まれるメモリアレイ及びその周
辺部の一例を示す部分的な回路図である。

【図７】図６のスタティック型ＲＡＭの書き込みモード
における一例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・・
Ｙスイッチ回路、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ
・・・Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、
ＳＡ・・・センスアンプ、ＩＢ・・・データ入力バッフ
ァ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タイミ
ング発生回路。 Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補
ビット線、ＭＣ・・・スタティック型メモリセル、ＣＤ
＊・・・相補共通データ線、Ｑ１〜Ｑ４・・・Ｐチャン
ネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ２０・・・Ｎチャンネル
ＭＯＳＦＥＴ、Ｒ１〜Ｒ２・・・抵抗、Ｓ１〜Ｓ２・・
・相補スイッチ、Ｎ１・・・・インバータ、Ｇ１〜Ｇ２
・・・ナンドゲート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 良和 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 山▲さき▼ 康司 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及び相補ビ
   ット線ならびにこれらのワード線及び相補ビット線の交
   点に格子状に配置される高抵抗負荷型のスタティック型
   メモリセルとを含むメモリアレイと、上記メモリアレイ
   の指定される相補ビット線と相補共通データ線とを選択
   的に接続するＹスイッチ回路と、上記相補共通データ線
   を介してメモリアレイの選択されたメモリセルに所定の
   相補書き込み信号を供給するライトアンプと、上記ライ
   トアンプから出力される相補書き込み信号の実質的なロ
   ウレベルを所定のレベルに制限する書き込みロウレベル
   設定回路とを具備することを特徴とする半導体記憶装
   置。
2. 【請求項２】 上記書き込みロウレベル設定回路は、書
   き込み動作時において高電位側電源電圧と各相補ビット
   線又は相補共通データ線の非反転信号線及び反転信号線
   との間にそれぞれ選択的に接続される負荷手段を含むも
   のであることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記負荷手段は、高電位側電源電圧と各
   相補ビット線の非反転信号線及び反転信号線との間にそ
   れぞれ直列形態に設けられそのゲートに書き込み制御信
   号を受ける第１のＭＯＳＦＥＴならびにそのゲートに対
   応するビット線選択信号を受ける第２のＭＯＳＦＥＴを
   含むものであることを特徴とする請求項２の半導体記憶
   装置。
4. 【請求項４】 上記負荷手段は、高電位側電源電圧と相
   補共通データ線の非反転信号線及び反転信号線との間に
   それぞれ設けられそのゲートに書き込み制御信号を受け
   る第３のＭＯＳＦＥＴを含むものであることを特徴とす
   る請求項２の半導体記憶装置。