JPH03295096A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置、さらには外部入力がＥＣＬ
でメモリーセルがＣＭＯＳで構成されるＢｉＣＭＯ３型
のＳＲＡＭに適用して有効な技術に関するもので、例え
ばキャッシュ・メモリーなどに利用して有効な技術に関
するものである。

［従来の技術］ 入出力がＥＣＬ　（エミッタ結合論理）でメモリーセル
がＣＭＯ３（相補ＭｏＳトランジスタ）で構成されたＢ
ｉＣＭＯ５型の半導体記憶装置は、ＥＣＬの高速性とＣ
ＭＯ５の低消費電力性の両特徴を兼ね備えることができ
る（例えば、ｌ５ＳＣＣ８９，５ＥＳＳＩＯＮ　　２：
Ｈｉｇｈ　　５ＰＥＥＤ　　ＳＲＡＭ５　　のＷＡＭ２
．４：Ａ　　３．５ｎｓ５００ｍＷ　　１６ＫＢ　　Ｂ
ｉＣＭＯ８ＥＣＬ　　ＲＡＭ参照）。

第３図は、従来のこの種の半導体記憶装置の要部におけ
る構成の概要を示したものであって、１はＥＣＬレベル
の論理信号が入力される外部端子、２は外部端子１に入
力されたＥＣＬレベルの論理信号をＢ１ＣＭＯＳレベル
の論理信号に変換するレベル変換部、３はＢ１ＣＭＯＳ
レベルで動作するデコーダおよびドライバなどのメモリ
ー周辺回路、ＷＬは上記メモリー周辺回路３によって選
択的に駆動されるワード線、４は上記ワード線ＷＬによ
って行方向から選択されるメモリーセル、ＤＬはメモリ
ーセル４に対するデータの書込／読出を行なうために列
方向に布線されたデータ線である。

メモリーセル４は、図ではその１つだけ抽出して示しで
あるが、行と列のマトリックス状に多数配列された状態
で集積形成されている。各メモリーセル４はそれぞれ、
記憶回路部４１を形成する２組のＣＭＯＳトランジスタ
ＭＰＩ−ＭＮＩ、ＭＰ　２−ＭＮ　２と、この記憶回路
部４１とデータ線ＤＬの間でトランスファースイッチ４
２を形成するｎチャンネルＭＯＳトランジスタＭＮ３．
ＭＮ４とによって構成されている。

メモリーセル４は約５ｖの正電源電位ｖｃｃとＯｖの基
準電位間で動作し、いずれかのワード線ＷＬが選択され
てＨ（高レベル）に駆動されると、このＨに駆動された
ワード線２上のメモリーセル３の各トランスファースイ
ッチ４２がそれぞれにオンに駆動されることにより、そ
のワード線ＷＬ上のメモリーセル４がデータ線ＤＬに接
続されるようになる。ここで、任意の列のデータ線ＤＬ
を選択すれば、メモリーセルは、行方向と列方向から任
意に選択される。このようにして選択されたメモリーセ
ルは、データ線ＤＬを介してデータの書込／読出を行な
うことができる。

以上のようにして、マトリックス状に配列された多数の
メモリーセルの中から任意のメモリーセルを選択してア
クセスすることができる。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、上述した半導体記憶装置では、ＥＣＬレベル
で入力された論理信号をＢ１ＣＭＯＳレベルの論理信号
に変換させてからメモリー周辺回路３に処理させていた
。つまり、論理信号がＥＣＬレベルで処理されるのは外
部端子１とレベル変換回路２の間だけであって、これ以
外はすべてＢｉｃＭＯｓレベルで処理されるようになっ
ていた。

ところが、上記レベル変換回路２は遅延要素としても作
用する。また、ＢｉＣＭＯ３による論理信号の処理は、
ＥＣＬによる論理信号の処理よりも遅い。これらによっ
て、上述した半導体記憶装置ではメモリー・アクセス速
度の高速化が妨げられていた。

本発明の目的は、外部入力がＥＣＬで記憶回路部がＣＭ
　ＯＳ構成のＢ１ＣＭＯＳ型半導体記憶装置において、
そのアクセス速度をさらに高める、という技術を提供す
ることにある。

この発明の前記ならびにそのほかの目的と特徴は、本明
細書の記述および添附図面から明らかになるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、メモリーセルを選択するためのワード線を外
部から入力されるＥＣＬレベルの論理信号で駆動させる
とともに、各メモリーセルにおいて、記憶回路部とデー
タ線の間に介在するトランスファースイッチを上記ワー
ド線に現われるＥＣＬレベルの論理信号によってオン・
オフさせるトランスファースイッチ駆動回路を設ける、
というものである。

［作用］ 上記した手段によれば、遅延要素とするレベル変換回路
がメモリー周辺回路に介在しないとともに、外部からの
ＥＣＬ信号が高速処理に適したＥＣＬレベルのままでメ
モリーセルの選択に使われる。

これにより、外部入力がＥＣＬで記憶回路部がＣＭＯＳ
構成のＢｉＣＭＯ５型半導体記憶装置において、そのア
クセス速度をさらに高めるという目的が達成される。

［実施例コ 以下１本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一、あるいは相当部分
を示すものとする。

第１図は本発明の一実施例による半導体記憶装置の要部
における回路を示す。

同図に示す半導体記憶装置は外部入出力がＥＣＬで記憶
回路部がＣＭＯＳ構成のＢｉＣＭＯ５型ＳＲＡＭ型口Ｒ
ＡＭされ、まず、１はＥＣＬレベルの論理信号が入力さ
れる外部端子、３はＥＣＬレベルで動作するデコーダお
よびドライバなどのメモリー周辺回路、ＷＬは上記メモ
リー周辺回路３からＥＣＬレベルで選択的に駆動される
ワード線、４は上記ワード線ＷＬによって行方向から選
択されるメモリーセル、ＤＬはメモリーセル４に対する
データの書込／読出を行なうために列方向に布線された
データ線である。

メモリーセル４は１図ではその１つだけ抽出して示しで
あるが１行と列のマトリックス状に多数配列された状態
で集積形成されている。

ここで、各メモリーセル４にはそれぞれ、記憶回路部４
１を形成する２組のＣＭＯＳトランジスタＭＰＩ−ＭＮ
Ｉ、ＭＰ２−ＭＮ２と、この記憶回路部４１とデータ線
ＤＬの間でトランスファースイッチ４２を形成するｎチ
ャンネルＭＯＳトランジスタＭＮ３．ＭＮ４とに加えて
、トランスファースイッチ４２を形成するＭＯＳトラン
ジスタＭＮ３．ＭＮ４を上記ワード線ＷＬに現われるＦ
ＣＬレベルの論理信号によってオン・オフさせるトラン
スファースイッチ駆動回路４３が設けられている。

上記トランスファースイッチ駆動回路４３は、ｐチャン
ネルＭＯＳトランジスタＭＰ５とｎチャンネルＭＯＳト
ランジスタＭＮ５によって構成されている。ｐチャンネ
ルＭＯＳトランジスタとｎチャンネルＭＯＳトランジス
タＭＮ４は、ＥＣＬレベルで選択・駆動されるワード線
ＷＬと負電源電位ＶＥεとの間で互いに直列接続される
とともに、その中間接続点いわゆるノードが上記トラン
スファースイッチ４２をなすｎチャンネルＭＯＳトラン
ジスタＭＮ３．ＭＮ４の各ゲートに接続されている。こ
の場合、ｐチャンネルＭＯＳトランジスタＭＰ５はワー
ド線ＷＬ側に接続されるとともに、そのゲートに所定の
共通基準電位Ｖｒｅｆ１が与えられている。この共通基
準電位Ｖｒｅｆ１は、ワード線ＷＬがＨ（ＥＣＬの高レ
ベル：約−〇、９Ｖ）のときに上記ｐチャンネルＭＯＳ
トランジスタＭ　Ｐ　５をオンさせ、かつワード線ＷＬ
がＬ　（ＥＣＬの低レベル：約−２，３Ｖ）のときに上
記ｐチャンネルＭＯＳトランジスタＭＰ５をオフにさせ
るようなレベルにあらかじめ設定されている。一方、ｎ
チャンネルＭＯＳトランジスタＭ　Ｎ　５は負電源電位
ＶＥＥ側に接続されるとともに、そのゲートがドレイン
に接続されることにより、上記ｐチャンネルＭＯ５）−
ランジスタＭＰ５のソース負荷抵抗をなしている。これ
により、上記ワード線ＷＬに現われるＥＣＬレベルの論
理信号がＨのときだけ、上記ｐチャンネルＭＯＳトラン
ジスタＭＰ５をオンさせて上記トランスファースイッチ
４２のＭＯＳトランジスタＭＮ３．ＭＮ４をオンさせる
ことができるようになっている。

以上のようにして、ワード線ＷＬの選択・駆動、をＥＣ
Ｌで行なうことにより、任意の行の記憶回路部４１をデ
ータ線ＤＬに接続することができる。

したがって、任意の列のデータ線を選択することにより
、行方向と列方向の両方から任意のメモリーセルを選択
してデータの書き込みおよび読み出しを行なうことがで
きる。

以上のように、ＣＭＯ５で構成されたメモリーセル４は
、高速処理に適したＥＣＬレベルの論理信号によって直
接アクセスされる。つまり、遅延要素となるレベル変換
回路をメモリー周辺回路に介在させる必要はなく、外部
からのＥＣＬ信号を高速処理に適したＥＣＬレベルのま
までメモリーセルの選択に使うことができる。これによ
り、外部入出力がＥＣＬで記憶回路部がＣＭＯ８構成の
ＢｉＣＭＯ５型半導体記憶装置において、そのアクセス
速度をさらに高めることができる。

第２図は１本発明の別の実施例による半導体記憶装置の
要部における回路を示したものであって。

上述した実施例との相違点に着目して説明すると、ここ
に示した実施例では、データ線が書込用データ線ＤＬＷ
と読出用データ線ＤＬＲに分けられて布線されている。

書込用データ線ＤＬＷはそれぞれ各メモリーセル４内の
記憶回路部４１にトランスファースイッチ４２を介して
接続する。

続出用のデータ線ＤＬＲはそれぞれ、メモリーセル４ご
とに設けられた第１のバイポーラトランジスタＱ１と、
データ線ごとに設けられた第２のバイポーラトランジス
タＱ２の各エミッタを共通の定電流回路５に接続するこ
とにより、ワード線ＷＬによって選択されたメモリーセ
ル４内の記憶回路部４１に保持されている記憶データを
、ＥＣＬ結合によって上記第２のバイポーラトランジス
タＱ２のコレクタから出力させるようにしである６すな
わち、第１のバイポーラトランジスタＱ１のベースは記
憶回路部４１に直接接続され、第２のバイポーラトラン
ジスタＱ２のベースは所定の共通基準電位Ｖｒｅｆ２に
接続されている。そして、上記共通基準電位Ｖ　ｒ　ｅ
　ｆ　２　ｃのレベルを適当に選ぶことにより、記憶回
路部４１のＨまたはＬ記憶データをＥＣＬで直接取り出
すことができるようになっている。記憶データが取り出
される第２のバイポーラトランジスタＱ２のコレクタは
、図示を省略するが、後段のセンス回路に接続されるよ
うになっている。

この場合、各メモリーセル４内の記憶回路部４１はそれ
ぞれ、ワード線ＷＬと負電源電位ＶＥＥの間に接続され
て記憶保持動作を行なうようになっている。これにより
ワード線ＷＬがＨに駆動されたどきだけ、その保持して
いるＨまたはＬの記憶データが上述したＥＣＬ結合によ
って出力されるようになっている。

この実施例では、メモリーセル４内の記憶回路部４１か
ら、トランスファースイッチ４２を介さずに、バイポー
ラトランジスタＱｌ、Ｑ２のＥＣＬ動作によって記憶デ
ータを直接読み出すことにより、データ読出動作の一層
の高速化がはかれるようになっている。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、メモリーセルごとに設けられるトランスファ
ースイッチ駆動回路４３はバイポーラトランジスタを用
いる構成であってもよい。また、ＭＯＳトランジスタは
、酸化物以外のゲート絶縁膜を有する電界効果トランジ
スタであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉＣＭＯ５−３Ｒ
ＡＭに適用した場合について説明したが、それに限定さ
れるものではなく９例えばメモリー内臓型のマイクロプ
ロセッサなどにも適用できる。

［発明の効果］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、外部入力がＥＣＬで記憶回路部が０ＭＯ５構
成のＢｉＣＭＯ５型半導体記憶装置において、そのアク
セス速度をさらに高めることができる、という効果が得
られる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置の要部
を示す回路図、 第２図は本発明の別の実施例による半導体記憶装置の要
部を示す回路図、 第３図は従来の半導体記憶装置の要部を示す回路図であ
る。 １・・・・ＥＣＬが入力される外部端子、３・・・・メ
モリー周辺回路、ＷＬ・・・・ワード線、４・・・・上
記メモリーセル、ＤＬ・・・・データ線（書込／読出用
）−ＤＬＷ・・・・書込用データ線、ＤＬＲ・・・・読
出用データ線、４１・・・・記憶回路部、４２・・・・
トランスファースイッチ、４３・・・・トランスファー
スイッチ駆動回路、ＭＮＩ〜ＭＮ５・・・・ｎチャンネ
ルＭＯＳトランジスタ、ＭＰＩ。 ＭＰ２．ＭＰ５・・・・ｐチャンネルＭＯ３）−ランジ
スタ、Ｑｌ、Ｑ２・・・・バイポーラトランジスタ、５
・・・・定電流回路。

Claims (1)

1. 【特許請求の範囲】 １、記憶データを保持する記憶回路部がＣＭＯＳトラン
   ジスタで形成されたメモリーセルを有する一方、外部に
   対してＥＣＬレベルで動作するＢｉＣＭＯＳ型の半導体
   記憶装置であって、上記メモリーセルを選択するための
   ワード線を外部から入力されるＥＣＬレベルの論理記号
   で駆動させるとともに、各メモリーセルにおいて上記記
   憶回路部とデータ線の間に介在するトランスファースイ
   ッチを上記ワード線に現われるＥＣＬレベルの論理信号
   によってオン・オフさせるトランスファースイッチ駆動
   回路を設けたことを特徴とする半導体記憶装置。 ２、データ線を書込用と読出用に分けて布線するととも
   に、書込用のデータ線はそれぞれ各メモリーセル内の記
   憶回路部にトランスファースイッチを介して接続し、読
   出用のデータ線はそれぞれ、メモリーセルごとに設けら
   れた第１のバイポーラトランジスタとデータ線ごとに設
   けられた第２のバイポーラトランジスタの各エミッタを
   共通の定電流回路に接続することにより、ワード線によ
   って選択されたメモリーセルの記憶回路部に保持されて
   いる記憶データをＥＣＬ結合によって上記第２のバイポ
   ーラトランジスタから出力させることを特徴とする、特
   許請求の範囲第１項記載の半導体記憶装置。