DE3750002T2 - Statischer Direktzugriffspeicher einer Bi-CMOS-Konstruktion. - Google Patents

Description

• Die vorliegende Erfindung betrifft einen Halbleiterspeicher bestehend aus: einem Paar Hauptbitleitungen (MSB und ) einer Vielzahl von Zellenblöcken (CB) wobei jeder der Zellenblöcke eine Vielzahl von Wortleitungen (WL) ein Paar Pre-Bitleitungen (SBL und ) eine Vielzahl von Speicherzellen (MC) von denen jede mit einer der Wortleitungen und einer der Pre-Bitleitungen verbunden ist, einem ersten Knotenpunkt, der mit der einen Hauptbitleitung (MSB) verbunden ist, einem zweiten Knotenpunkt, der mit der anderen Hauptbitleitung ( ) verbunden ist und einen Bezugspunkt enthält; sowie aus einer Einrichtung (10), welche in Reaktion auf einen Adressen-Signal-Satz (RA) eine der Wortleitungen (WL) in einem der Zellenblöcke (CB) auswählt.
• Ein Halbleiterspeicher dieser Art ist aus dem JAPANESE JOURNAL OF APPLIED PHYSICS; SUPPLEMENTS; 1983, suppl. 15th conf., Seiten 269-272, Tokyo, JP; T.SAKURAI et al.: "Double word line and bit line structure for VLSI RAMs - Reduction of word line and bit line delay" bekannt.
• Ein ähnlicher Halbleiterspeicher wird in dem EP-A-0 117 646 offenbart.
• In der NIKKEI ELECTRONICS 1986, 3, 10, Seite 199-217 ist ein Bi-CMOS-SRAM veröffentlicht.
• Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiteranordnung zu schaffen, die bei der Datenlese- und Datenschreib-Operation eine sehr hohe Geschwindigkeit erreicht.
• Diese Aufgabe wird durch einen Halbleiter-Speicher der oben genannten Art gelöst, bei dem jeder der Zellblöcke (CB) zusätzlich einen dritten Knotenpunkt, einen ersten bipolaren Transistor (Q10), dessen Basis mit einer der Pre-Bitleitungen (SBL) verbunden ist, dessen Kollektor mit dem ersten Knotenpunkt verbunden ist und dessen Emitter mit dem dritten Knotenpunkt verbunden ist, einen zweiten bipolaren Transistor (Q11), dessen Basis mit der anderen Pre-Bitleitung ( ) verbunden ist, dessen Kollektor mit dem zweiten Knotenpunkt verbunden ist und dessen Emitter mit dem dritten Knotenpunkt verbunden ist, und einen zwischen dem dritten Knotenpunkt und dem Bezugspunkt angeschlossenen dritten Transistor (Q12) aufweist, bei dem die Einrichtung (10) den dritten Transistor (Q12) in einem der Zellblöcke (CB) in Antwort auf einen Adressen-Signal-Satz (RA) einschaltet, und der Speicher weiterhin umfaßt: Einrichtungen (30, 40) zur Erzeugung eines Ausgabe-Daten-Signals (Dout) durch operative Verstärkung einer ersten Potential-Differenz zwischen den Hauptbitleitungen (MSB, ), verursacht durch den leitenden Zustand des dritten Transistors sowie des ersten oder zweiten Transistors (Q10, Q11), und Einrichtungen (70, 30), die auf Grund eines Eingangs-Datensignals (Din) eine zweite Potential-Differenz zwischen den Hauptbitleitungen (MSB, ) erzeugen und diese zweite Potentialdifferenz über die Kollektor-Basis-Verbindungen der ersten und zweiten Transistoren (Q10, Q11) auf die Pre-Bitleitungen (SBL, ) übertragen.
• Der erste oder zweite bipolare Transistor enthält in Reaktion auf die Potential-Differenz zwischen den Pre-Bitleitungen eine der Hauptbitleitungen. Der bipolare Transistor kann hohe Ströme liefern. Dadurch erfolgt die Entladung der Hauptbitleitung mit einer kleinen Zeitkonstante. Im Ergebnis erscheint innerhalb einer kurzen Zeit nach Anwahl der Speicherzelle eine Potential-Differenz zwischen den Hauptbitleitungen entsprechend den gespeicherten Daten. Die Datenlese-Operation wird somit mit einer hohen Geschwindigkeit ausgeführt.
• Die obige und andere Aufgaben und Vorteile sowie die Merkmale der vorliegenden Erfindung sollen durch die folgende Beschreibung deutlicher werden, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, in welchen:
• Fig. 1 ein Blockschaltbild eines Halbleiter-Speichers darstellt;
• Fig. 2 ein Zeitdiagramm darstellt, das die Wirkungsweise der Schaltung des in Fig. 1 gezeigten Speichers wiedergibt;
• Fig. 3 ein Blockschaltbild darstellt, das ein Ausführungsbeispiel der vorliegenden Erfindung repräsentiert; und
• Fig. 4 ein Zeitdiagramm darstellt, das die Datenschreib- Operation des in Fig. 3 gezeigten Speichers repräsentiert.
• Gemäß Fig. 1 besitzt ein Halbleiter-Speicher eine Vielzahl von Speicherzellen MC, die in einer bekannten Matrixform von N Zeilen und M Spalten (M und N sind ganze Zahlen) mit N Wortleitungen in Zeilen und M Paaren von Bitleitungen in Spalten angeordnet sind. Bei diesem Ausführungsbeispiel ist N beziehungsweise M 256. Demzufolge besitzt der in Fig. 1 gezeigte Speicher 65536 Speicherzellen. Die Speicherzellen MC, die in derselben Zeile angeordnet sind, sind gemeinsam mit einer der 256 Wort-Leitungen WL&sub1; bis WL&sub2;&sub5;&sub6; verbunden. Die Speicherzellen, die in derselben Spalte angeordnet sind, sind in 32 Zellenblöcke CB 1-1 bis CB 1-32 (CB M-1 bis CB M-32) unterteilt. Deshalb enthält jeder der Zellenblöcke acht Speicherzellen, jedoch sind in Fig. 1 stellvertretend nur zwei von ihnen, MC&sub1; und MC&sub8;, dargestellt. Die Zellenblöcke CB 1-1 bis CB 1-32 (CB M-1 bis CB M-32), die in derselben Spalte angeordnet sind, sind mit dem Bitleitungs-Paar MBL1 und (MBLm und ) verbunden. Jeder Zellenblock enthält ferner ein Pre-Bitleitungspaar SBL und , einen ersten bipolaren NPN-Transistor Q10, dessen Basis mit einer der normalen Pre-Bitleitungen (SBL) verbunden ist, einen zweiten bipolaren NPN-Transistor Q11, dessen Basis mit einer der komplementären Pre-Bitleitungen ( ), und dessen Kollektor-Emitterstrecke, wie gezeigt, in Reihe mit der Kollektor-Emitterstrecke des ersten bipolaren NPN- Transistors Q10 zwischen den Hauptbitleitungen MBL und angeschlossen ist, einen dritten N-Kanal-MOS-Transistor, der zwischen dem Knotenpunkt der Emitter der Transistoren Q10 und Q11 und einem Masseanschluß angeschlossen ist, und zwei N-Kanal-MOS-Transistoren Q7 und Q8, die jeweils zwischen jeder der Pre-Bitleitungen SBL und und dem Versorgungs-Anschluß Vcc angeschlossen sind. Der Transistor Q12 kann durch einen bipolaren NPN-Transistor, und die Transistoren Q7 und Q8 können durch Widerstände ersetzt werden. Acht Speicherzellen (MC1-MC8) in jedem Zellenblock sind gemeinsam mit den Pre-Bitleitungen SBL und verbunden. Jede der Speicherzellen MC enthält, wie in der Technik üblich, zwei N-Kanal-MOS-Transistoren Q1 und Q2, welche in Art eines Flip-Flops überkreuzt angeschlossen sind, zwei Widerstände R1 und R2, die jeweils als Lastwiderstand arbeiten, und zwei N-Kanal-MOS-Transistoren Q3 und Q4, die jeweils als Übertragungs-Gate arbeiten. Die Widerstände R1 und R2 lassen sich durch P-Kanal-MOS-Transistoren ersetzen.
• Jedes Haupt-Bitleitungspaar, z. B. MSB1 und ist nur mit den Kollektoren von 32 Transistoren, wie z. B. Q10 beziehungsweise Q11 verbunden, obwohl in jeder Spalte 256 Speicherzellen angeordnet sind, und dadurch wird die Kapazität jeder Bitleitung im Vergleich zur konventionellen Bitleitungsstruktur, bei welcher die Transistoren aller Speicherzellen derselben Spalte mit jeder Bitleitung verbunden sind, in hohem Maße reduziert. Desgleichen sind in jedem der Zellenblöcke, wie z. B. bei CB 1-1, nur acht Transistoren (Q3, Q4) mit jeder Pre-Bitleitung SBL, verbunden und die Kapazität jeder Pre-Bitleitung ist extrem klein. Es ist günstig, die Bitleitungen aus einer Metallverdrahtungs-Schicht, die auf einer Isolationsschicht über dem Halbleiter-Substrat ausgebildet ist, herzustellen, weil derartige auf einer Isolationsschicht hergestellten Metallverdrahtungen eine geringe Streukapazität besitzen. Die Pre-Bitleitungen SBL, werden im Hinblick auf eine hohe Packungsdichte der Speicherzellen in jedem Zellenblock vorteilhafterweise von Diffusionsbereichen gebildet, die mit den Source- oder Drain-Elektroden der Transistoren Q3, Q4 der Speicherzellen verbunden sind. Die Zellenblöcke sind in M Spalten und 32 Zeilen angeordnet und jeder Zellenblock ist durch die Bezeichnung CBi-j (i: Adresse der Spalten, j: Adresse der Zeilen) gekennzeichnet. Die Wortleitungen, z. B. WL1 bis WL8 verlaufen parallel zu den M Zellenblöcken derselben Zeilen, z. B. CB 1-1 bis CB M-1. Die M Zellenblöcke derselben Zeile werden durch ein Zeilengruppen-Auswahl- Signal (X1S-X&sub3;&sub2;) ausgewählt. Die Zellenblöcke der ersten Zeilen (CB 1-1 bis CB M-1) werden zum Beispiel durch das Zeilengruppen-Auswahl-Signal X1S aus gewählt, so daß jedes Paar der bipolaren Transistoren Q10, Q11 in den Zellenblöcke CB 1-1 bis CB M-1 durch den leitend werdenden Transistor Q12 freigegeben wird.
• Die Zeilengruppen-Auswahl-Signale X1S bis X32S werden von dem Zeilendekoder 10 durch Dekodierung der oberen 5 Bits RA&sub1; bis RA&sub5; der Zeilenadressen-Signale erzeugt. Der Zeilendekoder 10 dekodiert auch die verbleibenden 3 Bits RA&sub6; bis RA&sub8; der Zeilenadressen-Signale, um daraus acht Vorwahl- Signale zu erzeugen, und erzeugt durch eine logische AND- Operation zwischen den acht Vorwahl-Signalen und jedem der Zeilengruppen-Auswahl-Signale X1S bis X32S die Auswahlsignale X&sub1; bis X&sub2;&sub5;&sub6; für die 256 Wortleitungen WL&sub1; - WL&sub2;&sub5;&sub6;. Zum Beispiel werden die Signale X&sub1; bis X&sub8; zur Auswahl der Wortleitungen WL&sub1; bis WL&sub8;, die sich durch die Zellenblöcke CB 1-1, CB 2-1 . . . CB M-1 erstrecken, durch eine AND-Operation des Signals X1S mit den acht Vorwahl-Signalen erzeugt.
• Im folgenden wird unter Bezugnahme auf Fig. 2 die Datenlese-Operation beschrieben. Zum Zeitpunkt T0 werden-die zulässigen Zeilenadressen-Signale RA&sub1; bis RA&sub8; an die Zeilenadressen-Anschlüsse 10-1 bis 10-8 angelegt. Der Adressen-Puffer/Dekoder/Treiber 10 reagiert auf die gültigen Zeilenadressen-Daten und ändert eines der Auswahl-Signale X&sub1; bis X&sub2;&sub5;&sub6; auf High-Pegel. Angenommen, daß das Signal X&sub1; auf High-Pegel geändert wird, dann wird die Wortleitung WL&sub1; angeschaltet. Die Wortleitung WL&sub1; besitzt eine verhältnismäßig große Streukapazität, das Anschalten derselben ist jedoch nach einer sehr kurzen Zeit abgeschlossen, da der Adressen-Puffer/Dekoder/Treiber 10 einen Bi-CMOS-Aufbau besitzt, um hohe Ströme aufbringen zu können. Die Transistoren Q3 und Q4 in der Speicherzelle MC werden dadurch auf EIN geschaltet. Angenommen, daß diese Speicherzelle MC das Datum "1" speichert und die Transitoren Q1 und Q2 dadurch einen nichtleitenden beziehungsweise leitenden Zustand annehmen, wird die komplementäre Pre-Bitleitung durch den Transistor Q2 über den Transistor Q4 entladen, um das Potential desselben zu erniedrigen, wohingegen das Potential der normalen Pre-Bitleitung SBL auf High-Pegel gehalten wird. Da nur acht Speicherzellen mit den Pre-Bitleitungen SBL und verbunden sind, ist die Streukapazität CSB derselben sehr klein. Deshalb wird die Entladung der komplementären Pre-Bitleitung mit einer sehr kleinen Zeitkonstanten durchgeführt, wie in Fig. 2 gezeigt wird. Der Adressen-Puffer/Dekoder/Treiber 10 ändert ferner unter Benutzung eines Teiles der zulässigen Zeilenadressen-Signale, d. h. RA&sub1; bis RA&sub5;, das Gruppen-Auswahl-Signal X1S bis X32S auf High-Pegel. Jedes der Auswahl-Signale X1S bis XNS wird an die Gate-Elektrode des Transistors Q12 in jedem der Zellenblöcke CB 1-1 bis CB 1-32 (CB M-1 bis CB M-32) angelegt. Da die Wortleitung WL1 angeschaltet ist, wird das Auswahlsignal X1S auf High-Pegel geändert, um den Zellenblock CB 1-1 (CB M-1) auszuwählen, wie in Fig. 2 gezeigt wird. Der Adressen-Puffer/Dekoder/Treiber 10 erzeugt mit einer kleinen Zeitverzögerung nach der Erzeugung des Auswahl-Signals X&sub1; mit High-Pegel das Auswahl-Signal X1S mit High-Pegel. Der Transistor Q&sub1;&sub2; im Zellenblock CB 1-1 (CB M-1) wird dadurch auf EIN geschaltet. Der Transistor Q&sub1;&sub2; arbeitet, wenn er auf EIN geschaltet ist, als Stromquelle eines Differenzverstärkers, der aus den bipolaren Transistoren Q&sub1;&sub0; und Q&sub1;&sub1; besteht. Zu diesem Zeitpunkt tritt bereits durch die Erniedrigung des Potentials auf der Pre-Bitleitung zwischen den Basen der Transistoren Q&sub1;&sub0; und Q&sub1;&sub1; eine Potentialdifferenz auf. Der Transistor Q&sub1;&sub0; wird dadurch auf EIN geschaltet, um die elektrischen Ladungen der Streukapazität CMB der normalen Bitleitung MBL&sub1; zusammen mit dem Transistor Q12 zu entladen. Wenn die ausgewählte Speicherzelle das Datum "0" speichert, entladen die Transistoren Q11 und Q12 die Streukapazität CMB der komplementären Hauptbitleitung . Die Transistoren Q10 und Q11 sind bipolare Transistoren und besitzen deshalb im Vergleich zum MOS-Transistor eine sehr große Leistungsfähigkeit. Da jeder Zellenblock nur einen Stromquellen-Transistor besitzt, repräsentiert durch Q12, kann dieser Transistor verhältnismäßig groß hergestellt werden, um einen großen Strom zu erzeugen. Im Ergebnis wird die Entladung der normalen Bitleitung MBL&sub1; schnell durchgeführt, wie in Fig. 2 gezeigt wird. Wenn als Transistor Q12 ein bipolarer Transistor eingesetzt wird, wird die Entladezeit der Bitleitung MBL ( ) weiter verkürzt.
• Entsprechend dem Stand der Technik werden die Speicherzellen MC, die in derselben Spalte angeordnet sind, gemeinsam ohne Transistoren Q10 und Q11 mit den Hauptbitleitungen MBL und verbunden. Demzufolge wird die Entladung der Bitleitung MBL ( ) über den MOS-Transistor Q3 (Q4) und den Spalten-Auswahl-Transistor durch den MOS-Transistor Q1 (Q2) vorgenommen. Die Strom-Leistungsfähigkeit eines MOS-Transistors ist bei gleicher Größe bedeutend geringer als die eines bipolaren Transistors. Desweiteren bilden die Transistoren Q1 bis Q4 eine Speicherzelle MC und sind deshalb klein hergestellt, um die Größe der Speicherzelle zu verringern. Die Leistungsfähigkeit desselben wird folglich mehr und mehr verringert. Im Ergebnis wird die Bitleitung MBL&sub1; mit einer sehr großen Zeitkonstante entladen, wie durch die punktierte Linie 200 in Fig. 2 gezeigt wird.
• Beim obigen Speicher, ändert der Spalten-Adressen-Puffer/Dekoder/Treiber 20 in Antwort auf die zulässigen Spalten-Adressen-Signale CA&sub1; bis CA&sub8;, die an die Spalten-Adressen-Anschlüsse 20-1 bis 20-8 angelegt werden, eines der Spalten-Auswahl-Signale Y&sub1; bis Y&sub2;&sub5;&sub6; auf High-Pegel. Die Spalten-Auswahl-Signale Y&sub1; bis Y&sub2;&sub5;&sub6; werden an die Spalten- Auswahl-Schaltung 30 angelegt. Angenommen, daß der Spalten- Adressen-Puffer/Dekoder/Treiber 20 das Auswahl-Signal Y&sub1; mit High-Pegel erzeugt, wählt die Spalten-Auswahl-Schaltung 30 die erste normale und komplementäre Hauptbitleitung MBL&sub1; und aus, um die Potentialdifferenz zwischen ihnen an die Leseverstärker/Ausgangs-Schaltung 40 mit Bi-CMOS-Aufbau zu übertragen. Im Ergebnis wird zum Zeitpunkt T&sub1; das Ausgabe-Datum "1" am Ausgangs-Anschluß 50 erzeugt, wie in Fig. 2 gezeigt wird; also zu einem Zeitpunkt T&sub1;, der vor den Zeitpunkten T&sub2; und T&sub3; liegt, wie in Fig. 2 gezeigt wird. Die Zugriffszeit dieses Speichers wird durch AT&sub0; dargestellt und ist kürzer als die Periode AT&sub1;.
• Gemäß Fig. 3 enthält das Ausführungsbeispiel der vorliegenden Erfindung ferner eine Datenschreib-Schaltung, bei welcher die gleichen Bestandteile wie die in Fig. 1 gezeigten mit denselben Bezugszahlen gekennzeichnet sind, damit ihre weitere Beschreibung entfallen kann. Es soll angemerkt werden, daß nur eine Speicherzelle gezeigt ist, um die Zeichnung nicht zu komplizieren. In der Speicherzelle MC sind an Stelle der Lastwiderstände R1 und R2 der Fig. 1 P-Kanal- MOS-Transistoren Q5 und Q6 eingesetzt, und Widerstände R11 und R12 an Stelle der MOS-Transistoren Q7 und Q8 der Fig. 1. Bei der Datenlese-Operation, wird das Schreib-Freigabe- Signal , das High-Pegel annimmt, über den Anschluß 55 an die Lese/Schreib-Steuerschaltung 60 mit Bi-CMOS-Aufbau angelegt, welche dann ein Lese-Aktivierungs-Signal RE mit High-Pegel und ein Schreib-Aktivierungs-Signal WE mit Low- Pegel erzeugt. Die Leseverstärker/Ausgangs-Schaltung 40 wird durch das Signal RE mit High-Pegel angeschaltet und die Daten-Eingangs-Schaltung/Schreibschaltung 70 wird durch das Signal WE mit Low-Pegel abgeschaltet. Im Ergebnis wird die oben genannte Daten-Lese-Operation durchgeführt.
• Bei der Daten-Schreib-Operation nimmt das Steuer-Signal Low-Pegel an und die Steuer-Schaltung 60 erzeugt ein Lese- Aktivierungs-Signal RE mit Low-Pegel und ein Schreib-Aktivierungs-Signal WE mit High-Pegel. Die Daten-Eingangs- Schaltung/Schreibschaltung 70 wird dadurch angeschaltet und die Leseverstärker/Ausgangs-Schaltung 40 wird abgeschaltet. Wie in Fig. 4 gezeigt wird, antwortet der Zeilen-Adressen- Puffer/Dekoder/Treiber 10 auf zulässige Zeilenadressen- Signale RA&sub1; bis RA&sub8; und ändert das erste Zeilen-Auswahl- Signal X&sub1; auf High-Pegel. Die Transistoren Q3 und Q4 werden dadurch auf EIN geschaltet. Wenn angenommen wird, daß die Speicherzelle MC das Datum "1" gespeichert hatte, dann entlädt der Transistor Q2 die komplementäre Sub-Bitleitung über den Transistor Q4 auf ein niedrigeres Potential. Es sollte angemerkt werden, daß das erniedrigte Potential der Bitleitung keinen Low-Pegel annimmt (d. h. Massepotential), sondern einen mittleren Pegel zwischen Masse und Vcc, welcher durch den Widerstand R12 und die Durchlaßwiderstände der Transistoren Q2 und Q4 bestimmt wird. In der Betriebsart Datenschreiben empfängt der Zeilen-Adressen-Puffer/Dekoder/Treiber 10 das Schreib-Aktivierungs- Signal WE mit High-Pegel und aktiviert infolgedessen nicht das zweite Zeilen-Auswahl-Signal X1S, um es auf Low-Pegel zu halten, wie in Fig. 4 gezeigt wird. Der Transistor Q12 verbleibt dadurch im nichtleitenden Zustand. Die zulässigen Zeilen-Adressen-Signale CAi bis CAj veranlassen den Spalten-Adressen-Puffer/Dekoder/Treiber 30 das Spalten-Auswahl- Signal Y1 mit High-Pegel zu erzeugen. Die Spalten-Auswahl- Schaltung 30 verbindet dadurch den ersten Zellenblock, der mit dem ersten Datenleitungs-Paar DL&sub1; und der normalen und der komplementären Hauptbitleitung MBL&sub1; und verbunden ist, mit der Daten-Eingangs-Schaltung/Schreib-Schaltung. Demzufolge antwortet die Schaltung 70 auf die zulässigen Eingangs-Daten D&sub1;, die an den Eingangs-Anschluß 80 angelegt werden, und ändert eine der Hauptbitleitungen MBL&sub1; und auf Low-(Masse)-Pegel. In dem Falle, in dem das Eingangs- Datum "0" angelegt wird, wird die normale Hauptbitleitung MBL&sub1; auf Low-Pegel geändert. Das Potential der normalen Pre-Bitleitung SBL wird dadurch über den Kollektor-Basis- Übergang des Transistors Q10 auf ein solches Potential erniedrigt, das niedriger als das Potential der komplementären Pre-Bitleitung ist, wie in Fig. 4 gezeigt wird. Da die komplementäre Bitleitung High-Pegel annimmt, wird der Kollektor-Basis-Übergang des Transistors Q11 in Sperrrichtung vorgespannt. Wenn das Potential der normalen Pre- Bitleitung SBL niedriger als das der komplementären Pre- Bitleitung wird, werden die Transistoren Q1 und Q4 auf EIN geschaltet und die Transistoren Q2 und Q3 auf AUS geschaltet. Das Potential der komplementären Pre-Bitleitung wird folglich durch den Transistor Q4 auf Vcc-Pegel angehoben, wie in Fig. 4 gezeigt wird. Nach dem Datenschreiben werden die Bitleitungen MBL&sub1; und auf Vcc-Pegel vorgeladen, um die Kollektor-Basis-Übergänge der Transistoren Q10 und Q11 in Sperrichtung vorzuspannen. Die in die Speicherzelle MC eingeschriebenen Daten werden dadurch gehalten.

Claims (4)

1. Halbleiterspeicher mit einem Paar Haupt-Bit-Leitungen (MSB und MSB), einer Anzahl von Zellenblöcken (CB), wobei jeder der Zellenblöcke eine Anzahl Wort-Leitungen (WL) enthält, ein Paar Pre-Bit-Leitungen (SBL und SBL),

einer Anzahl von Speicherzellen (MC), die jeweils mit einer der Wortleitungen und den Pre-Bit-Leitungen verbunden sind,

einem mit einer der Haupt-Bit-Leitungen (MSB) verbundenen ersten Knotenpunkt,

einem mit der anderen der Haupt-Bit-Leitungen (MSB) verbundenen zweiten Knotenpunkt und

einem Bezugsknotenpunkt; und

einem auf einen Adressen-Signal-Satz (RA) ansprechenden Mittel zur Auswahl einer der Wortleitungen (WL) in einem der Zellenblöcke (CL),

dadurch gekennzeichnet, daß

jeder der Zellblöcke (CL) zusätzlich einen dritten Knotenpunkt, einen ersten bipolaren Transistor (Q10), der eine mit einer der Pre-Bit-Leitungen (SBL) verbundenen Basis, einen mit dem ersten Knotenpunkt verbundenen Kollektor und einen mit dem dritten Knotenpunkt verbundenen Emitter hat, einen zweiten bipolaren Transistor (Q11), der eine mit der anderen der Pre-Bit-Leitungen (SBL) verbundene Basis, einen mit dem zweiten Knotenpunkt verbundenen Kollektor und einen mit dem dritten Knotenpunkt verbundenen Emitter hat, und einen dritten, zwischen dem dritten Knotenpunkt und dem Bezugspunkt geschalteten Transistor (Q12) enthält,

daß das Mittel (10) den dritten Transistor (Q12) in einem der Zellblöcke (CB) in Antwort auf den Adressen-Signal-Satz (RA) anschaltet, und

daß der Speicher außerdem umfaßt:

Mittel (30, 40) zur operativen Verstärkung einer ersten Spannungsdifferenz zwischen den Haupt-Bit-Leitungen (MSB, MSB), welche durch leitfähige Zustände des dritten Transistors und eines der ersten und zweiten Transistoren (Q10) und (Q12) zur Erneuerung eines Ausgabedatensignals (Dout) verursacht wird, und

Mittel (70, 30), die auf ein Eingangsdatensignal (Din) ansprechen, zur operativen Erzeugung einer zweiten Spannungsdifferenz zwischen den Haupt-Bit-Leitungen (MSB, MSB) und zur Übertragung dieser zweiten Spannungsdifferenz zu den Pre-Bit-Leitungen (SBL, SBL) über Kollektor-Basis-Verbindungen der ersten und zweiten Transistoren (Q10, Q11).

2. Speicher nach Anspruch 1, bei dem jede der Speicherzellen (MC) vierte und fünfte Transistoren (Q1 und Q2) vom Typ eines Feldeffekt-Transistors mit isoliertem Gate enthält, welche in einer Flip- Flop-Form kreuzgekoppelt sind.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der dritte Transistor (Q12) vom Typ eines Feldeffekttransistors mit isoliertem Gate ist.

4. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der dritte Transistor (Q12) vom bipolaren Typ ist.