DE69022475T2

DE69022475T2 - Halbleiterspeichereinrichtung mit hoher Datenlesegeschwindigkeit.

Info

Publication number: DE69022475T2
Application number: DE69022475T
Authority: DE
Inventors: Junichi Miyamoto
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-25
Filing date: 1990-04-25
Publication date: 1996-03-21
Anticipated expiration: 2010-04-26
Also published as: US5371703A; EP0398048A3; KR930000813B1; EP0398048A2; KR900017037A; EP0398048B1; JP2601903B2; JPH02282995A; DE69022475D1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, aus der Daten mit hoher Geschwindigkeit gelesen werden können, und insbesondere eine Halbleiterspeichervorrichtung vom Einbitleitungs-Ausgabetyp, wie beispielsweise eine nichtflüchtige Halbleiterspeichervorrichtung.
EP-A-0 258 715 offenbart einen BICMOS-Speicher, bei dem bipolare Transistoren als Treiber-Transistoren in dem Datenpfad des Speichers verwendet werden, da bipolare Transistoren eine große Strom-Leistungsfähigkeit haben, so daß eine Bitleitungsentladung mit hoher Geschwindigkeit ausgeführt wird.
US-A-4 467 457 offenbart eine Vorrichtung, wie sie in Fig. 1 für den Stand der Technik gezeigt ist.
Fig. 1 stellt den Datenleseabschnitt eines bekannten nichtflüchtigen Halbleiterspeichers (EPROM) vom Einbitleitungs-Ausgabetyp dar. Wie es in dieser Figur gezeigt ist, weist die Speicherzellenmatrix 11 des EPROMs Speicherzellen MC11, MC12, ... MC21, MC22, ... auf, die jeweils einen MOSFET mit schwebendem Gate aufweisen, und die in Reihen und Spalten angeordnet sind. Die Drainanschlüsse der Speicherzellen MC jeder Spalte sind an eine Bitleitung (BL1, BL2, ...) angeschlossen. Der Sourceanschluß jeder Speicherzelle MC ist auf Erdpotential Vss gelegt. Die Steuergates der Zellen MC jeder Reihe sind an einer Wortleitung (WL1, WL2, ...) angeschlossen. Die Wortleitungen WL1, WL2, ... sind an einen Reihen-Decodierer (nicht gezeigt) angeschlossen, um dadurch die von dem Reihen-Decodierer ausgegebenen Signale zu empfangen.
Die Speicherzellenmatrix weist weiterhin einen Y-Selektor mit N-Kanal-MOS-Transistoren 12-1, 12-2, ... auf. Die Strompfade dieser MOS-Transistoren sind an einem Ende an den Bitleitungen BL1, BL2, ... angeschlossen, und an dem anderen Ende miteinander verbunden. Die Gateanschlüsse der MOS- Transistoren 12-1, 12-2, ... sind an einen Spalten-Decodierer (nicht gezeigt) angeschlossen, um die von dem Spalten- Decodierer ausgegebenen Signale zu empfangen. Die Zellenmatrix weist auch einen N-Kanal-Lade-MOS-Transistor 13A, einen N-Kanal-Clamping-MOS-Transistor 14A, eine Leseleitung 15A und einen P-Kanal-Lade-MOS-Transistor 16A auf. Der Strompfad des Lade-MOS-Transistors 13A ist zwischen einer Leistungsversorgungs Vcc und dem Knoten der MOS- Transistoren 12-1, 12-2, ... des Y-Selektors angeschlossen. Der Strompfad des Clamping-MOS-Transistors 14A ist an dem Knoten der MOS-Transistoren 12-1, 12-2, ... und einem Ende der Leseleitung 15A angeschlossen. Der Strompfad des P-Kanal- Lade-MOS-Transistors 16A ist zwischen der Leseleitung 15A und der Leistungsversorgung Vcc angeschlossen. Der Gateanschluß des MOS-Transistors 16A ist an die Leseleitung 15A angeschlossen.
Der EPROM weist weiterhin folgendes auf: eine Blind-Zelle DMC, eine Blind-Bitleitung DBL, einen N-Kanal-MOS-Transistor 12D, einen N-Kanal-Lade-MOS-Transistor 13B, einen N-Kanal- Clamping-MOS-Transistor 14B, eine Referenzleitung 15B und einen P-Kanal-Lade-MOS-Transistor 16B. Der Sourceanschluß und der Steuergateanschluß der Blind-Zelle DMC sind jeweils an das Erdpotential Vss und die Leistungsversorgung Vcc angeschlossen. Die Blind-Zelle DMC ist genau so groß wie die Speicherzellen MC wie in dem Fall der meisten nichtflüchtigen Halbleiterspeicher. Der Drainanschluß der Blind-Zelle DMC ist durch die Blind-Bitleitung DBL an den Sourceanschluß des N- Kanal-MOS-Transistors 12D angeschlossen, der dieselbe Größe wie die MOS-Transistoren 12-1, 12-2 ... des Y-Selektors hat. Der Gateanschluß des MOS-Transistors 12D ist an die Leistungsversorgung Vcc angeschlossen. Der Strompfad des Lade-MOS-Transistors 13B ist zwischen dem Drainanschluß des MOS-Transistors 12D und der Leistungsversorgung Vcc angeschlossen. Der Strompfad des N-Kanal-Clamping-MOS- Transistors 14B ist zwischen dem Drainanschluß des MOS- Transistors 12D und einem Ende der Referenzleitung 15B gekoppelt. Der Strompfad des Lade-MOS-Transistors 16B ist zwischen der Referenzleitung 15B und der Leistungsversorgung Vcc angeschlossen. Der Gateanschluß des Lade-MOS-Transistors 16B ist an die Referenzleitung 15B angeschlossen. Der Lade- MOS-Transistor 16B hat eine Konduktanz, die größer als jene des Lade-MOS-Transistors 16A ist, wodurch eine Potentialdifferenz zwischen der Leseleitung 15A und der Referenzleitung 15B vorhanden ist.
Wie es in Fig. 1 gezeigt ist, weist der EPROM weiterhin einen Differenzverstärker 17 und eine Vorspannungsschaltung 18 auf. Die Vorspannungsschaltung 18 legt eine Vorspannung Vbb an die Gateanschlüsse der MOS-Transistoren 13A, 14A, 13B und 14B, um dadurch die Schreibfehler zu unterdrücken, die andererseits möglicherweise auftreten würden, während Daten aus dem EPROM gelesen werden. Durch die von der Schaltung 18 angelegte Vorspannung werden die Potentiale der Bitleitungen BL1, BL2, ... nicht größer als 1,2 V bis 1,5 V. Der Differenzverstärker 17 hat zwei Eingänge, die jeweils an das andere Ende der Leseleitung 15A und das andere Ende der Referenzleitung 15B angeschlossen sind. Der Differenzverstärker 17 verstärkt die Differenz zwischen dem Potential der Leseleitung 15A und jenem der Referenzleitung 15B und erzeugt ein Ausgangssignal, das diese Potentialdifferenz darstellt. Das Potential der Leseleitung 15A ist die Spannung, die der Lade-MOS-Transistor 16A aus der Konduktanz irgendeiner ausgewählten Speicherzelle MC umgewandelt hat. Das Potential der Referenzleitung 15B ist die Spannung, die der Lade-MOS-Transistor 16B aus der Konduktanz der Blind-Zelle DMC umgewandelt hat. Somit ist das Ausgangssignal des Verstärkers 17 proportional zu der Differenz zwischen der Konduktanz irgendeiner ausgewählten Speicherzelle MC und jener der Blind-Zelle DMC.
Jede Speicherzelle MC speichert ein "0"-Bit, wenn sie einen Zellenstrom Imc von 0 uA hat, oder ein "1"-Bit, wenn sie einen Zellenstrom Imc von 100 uA hat. Wenn irgendeine ausgewählte Speicherzelle MC ein "1"-Bit speichert -- d.h. wenn Elektronen in das schwebende Gate der Speicherzelle MC injiziert worden sind, ist die Schwellenspannung der Speicherzelle MC hoch, und ihre Konduktanz ist auch hoch. In diesem Fall ist das Potential der Leseleitung 15A höher als das der Referenzleitung 15B. Wenn die ausgewählte Speicherzelle MC ein "0"-Bit speichert -- d.h. wenn keine Elektronen in das schwebende Gate der Speicherzelle MC injiziert worden sind, ist die Schwellenspannung der Zelle MC niedrig und ihre Konduktanz ist auch niedrig. In diesem Fall ist das Potential der Leseleitung 15A niedriger als jenes der Referenzleitung 15B. In jedem Fall verstärkt der Differenzverstärker 17 die Differenz zwischen den Potentialen der Leitungen 15A und 15B, wodurch Daten aus dem ausgewählten Speicher MC gelesen werden.
Die Zugriffsgeschwindigkeit der in Fig. 1 gezeigten Schaltung hängt stark von der Zeit ab, die zum Lesen von Daten aus einer ein "0"-Bit speichernden Speicherzelle MC erforderlich ist, nachdem Daten aus einer Speicherzelle MC gelesen worden sind, die an dieselbe Wortleitung WL angeschlossen ist und ein "1"-Bit speichert. Das "1"-Bit wird aus der ausgewählten Speicherzelle auf folgende Weise gelesen. Zuerst wird die Wortleitung WL ausgewählt, an die die ein "1"-Bit speichernde Zielort-Speicherzelle MC angeschlossen ist. Dann wird ein Potential an diese Wortleitung WL angelegt. Als nächstes wird die Bitleitung BL, an die die Zielort-Speicherzelle MC angeschlossen ist, auf das Erdpotential entladen, wodurch das "1"-Bit aus der Speicherzelle MC gelesen wird. Zum darauffolgenden Lesen des "0"-Bits aus einer an dieselbe Wortleitung WL angeschlossenen Speicherzelle MC dauert es geraume Zeit bis zu einem Erhöhen des Potentials der Bitleitungen BL, an die diese Speicherzelle MC angeschlossen ist, auf einen Wert, der größer als jener der Referenzleitung 15B ist.
Fig. 2 ist ein Diagramm, das darstellt, wie die Potentiale der Bitleitungen BL, der Leseleitung 15A und der Referenzleitung 15B sich mit der Zeit ändern. Wie diese Figur zeigt, erhöht sich das Potential VBL der Bitleitung BL für eine Zeit t1 von 0 V auf den Wert V1, der durch die von der Vorspannungsschaltung 18 angelegten Vorspannung Vbb bestimmt wird, und bleibt danach auf diesem Wert V1. Das Potential V15A der Leseleitung 15A erhöht sich auf dieselbe Weise wie das Potential VBL für eine Zeitperiode t1 und bleibt darauffolgend anwachsend, da es nicht durch die Vorspannung Vbb begrenzt wird. Auf ein Verstreichen einer Zeit t2 hin erreicht das Potential V15A das Potential V15B der Referenzleitung 15B. Zu dieser Zeit ändern sich die ausgegebenen Daten des Differenzverstärkers 17 von "1" auf "0". Die Verzögerungszeit t1 und die Verzögerungszeit t2 werden meistens durch CV/i bestimmt, wobei C eine parasitäre Kapazität, V eine Potentialdifferenz und i ein Strom ist.
Die die Verzögerungszeit t1 bestimmende Kapazität C wird in Folge durch die parasitäre Kapazität der Bitleitung BL, die zwischen dem Halbleitersubstrat und dem Drainbereich des Auswahl-MOS-Transistors 12 vorhandene parasitäre Kapazität und die an jenen Eingangsknoten des Verstärkers 17, der an die Leseleitung 15A angeschlossen ist, gekoppelten parasitären Kapazität bestimmt. Der Strom i, der ein weiterer bestimmender Faktor für die Verzögerungszeit t1 ist, ist die Summe aus dem von dem Lade-MOS-Transistor 16A zugeführten Strom i1 und dem von dem Lade-MOS-Transistor 13A zugeführten Strom i2. Die Potentialdifferenz V, d.h. der dritte bestimmende Faktor für die Verzögerungszeit t1, ist die Differenz V1 zwischen dem Erdpotential und dem Potential VBL der Bitleitung BL. Die parasitäre Kapazität der Bitleitung BL und jene des Auswahl-MOS-Transistors 12 neigen dazu, sich proportional zu der Speicherkapazität des EPROMs zu erhöhen. Der von dem Lade-MOS-Transistor 16A zugeführte Strom i1 wird durch die Konduktanz der Speicherzellen MC bestimmt, und verringert sich daher umgekehrt proportional zu der Größe der Speicherzellen MC.
Die die Verzögerungszeit t2 bestimmende parasitäre Kapazität wiederum wird durch vier bestimmende Faktoren bestimmt. Diese bestimmenden Faktoren sind folgende: die zwischen dem Halbleitersubstrat und der Gate-Elektrode des Lade-MOS- Transistors 16A vorhandene parasitäre Kapazität; die zwischen dem Halbleitersubstrat und dem Drainbereich des Transistors 16A vorhandene parasitäre Kapazität; die Eingangskapazität des Differenzverstärkers 17; und die zwischen dem Halbleitersubstrat und dem Drainbereich des Clamping-MOS- Transistors 14A vorhandene parasitäre Kapazität. Der Strom i, der der zweite bestimmende Faktor für die Verzögerungszeit t2 ist, ist der Strom i1, der den Strompfad des Lade-MOS- Transistors 14A durchfließt. Je größer die Dimensionen des Clamping-MOS-Transistors 14A sind, um so größer ist der Strom i1. Nichtsdestoweniger kann die Verzögerungszeit t2 nicht notwendigerweise verkürzt werden, da die zwischen dem Halbleitersubstrat und dem Drainbereich des Transistors 14A vorhandene parasitäre Kapazität sich proportional zu seinen Dimensionen erhöht.
Wie es aus dem Obigen verstanden werden kann, ist es bei dem herkömmlichen EPROM schwierig, die Verzögerungszeit t1 oder die Verzögerungszeit t2 zu verkürzen, um die Zugriffsgeschwindigkeit zu erhöhen, aufgrund der erhöhten parasitären Kapazitäten und auch aufgrund der wegen der reduzierten Dimensionen jeder Speicherzelle erniedrigten Speicherzellenkonduktanz.
Demgemäß ist es die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vom Einbitleitungs-Ausgabetyp zu schaffen, aus der Daten mit hoher Geschwindigkeit gelesen werden können.
Zum Lösen der Aufgabe weist eine Halbleiterspeichervorrichtung gemäß der Erfindung folgendes auf: eine Speicherzellenmatrix mit Speicherzellen vom Einbit- Ausgabetyp, die in Reihen und Spalten aufgebaut ist, und eine Vielzahl von Auswahl-Bipolartransistoren, deren Emitter mit den Drainanschlüssen der Speicherzellen gekoppelt sind, deren Kollektoren miteinander verbunden sind, und deren Basisanschlüsse zum Empfangen von Auswahlsignalen angeschlossen sind, wodurch in den Speicherzellen gespeicherte Daten von dem Knoten der Kollektoren der Bipolartransistoren gelesen werden können.
Jede Bitleitung der Halbleiterspeichervorrichtung ist mit Strömen vorgeladen, die jeweils in dem Kollektor-Emitter-Pfad und dem Basis-Emitter-Pfad des an die Bitleitung angeschlossenen Auswahl-Bipolartransistors fließen. Somit kann die Bitleitung mit hoher Geschwindigkeit vorgeladen werden, was es möglich macht, Daten aus jeder Speicherzelle mit hoher Geschwindigkeit zu lesen.
Diese Erfindung kann besser aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie im Zusammenhang mit den beigefügten Zeichnungen angesehen wird, wobei:
Fig. 1 ein Schaltungsdiagramm ist, das den Datenleseabschnitt eines bekannten EPROMs zeigt;
Fig. 2 ein Diagramm ist, das den Betrieb des in Fig. 1 gezeigten EPROMs genauer erklärt und darstellt, wie sich die jeweiligen Potentiale der Bitleitung, der Leseleitung und der Referenzleitung mit der Zeit ändern;
Fig. 3 ein Schaltungsdiagramm ist, das schematisch den Datenleseabschnitt einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 4 ein Schaltungsdiagramm ist, das den Differenzverstärker darstellt, der in der in Fig. 3 dargestellten Speichervorrichtung eingebaut ist;
Fig. 5, 6 und 7 Schaltungsdiagramme sind, die jeweils die Datenleseabschnitte von drei Speichervorrichtungen gemäß einem zweiten, einem dritten und einem vierten Ausführungsbeispiel der Erfindung schematisch darstellen;
Fig. 8 ein Schaltungsdiagramm ist, das eine Halbleiterspeichervorrichtung gemäß einem fünften Ausführungsbeispiel dieser Erfindung darstellt, die einen Stromerfassungsverstärker vom einem anderen Typ als jene, die bei den anderen Ausführungsbeispielen verwendet sind, enthält; und
Fig. 9, 10, 11 und 12 Schaltungsdiagramme sind, die jeweils die Datenleseabschnitte von vier Halbleiterspeichervorrichtungen gemäß einem sechsten, einem siebten, einem achten und einem neunten Ausführungsbeispiel der Erfindung schematisch darstellen.
Fig. 3 stellt einen Halbleiterspeicher gemäß einem ersten Ausführungsbeispiel der Erfindung dar. Wie es in dieser Figur gezeigt ist, weist die Speicherzellenmatrix 11 dieser Vorrichtung Speicherzellen MC11, MC12, ..., MC21, MC22, ... auf, die MOSFETs mit schwebendem Gate sind und in Reihen und Spalten angeordnet sind. Die Drainanschlüsse der Speicherzellen MC jeder Spalte sind mit einer Bitleitung BL gekoppelt und die Sourceanschlüsse dieser Speicherzellen MC sind auf das Erdpotential Vss gelegt. Die Steuergates der Speicherzellen MC jeder Reihe sind an eine Wortleitung WL angeschlossen. Die Wortleitungen WL1, WL2, ... sind an einen Reihen-Decodierer 21 angeschlossen, um die decodierten Reihen-Adressensignale von dem Reihen-Decodierer 21 zu empfangen.
Der Halbleiterspeicher hat einen Y-Selektor, der NPN- Transistoren 22-1, 22-2, ... hat. Die Emitter der Transistoren 22-1, 22-2, ... sind an Bitleitungen BL1, BL2, ... angeschlossen, und ihre Kollektoren sind an ein Ende einer Leseleitung 15A angeschlossen. Die Basisanschlüsse der NPN-Transistoren 22-1, 22-2, ... sind an einen Spalten- Decodierer 23 angeschlossen, um decodierte Spalten-Adressensignale zu empfangen, die von dem Decodierer 23 über einen Potentialverschieber 24 zugeführt werden. Der Potentialverschieber 24 ändert die decodierten Spalten- Adressensignale auf CMOS-Logikpegel, die von dem Spalten- Decodierer 23 ausgegeben worden sind. Genauer ausgedrückt ändert der Verschieber 24 einen Pegel von logisch "1" (d.h. das Leistungsversorgungspotential Vcc) auf ein Potential Vba von beispielsweise 2 V, das irgendwo zwischen dem Leistungsversorgungspotential Vcc und dem Erdpotential Vss liegt, und ändert einen Pegel von logisch "0" (d.h. das Erdpotential Vss) auf 0 V. Der Pegel von logisch "1" wird zu dem Potential Vba verschoben, um zu verhindern, daß weiche Fehler auftreten, wenn die Drainspannungen der Speicherzellen MC äußerst hoch sind.
Reihen-Adressensignale werden zu dem Reihen-Decodierer 21 eingegeben und dadurch decodiert. Spalten-Adressensignale werden zu dem Spalten-Decodierer 23 eingegeben und dadurch decodiert.
Der Halbleiterspeicher hat eine Blind-Zelle DMC, deren Sourceanschluß auf das Erdpotential Vss gelegt ist, und an deren Steuergate das Leistungsversorgungspotential Vcc angelegt ist. Die Blind-Zelle DMC hat dieselbe Größe wie die Speicherzellen MC. Der Drainanschluß der Blind-Zelle DMC ist durch eine Blind-Bitleitung BBL an die Emitter von NPN- Transistoren 25 und 26 angeschlossen. Die Kollektoren der NPN-Transistoren 25 und 26 sind an ein Ende der Leseleitung 15A gekoppelt. Die Basisanschlüsse der NPN-Transistoren 25 und 26 sind miteinander verbunden. Eine Vorspannung Vba wird an die Basisanschlüsse dieser Transistoren 25 und 26 angelegt. Die Vorspannung Vba ist im wesentlichen gleich der an die Basisanschlüsse der Auswahl-NPN-Transistoren 22-1, 22- 2, ... zum Auswählen dieser Transistoren 22-1, 22-2, ... angelegt. die Blind-Zelle DMC und die NPN-Transistoren 25 und 26 bilden eine Schaltung 27, die ein Referenzpotential V15B erzeugt und es an eine Referenzleitung 15B anlegt.
Es sollte angemerkt werden, daß die NPN-Transistoren 25 und 26 denselben Emitterbereich haben. Ein Strom Imc wird der Leseleitung 15A von dem Emitter eines Transistors 29 zugeführt, und ein Strom Idc wird der Referenzleitung 15B von dem Emitter eines Transistors 30 zugeführt. Der Strom Idc ist halb so groß wie der Strom Imc, d.h. Idc = Imc/2. Somit fließt ein Strom Imc/2 in dem Kollektor-Emitter-Pfad des Transistors 25; ein Strom Imc/2 fließt in dem Kollektor- Emitter-Pfad des Transistors 26; und ein Strom Imc fließt in dem Drain-Source-Pfad der Blind-Zelle DMC.
Der Halbleiterspeicher weist weiterhin einen Stromerfassungsverstärker 28 mit zwei Eingängen auf, die mit dem anderen Ende der Leseleitung 15A und dem anderen Ende der Referenzleitung 15B gekoppelt sind. Der Verstärker 28 weist folgendes auf: die NPN-Transistoren 29 und 30, Ladewiderstände R1 und R2 und Konstantstromquellen 31 und 32. Die Emitter der NPN-Transistoren 29 und 30 sind jeweils mit den anderen Enden der Leitungen 15A und 15B gekoppelt. Die Vorspannung Vbb ist an die Basisanschlüsse der NPN- Transistoren 29 und 30 angelegt. Die Stromquelle 31 ist zwischen dem Emitter den NPN-Transistors 29 und das Erdpotential Vss angeschlossen, und die Stromquelle 32 ist zwischen dem Emitter des NPN-Transistors 30 und dem Erdpotential Vss angeschlossen. Der Ladewiderstand R1 ist zwischen dem Kollektor des NPN-Transistors 29 und der Leistungsversorgung Vcc gekoppelt, und der Ladewiderstand R2 ist zwischen dem Kollektor des NPN-Transistors 30 und der Leistungsversorgung Vcc angeschlossen. Die Emitter der Transistoren 29 und 30 dienen als Eingangsknoten des Verstärkers 28, wohingegen die Kollektoren der Transistoren 29 und 30 als Ausgangsknoten des Verstärkers 28 arbeiten.
Die zwei Ausgangssignale Vout1 und Vout2, die von dem Stromerfassungsverstärker 28 zugeführt werden, werden zu einem Differenzverstärker 33 eingegeben. Der Verstärker 33 vergleicht die Signale Vout1 und Vout2 und verstärkt die Differenz zwischen diesen Eingangssignalen, wodurch der CMOS- Logikpegel der in irgendeiner ausgewählten Speicherzelle MC gespeicherten Daten gelesen werden.
Fig. 4 zeigt den Differenzverstärker 33. Wie es in dieser Figur dargestellt ist, weist der Verstärker 33 zwei P-Kanal- MOS-Transistoren 34 und 35 auf, und eine Stromspiegelschaltung 38, die durch zwei N-Kanal-MOS- Transistoren 36 und 37 gebildet ist. Die Gateanschlüsse der P-Kanal-MOS-Transistoren 34 und 35 sind an die Ausgangsanschlüsse des Stromerfassungsverstärkers 28 angeschlossen, um die Ausgangssignale Vout1 und Vout2 zu empfangen. Die Sourceanschlüsse der MOS-Transistoren 34 und 35 sind an die Leistungsversorgung Vcc angeschlossen. Die Drainanschlüsse der MOS-Transistoren 34 und 35 sind auf das Erdpotential Vss gelegt, wodurch zwei Knoten gebildet werden. Die Stromspiegelschaltung 38 ist zwischen diesen Knoten angeschlossen. Ein Signal auf einem CMOS-Logikpegel wird von dem Knoten der MOS-Transistoren 34 und 36 ausgegeben.
Nun wird der Betrieb des in Fig. 3 dargestellten Halbleiterspeichers erklärt. Ein Potential Vba wird an den Basisanschluß eines der Auswahl-NPN-Transistoren 22-1, 22-2, ... angelegt. Wenn dieses Potential Vba 0 V ist, werden keine Speicherzellen MC, die mit der Bitleitung BL gekoppelt sind, mit der der Auswahl-NPN-Transistor gekoppelt ist, ausgewählt. Wenn das Potential etwa 2 V ist, werden die Speicherzellen MC ausgewählt, die mit der Bitleitung BL gekoppelt sind. In dem letzteren Fall wird die Bitleitung BL auf ein Potential begrenzt, das höchstens 1,3 V oder (2 - Vf)V ist, wobei Vf die Basis-Emitter-Spannung der NPN-Transistoren 22-1, 22-2, ... ist.
Unter der Annahme, daß sich das Potential der Bitleitung BL von 0 V erhöht, was bezüglich der Zugriffsgeschwindigkeit des Halbleiterspeichers der schlimmste Fall ist, wird die Bitleitung BL von 0 V auf 1,3 V geladen, da sich das Basispotential des ausgewählten NPN-Transistors 22 von 0 V auf 2 V erhöht. Der Ladestrom ie ist die Summe aus dem Kollektorstrom ic und dem Basisstrom ib des Transistors 22. Der Kollektorstrom ic, der durch die Konduktanz der Speicherzellen MC bestimmt wird, ist, wie bei dem herkömmlichen Halbleiterspeicher, etwa (i1 + i2) . Die Bitleitung BL kann nichtsdestoweniger schnell von 0 V auf 1,3 V geladen werden. Dies ist so, weil ein großer Basisstrom ib zu der Basis des NPN-Transistors 22 zugeführt wird, was veranlaßt, daß der Kollektorstrom ic zu der Bitleitung BL über den durch den Widerstand R1 gebildeten Pfad mit niedriger Konduktanz, den Kollektor-Emitter-Pfad des NPN- Transistors 29 und den Kollektor-Emitter-Pfad des NPN- Transistors 30 fließt.
Laßt uns nun ansehen, wie sich das Potential V15A der Leseleitung 15A ändert. Das Potential V15A ist wie folgt durch die Parameter des Stromerfassungsverstärkers 28 definiert:
wobei io der Sättigungsstrom einer Diode ist, und kT/q eine Spannung ist, die bei Raumtemperatur etwa 25 mV beträgt. Der von den Konstantstromquellen 31 und 32 zugeführte Strom Ibs ist im wesentlichen gleich dem Strom Imc, der über die Leseleitung 15A fließt. Es folgt, daß das Potential, das die Leseleitung 15A hat, wenn die ausgewählte Speicherzelle MC ein "0"-Bit speichert (Imc = 0 V), sich von dem Potential um ΔV15A unterscheidet, das die Leitung 15A hat, wenn die ausgewählte Speicherzelle MC ein "1" -Bit speichert (Imc = Ibs), was gegeben ist als:
Δ15A = kT/1 ln2 = 17mV
Die Verzögerungszeit t2 in der in Fig. 1 gezeigten herkömmlichen Schaltung hat den folgenden Wert, wenn V2 1,7 V ist:
t2 = CV2/i1 = 1,7C/(Imc/2) = 3,4C/Imc
Gegenteilig dazu hat die Verzögerungszeit t2 in der in Fig. 3 gezeigten Schaltung, oder die Verzögerungszeit t2', den folgenden Wert, wenn V2 1,7 V ist:
t2' = C 17mV/Imc
Unter der Annahme, daß die parasitäre Kapazität C die gleiche wie in der herkömmlichen Schaltung (Fig. 1) ist, beträgt die Verzögerungszeit t2' 1/200 der Verzögerungszeit t2. Es muß nicht gesagt werden, daß nicht nur die Zeit t2', sondern auch die Verzögerungszeit des Verstärkers 33 erforderlich ist, um Daten aus irgendeiner ausgewählten Speicherzelle MC zu lesen. Die Zeitverzögerung des Verstärkers 33 ist jedoch viel kürzer als die Verzögerungszeit t1 oder t2, weil die Potentialdifferenz, die der Verstärker 33 auf 5 V verstärkt, 0,5 V bis 1 V groß ist, und nicht einige Millivolt wie in dem Fall der in Fig. 1 gezeigten Schaltung.
Daher können Daten aus dem Speicher der Erfindung (Fig. 3) mit höherer Geschwindigkeit gelesen werden, als aus dem in Fig. 1 gezeigten herkömmlichen Speicher.
Das erste Ausgangssignal Vout1 und das zweite Ausgangssignal Vout2 des Stromerfassungsverstärkers 28 sind wie folgt gegeben:
Vout1 = Vcc - R1 (Ibs + Imc)
Vout2 = Vcc - R2 (Ibs + Imc)
Ein Verfahren, das zum Vergrößern einer Differenz zwischen diesen Ausgangssignalen Vout1 und Vout2 genommen werden kann, während die ausgewählte Speicherzelle MC eingeschaltet ist, ist das Verfahren, das tatsächlich bei dem herkömmlichen Speicher (Fig. 1) genommen wird, d.h. Einstellen des Wertes von Imc auf Idc und Verwenden eines Lade-MOS-Transistors 16A, dessen Konduktanz r16A geringer als jene (r16B) des Lade-MOS- Transistors 16B ist. Jedoch ist es besser, r16A und r16B gleich zu machen und den Blind-Zellenstrom Idc auf Kidc (0 < K < 1) zu ändern, um die Symmetrie des Differenzverstärkers 33 bezüglich der Eigenschaften des Bauteils beizubehalten. Dies ist der Grund dafür, warum K in der Schaltung 27 zum Erzeugen des Referenzpotentials V15B auf 0,5 eingestellt ist. Somit gilt Vout1 - Vout2 = 0,5 r Imc und eine ausreichende Differenz ist zwischen den Ausgangssignalen Vout1 und Vout2 des Stromerfassungsverstärkers 28 hergestellt.
Wenn es nötig ist, den "0"-Seitenüberschuß und den "1"- Seitenüberschuß aus Gründen des Aufbaus im Ungleichgewicht zu lassen, kann die Schaltung 27 abgeändert werden, wie es in Fig. 5 dargestellt ist. In der in Fig. 5 gezeigten Schaltung 27 kann K auf irgendeinen gewünschten Wert eingestellt werden. Diese Schaltung weist entweder NPN-Transistoren 25' und 26' auf, deren Emitter unterschiedliche Größen m und n haben, oder m Emitter und n Emitter, wobei jeweils alle Emitter dieselbe Größe haben. In jedem Fall sind die Emitterströme für die "0"-Seite und die "1"-Seite mSe
und nSe
(Se ist der Bereich jedes Emitters der Transistoren 25' und 26' mit vielen Emittern), vorausgesetzt, daß die Basis-Emitter-Ströme für die "0"-Seite und die "1"- Seite identisch sind. Wenn beide NPN-Transistoren 25' und 26' einen ausreichend großen Stromverstärkungsfaktor β haben, sind der Emitterstrom und der Kollektorstrom jedes NPN- Transistors im wesentlichen gleich. Somit beträgt der Strom, der in dem Eingangsknoten des Stromerfassungsverstärkers 28 fließt: [m/(m+n)] Imc.
Im allgemeinen ist ein NPN-Bipolartransistor größer als ein MOS-Transistor. In der in Fig. 3 gezeigten Schaltung können die Auswahl-NPN-Transistoren 22-1, 22-2, ... nicht in so kurzen Abständen wie die Speicherzellen MC angeordnet werden, die MOS-Transistoren sind. Wenn dies der Fall ist, kann die Speicherzellenmatrix 11 in Blöcke 11-1, 11-2, ... aufgeteilt werden, wie es in Fig. 6 dargestellt ist, und die NPN- Transistoren 22-1, 22-2, ... können jeweils für diese Zellenmatrixblöcke 11-1, 11-2, ... vorgesehen werden. Genauer gesagt sind die Sourceanschlüsse der N-Kanal-MOS-Transistoren 39-1, 39-2, ... an Bitleitungen BL1, BL2, ... angeschlossen, und die Drainanschlüsse der N-Kanal-MOS-Transistoren jedes Blocks sind miteinander verbunden. Der Knoten der Drainanschlüsse der N-Kanal-MOS-Transistoren des ersten Blocks ist mit dem Emitter des NPN-Transistors 22-1 gekoppelt; der Knoten der Drainanschlüsse der N-Kanal-MOS- Transistoren des zweiten Blocks ist an den Emitter des NPN- Transistors 22-2 angeschlossen; und so weiter. Die Kollektoren der Transistoren 22-1, 22-2, ... sind an eine Leseleitung 15A angeschlossen. Die Gateanschlüsse der N- Kanal-MOS-Transistoren 39-1, 39-2, ... jedes Zellenmatrixblocks sind an einen Spalten-Decodierer 23 angeschlossen, so daß die Speicherzellen MC der Spalten entsprechend der N-Kanal-MOS-Transistoren 39-1, 39-2, ... zur gleichen Zeit in Übereinstimmung mit den niedrigeren Bits eines decodierten Spalten-Adressenausgangssignals von dem Spalten-Decodierer 23 ausgewählt werden. Die Basisanschlüsse der NPN-Transistoren 22-1, 22-2, ... sind an einen Potentialverschieber 23 angeschlossen, um die von dem Potentialverschieber 24 ausgegebenen Signale zu empfangen. Der Potentialverschieber 24 ist an den Spalten-Decodierer 23 angeschlossen, um die von dem Decodierer 23 ausgegebenen oberen Bits zu empfangen.
Der in Fig. 6 gezeigte Halbleiterspeicher arbeitet auf die folgende Weise. Wenn irgendein PNP-Transistor 22 ausgewählt wird, wählt er in Folge den entsprechenden Zellenmatrixblock aus. Die MOS-Transistoren 39-1, 39-2, ... wählen, wenn sie für diesen Zellenmatrixblock vorgesehen sind, daher die Spalten der Speicherzellen MC des ausgewählten Blocks aus. Wie es beschrieben worden ist, werden die MOS-Transistoren 39-1, 39-2, ... direkt durch die oberen Bits der von dem Spalten-Decodierer 23 zugeführten decodierten Spaltenadresse gesteuert, welche Signale auf 0 V bis 5 V liegen. Nichtsdestoweniger werden die Potentiale der Bitleitungen BL auf etwa 1,2 V begrenzt. Dies erfolgt, weil die Basispotentiale der NPN-Transistoren 22-1, 22-2, ... nicht höher als etwa 2 V sind.
In der in Fig. 6 gezeigten Speichervorrichtung genügt es, die NPN-Transistoren 22-1, 22-2, ... jeweils für die Zellenmatrixblöcke 11-1, 11-2, ... zu verwenden. Da nur ein NPN-Transistor an die vielen Bitleitungen BL angeschlossen ist, die in jedem Zellenmatrixblock verwendet werden, können die NPN-Transistoren 22 in so kurzen Abständen angeordnet werden, wie die Speicherzellen MC.
Fig. 7 ist ein Schaltungsdiagramm, das den Datenleseabschnitt einer Speichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung schematisch darstellt.
Diese Speichervorrichtung ist identisch zu der in Fig. 5 gezeigten Vorrichtung, außer daß zwei Dioden D1 und D2 parallel zu einem Widerstand R1 geschaltet sind, und zwei Dioden D3 und D4 parallel zu einem Widerstand R2 geschaltet sind. Die Dioden D1 und D2 sind in bezug auf die Leistungsversorgung Vcc in der Vorwärtsrichtung angeschlossen. Die Dioden D3 und D4 sind in bezug auf die Leistungsversorgung Vcc auch in der Vorwärtsrichtung angeschlossen. Der Strom, der die Bitleitungen BL lädt, fließt nicht nur durch den Widerstand R1, sondern auch durch die Dioden D1 und D2. Der Strom, der die Blind-Bitleitung DBL lädt, fließt nicht nur durch den Widerstand R2, sondern auch durch die Dioden D3 und D4. Die Potentialdifferenz zwischen der Leseleitung 15A und der Referenzleitung 15B kann innerhalb einer Zeit erfaßt werden, die kürzer als in der in Fig. 5 dargestellten Speichervorrichtung ist.
Fig. 8 stellt schematisch den Datenleseabschnitt einer Speichervorrichtung gemäß einem fünften Ausführungsbeispiel der Erfindung dar. Diese Speichervorrichtung hat einen Stromerfassungsverstärker, der für den Fall geeignet ist, wo die Bitleitungs-Kapazität groß ist, und die Kapazität jedes Kollektor-Punktknotens auch groß ist. Dieser Stromerfassungsverstärker weist zwei Stromerfassungseinheiten 40-1 und 40-2 auf, die an die Speicherzellenmatrix 11 angeschlossen sind, und eine Stromerfassungseinheit 41, die mit der Schaltung 27 zum Erzeugen eines Referenzpotentials gekoppelt ist. Die Ausgangssignale dieser Stromerfassungseinheiten 40-1, 40-2 und 42 werden mittels eines ECL-Gatters 42 multiplext. Das Ausgangssignal dieses Gatters 42 wird durch den Differenzverstärker 33 verstärkt. Ein Selektor 45-1, der aus einem NPN-Transistor 43-1 und einer Konstantstromquelle 44-1 aufgebaut ist, ist mit der Stromerfassungseinheit 40-1 verbunden. Ein Selektor 45-2, der durch einen NPN-Transistor 43-2 und eine Konstantstromquelle 44-2 gebildet ist, ist mit der Stromerfassungseinheit 40-2 verbunden.
Das ECL-Gatter 42 enthält NPN-Transistoren 46-1 bis 46-3, Ladewiderstände R3 und R4 und eine Konstantstromquelle 47. Der Basisanschluß des NPN-Transistors 46-1 ist mit dem Kollektoranschluß des NPN-Transistors 29-1 verbunden. Der Basisanschluß des NPN-Transistors 46-2 ist mit dem Kollektoranschluß des NPN-Transistors 29-2 gekoppelt. Der Basisanschluß des NPN-Transistors 46-3 ist mit dem Kollektoranschluß des NPN-Transistors 30 gekoppelt. Der Widerstand R3 ist zwischen der Leistungsversorgung Vcc und dem Knoten der Kollektoranschlüsse der NPN-Transistoren 46-1 und 46-2 gekoppelt. Der Widerstand R4 ist zwischen der Leistungsversorgung Vcc und dem Kollektoranschluß des NPN- Transistors 27 angeschlossen. Die Emitteranschlüsse der NPN- Transistoren 46-1 und 46-2 sind miteinander verbunden. Die Konstantstromquelle 47 ist zwischen dem Erdpotential Vss und dem Knoten der Emitteranschlüsse der NPN-Transistoren 46-1 und 46-2 gekoppelt. Der Knoten der Kollektoranschlüsse der NPN-Transistoren 46-1 und 46-2 ist an einen der zwei Eingangsknoten eines Differenzverstärkers 33 angeschlossen. Der Kollektoranschluß des NPN-Transistors 46-3 ist mit dem anderen Eingangsknoten des Differenzverstärkers 33 gekoppelt.
Wenn ein Auswahlsignal SS1 auf einem "L"-Pegel ist, und ein Auswahlsignal SS2 auf einem "H"-Pegel ist, wird die Stromerfassungseinheit 40-1 ausgewählt. Das Kollektorpotential des NPN-Transistors 29-1 ist entweder auf dem "H"-Pegel oder dem logischen "L"-Pegel, in Übereinstimmung mit den Daten, die in irgendeiner ausgewählten Speicherzelle des Zellenmatrixblocks 11-1 gespeichert sind, der an den Emitteranschluß des NPN- Transistors 29-1 angeschlossen ist. Sonst ist der Kollektoranschluß des NPN-Transistors 29-2 auf dem "1"-Pegel, welche Daten auch immer in irgendeiner ausgewählten Speicherzelle des an den Emitteranschluß des NPN-Transistors 29-2 angeschlossenen Zellenmatrixblocks 11-2 gespeichert sind. Somit beeinflussen die in der Speicherzellenmatrix 11-2 gespeicherten Daten das Ausgangssignal des Differenzverstärkers 33 nicht. Das Kollektorpotential des NPN-Transistors 30 wird durch das Ausgangspotential der Schaltung 27 bestimmt. Die Differenz zwischen den Basispotentialen der Transistoren 46-3 und 46-1 bestimmt das Ausgangssignal des Differenzverstärkers 33.
Wenn die Auswahlsignale SS1 und SS2 auf dem "H"-Pegel und dem "L"-Pegel sind, wird die Stromerfassungseinheit 40-2 ausgewählt. In diesem Fall werden die Daten aus irgendeiner ausgewählten Speicherzelle des Zellenmatrixblocks 11-2 gelesen, was keinen Einfluß auf die in dem Zellenmatrixblock 11-1 gespeicherten Daten hat.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt, die vom Einzelendtyp sind. Nichtsdestoweniger kann diese Erfindung auf eine derartige Architektur angewendet werden, wie es in Fig. 9 gezeigt ist, wobei zwei Speicherzellenmatrizen 11A und 11B mit den Eingangsknoten eines Stromerfassungsverstärkers 28 mittels Leseleitungen 15A und 15B gekoppelt sind. Bei dieser Architektur werden unterschiedliche Datenpunkte in die entsprechenden Zellen der Matrizen 11A und 11B geschrieben. Zum Lesen dieser Daten werden die entsprechenden Zellen ausgewählt, und die Differenz zwischen den Potentialen der Leseleitungen 15A und 15B wird zuerst durch den Stromerfassungsverstärker 28 und dann durch einen Differenzverstärker 33 verstärkt.
Die Speicherzellen der oben beschriebenen Ausführungsbeispiele sind EPROM-Zellen. Jedoch können sie EEPROM-Zellen sein, wie es in Fig. 10 gezeigt ist, Masken- ROM-Zellen, wie es in Fig. 11 gezeigt ist, oder ROM-Zellen mit einer NAND-Zellenstruktur, wie es in Fig. 12 dargestellt ist. Die in den Fig. 10, 11 und 12 gezeigten Schaltungen sind sowohl struktur- als auch betriebsmäßig gleich den oben beschriebenen Ausführungsbeispielen, außer in bezug auf die Typen der verwendeten Speicherzellen. Daher werden weder ihre Strukturen noch ihre Operationen beschrieben oder erklärt.
Bezugszeichen in den Ansprüchen sollen für ein besseres Verstehen sorgen und sollen den Schutzumfang nicht einschränken.

Claims

1. Halbleiterspeichervorrichtung, die eine Speicherzellenmatrix (11) aufweist, die Einbit- Ausgabetyp-Speicherzellen (MC11, MC12, ...) enthält, dadurch gekennzeichnet, daß sie weiterhin folgendes aufweist: Auswahl-Bipolartransistoren (22-1, 22-2, ...), deren Emitter an die Drainanschlüsse der Speicherzellen (MC11, MC12, ...) angeschlossen sind, deren Kollektoranschlüsse miteinander verbunden sind, um dadurch einen Knoten zu bilden, und deren Basisanschlüsse angeschlossen sind, um Signale zu empfangen, und eine Erfassungseinrichtung (28) zum Lesen von Daten, die in den Speicherzellen (MC11, MC12, ...) gespeichert sind, aus dem Knoten der Kollektoranschlüsse der Auswahl- Bipolartransistoren (22-1, 22-2, ...).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahl-Bipolartransistoren (22-1, 22-2, ...) jeweils für Spalten der Speicherzellen (MC11, MC12, ...) vorgesehen sind, zum jeweiligen Auswählen dieser Spalten der Speicherzellen.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellenmatrix (11) aus einer Vielzahl von Blöcken (11-1, 11-2, ...) besteht, wobei die Auswahl-Bipolartransistoren (22-1, 22-2, ...) jeweils für diese Blöcke (11-1, 11-2) vorgesehen sind, wobei ein Strompfad zwischen der entsprechenden Spalte der Speicherzellen (MC11, MC12, ...) und dem Emitteranschluß des entsprechenden Auswahl- Bipolartransistors (22-1, 22-2, ...) gekoppelt ist, wobei eine Vielzahl von MOS-Transistoren (39-1, 39-2, ...) zum Auswählen der Spalten der Speicherzellen (MC11, MC12, ...) vorgesehen ist, und die Auswahl-Bipolartransistoren (22-1, 22-2, ...) die Blöcke (11-1, 11-2, ...) von Speicherzellen auswählen.

4. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß sie weiterhin eine Spalten-Auswahleinrichtung (23, 24) zum Zuführen eines Auswahlsignals zu den Basisanschlüssen irgendeines ausgewählten der Auswahl-Bipolartransistoren (22-1, 22-2, ...) aufweist, wobei das ausgewählte Signal auf einem ersten Potential (Vba) ist, das höher als ein Erdpotential (Vss) und niedriger als ein Leistungsversorgungspotential (Vcc) ist.

5. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß sie weiterhin eine Reihen-Auswahleinrichtung (21) zum Auswählen von Reihen der Speicherzellen (MC11, MC12, ...) der Speicherzellenmatrix (11) aufweist.

6. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß sie eine Referenzpotential-Erzeugungseinrichtung (27) aufweist zum Erzeugen eines Referenzpotentials, und die Erfassungseinrichtung eine Stromerfassungs- Verstärkereinrichtung (28) aufweist, deren erster Eingangsknoten an den Kollektorknoten des Auswahl- Bipolartransistors (22-1, 22-2, ...) angeschlossen ist, und deren zweiter Eingangsknoten an die Referenzpotential-Erzeugungseinrichtung (27) angeschlossen ist, zum Verstärken einer Differenz zwischen dem Referenzpotential und dem Potential des Kollektorknotens des Auswahl-Bipolartransistors (22-1, 22-2, ...), um dadurch eine erste Spannung (Vout1) und eine zweite Spannung (Vout2) auszugeben.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie weiterhin eine Differenzverstärkereinrichtung (33) aufweist zum Verstärken der ersten und der zweiten Spannung (Vout1, Vout2), die durch die Stromerfassungs- Verstärkereinrichtung (28) ausgegeben werden, und zum Ausgeben eines CMOS-Logikpegelsignals.

8. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß sie weiterhin eine zweite Speicherzellenmatrix (11B) aufweist mit derselben Anzahl von Speicherzellen (MC11B, MC12B, ...) wie jenen (MC11A, MC12A, ...) der Speicherzellenmatrix (11A), die in Reihen und Spalten in derselben Weise wie jene (MC11A, MC12A, ...) der Speicherzellenmatrix (11A) angeordnet sind; und zweite Auswahl-Bipolartransistoren (22-1B, 22-2B, ...), deren Emitteranschlüsse an die Drainanschlüsse der Speicherzellen (MC11B, MC12B, ...) der zweiten Speicherzellenmatrix (11B) angeschlossen sind, deren Kollektoranschlüsse an den zweiten Eingangsknoten der Stromerfassungs-Verstärkereinrichtung (28) angeschlossen sind, und deren Basisanschlüsse angeschlossen sind, um die Auswahlsignale zu empfangen, wobei unterschiedliche Datenpunkte in die entsprechenden Adressen der Speicherzellenmatrix (11A) und der zweiten Speicherzellenmatrix (11B) geschrieben werden.

9. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Einbitleitungs-Ausgabetyp-Speicherzellen (MC11, MC12, ...) in Reihen und Spalten angeordnet sind, wobei die Vorrichtung folgendes aufweist: Wortleitungen (WL1, WL2, ...), die jeweils an Reihen der Speicherzellen (MC11, MC12, ...) angeschlossen sind, Bitleitungen (BL1, BL2, ...), die jeweils an Spalten der Speicherzellen (MC11, MC12, ...) angeschlossen sind, wobei die Reihen- Auswahleinrichtung (21) irgendeine der Wortleitungen (WL1, WL2, ...) auswählt, um dadurch die Reihe der Speicherzellen (MC11, MC12, ...) auszuwählen, an der die ausgewählte Wortleitung angeschlossen ist; wobei die Emitteranschlüsse der Bipolartransistoren (22-1, 22-2, ...) an die Bitleitungen (BL1, BL2, ...) angeschlossen sind.

10. Halbleiterspeichervorrichtung nach Anspruch 9, wenn er auf Anspruch 8 zurückbezogen ist, die weiterhin folgendes aufweist: eine erste Gruppe von Bitleitungen (BL1A, BL2A, ...) und eine zweite Gruppe von Bitleitungen (BL1B, BL2B, ...), eine erste Gruppe von Auswahl-Bipolartransistoren (22-1A, 22-2A, ...) und eine zweite Gruppe von Auswahl Bipolartransistoren (22-1B, 22-2B, ...), wobei jede Gruppe jeweils für die erste und die zweite Speicherzellenmatrix (11A, 11B) vorgesehen ist.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 4 bis 10, dadurch gekennzeichnet, daß die Spalten- Auswahleinrichtung (23, 24) einen Spalten-Decodierer (23) und eine Potentialverschiebeeinrichtung (24) enthält, zum Ändern des Ausgangspotentials des Spalten-Decodierers (23) auf das erste Potential (Vba), wenn das Ausgangspotential gleich einem Leistungsversorgungspotential (Vcc) ist.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß die Reihen- Auswahleinrichtung (21) einen Reihen-Decodierer (21) enthält.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die Referenzpotential-Erzeugungseinrichtung (27) eine Blind- Zelle (DMC) mit derselben Struktur wie die Speicherzellen (MC11, MC12, ...) enthält.

14. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Blind-Zelle (DMC) dieselbe Größe hat wie die Speicherzellen (MC11, MC12, ...) und einen Sourceanschluß aufweist, der auf das Erdpotential gelegt ist, und ein Steuergate, das angeschlossen ist, um das Leistungsversorgungspotential zu empfangen, und daß die Referenzpotential-Erzeugungseinrichtung (28) weiterhin einen ersten Bipolartransistor (25) enthält, dessen Emitteranschluß mit dem Drainanschluß der Blind-Zelle (DMC) gekoppelt ist, dessen Kollektoranschluß an den zweiten Eingangsknoten der Stromerfassungs- Verstärkereinrichtung (28) angeschlossen ist, und dessen Basisanschluß angeschlossen ist, um das erste Potential (Vba) des Auswahlsignals zu empfangen; und einen zweiten Bipolartransistor (26), dessen Emitteranschluß mit dem Drainanschluß der Blind-Zelle (DMC) gekoppelt ist, dessen Kollektoranschluß auf das Leitungsversorgungspotential (Vcc) gelegt ist, dessen Basisanschluß angeschlossen ist, um das erste Potential (Vba) zu empfangen, und der denselben Emitterbereich wie der erste Bipolartransistor (25) hat.

15. Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 14, dadurch gekennzeichnet, daß die Stromerfassungs- Verstärkereinrichtung (28) einen ersten Bipolartransistor (29) aufweist, dessen Emitteranschluß an den ersten Eingangsknoten angeschlossen ist, dessen Basisanschluß angeschlossen ist, um ein Vorspannungspotential (Vbb) zu empfangen, und mit einem Kollektor; eine erste Konstantstromquelle (31), die zwischen dem ersten Eingangsknoten und dem Erdpotential (Vss) angeschlossen ist; eine erste Ladeeinrichtung (R1), die zwischen der Leistungsversorgung (Vc) und dem Kollektoranschluß des ersten Bipolartransistors (29) angeschlossen ist, einen zweiten Bipolartransistor (30) mit einem Emitteranschluß, der mit dem zweiten Eingangsknoten gekoppelt ist, einem Basisanschluß, der angeschlossen ist, um das Vorspannungspotential (Vbb) zu empfangen, und einem Kollektoranschluß; eine zweite Konstantstromquelle (32), die zwischen dem zweiten Eingangsknoten und dem Erdpotential (Vss) angeschlossen ist; und eine zweite Ladeeinrichtung (R2), die zwischen der Leistungsversorgung (Vcc) und dem Kollektoranschluß des zweiten Bipolartransistors (30) angeschlossen ist, und die Stromerfassungs-Verstärkereinrichtung (28) erste und zweite Ausgangssignale (Vout1, Vout2) von den Kollektoranschlüssen der ersten und zweiten Bipolartransistoren (29, 30) ausgibt.

16. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß sie weiterhin Gleichrichtungselemente (D1 bis D4) aufweist, die jeweils parallel zu der ersten und zweiten Ladeeinrichtung (R1, R2) geschaltet sind.

17. Halbleiterspeichervorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die erste und zweite Ladeeinrichtung jeweils ein Widerstand (R1, R2) ist.

18. Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 17, dadurch gekennzeichnet, daß die Differenzverstärkereinrichtung (33) einen ersten MOS- Transistor eines ersten Halbleitertyps enthält, der einen Sourceanschluß aufweist, der an die Leistungsversorgung (Vcc) angeschlossen ist, einen Gateanschluß, der angeschlossen ist, um das erste Ausgangssignal (Vout1) der Stromerfassungs-Verstärkungseinrichtung (28) zu empfangen; einen zweiten MOS-Transistor des ersten Leitungstyps, der einen Sourceanschluß aufweist, der an die Leistungsversorgung (Vcc) angeschlossen ist, einen Gateanschluß, der angeschlossen ist, um das zweite Ausgangssignal (Vout2) der Stromerfassungs- Verstärkungseinrichtung (28) zu empfangen; und eine Stromspiegelschaltung (38), die an die Drainanschlüsse des ersten und des zweiten MOS-Transistors (34, 35) angeschlossen ist und MOS-Transistoren (36, 37) eines zweiten Leitungstyps aufweist.