JP2594652B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JP2594652B2 JP2594652B2 JP1281062A JP28106289A JP2594652B2 JP 2594652 B2 JP2594652 B2 JP 2594652B2 JP 1281062 A JP1281062 A JP 1281062A JP 28106289 A JP28106289 A JP 28106289A JP 2594652 B2 JP2594652 B2 JP 2594652B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- serial
- semiconductor memory
- circuit
- data register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路に関し、特にシリアルアクセ
ス可能なシリアルポートを有する半導体記憶回路に関す
る。
ス可能なシリアルポートを有する半導体記憶回路に関す
る。
近年、半導体集積回路の製造技術の向上により、各種
メモリの高集積化が進められている。特に、汎用１メガ
ビット・ダイナミック・ランダム・アクセスメモリ（以
下1M DRAMと記す）では、回路構成の最適化が進み、チ
ップサイズ46mm2を実現し、安価で入手できるようにな
った。
メモリの高集積化が進められている。特に、汎用１メガ
ビット・ダイナミック・ランダム・アクセスメモリ（以
下1M DRAMと記す）では、回路構成の最適化が進み、チ
ップサイズ46mm2を実現し、安価で入手できるようにな
った。
このため、汎用1M DRAMの使用範囲が広がり、計算機
の記憶装置以外にも各種端末装置のCRTディスプレイな
どに使用され、装置の機能向上が計られている。このよ
うなディスプレイ用の画像用メモリは、汎用1M DRAMに
シリアルアクセス等の機能が付加され、それに伴う素子
数の増加で、チップサイズは92mm2にもおよぶ。
の記憶装置以外にも各種端末装置のCRTディスプレイな
どに使用され、装置の機能向上が計られている。このよ
うなディスプレイ用の画像用メモリは、汎用1M DRAMに
シリアルアクセス等の機能が付加され、それに伴う素子
数の増加で、チップサイズは92mm2にもおよぶ。
従来、第２図に示すように、シリアルポートのデータ
レジスタドライバは、ディジット線のシリアルデータ
をシリアルバッファ１で増幅し、選択信号φ１が電源電
位レベル（以下Highと記す）の時、増幅したシリアルデ
ータを、Ｎ型データトランスファトランジスタQ1を介し
て、シリアルデータバスＢへ供給する第１のデータレジ
スタドライバと、第３図に示すようにディジット線と
シリアルバッファ１との間に選択信号φ１で制御される
Ｎ型データトランスファトランジスタQ4を付加し、選択
信号φ１が“High"の時ディジット線のシリアルデー
タをシリアルバッファ１の入力ゲートへ伝え、選択信号
φ１が接地電位レベル（以下Lowと記す）の時、シリア
ルバッファ１のフローティングゲートを防止するため
に、選択信号φ１で制御されるＰ型トランジスタQ5とシ
リアルデータ反転用バッファ２を付加し、シリアルバッ
ファ１と合わせてフリップフロップを形成する第２のデ
ータレジスタドライバがある。
レジスタドライバは、ディジット線のシリアルデータ
をシリアルバッファ１で増幅し、選択信号φ１が電源電
位レベル（以下Highと記す）の時、増幅したシリアルデ
ータを、Ｎ型データトランスファトランジスタQ1を介し
て、シリアルデータバスＢへ供給する第１のデータレジ
スタドライバと、第３図に示すようにディジット線と
シリアルバッファ１との間に選択信号φ１で制御される
Ｎ型データトランスファトランジスタQ4を付加し、選択
信号φ１が“High"の時ディジット線のシリアルデー
タをシリアルバッファ１の入力ゲートへ伝え、選択信号
φ１が接地電位レベル（以下Lowと記す）の時、シリア
ルバッファ１のフローティングゲートを防止するため
に、選択信号φ１で制御されるＰ型トランジスタQ5とシ
リアルデータ反転用バッファ２を付加し、シリアルバッ
ファ１と合わせてフリップフロップを形成する第２のデ
ータレジスタドライバがある。
第１のデータレジスタドライバは、ディジット線の
配線抵抗が２〜3KΩのため、シリアルバッファ１の入力
ゲート信号であるシリアルデータの立上りまたは立下り
時間が遅く、シリアルバッファ１の反転時にON−ON電源
電流が流れる。このON−ON電源電流は、データレジスタ
ドライバ１台当り約1mAで、専用1M DRAMでは2048台のデ
ータレジスタドライバが一斉に反転するため、合計約2A
のON−ON電源電流が流れる。その点第２のデータレジス
タドライバは、ディジット線とシリアルバッファ１間
に選択信号φ１で制御されるＮ型データトランスファト
ランジスタQ4を付加しているので、選択信号φ１が活性
化したデータレジスタドライバ２のシリアルバッファ１
のみが反転するので、ON−ON電源電流は約16mAで済む。
配線抵抗が２〜3KΩのため、シリアルバッファ１の入力
ゲート信号であるシリアルデータの立上りまたは立下り
時間が遅く、シリアルバッファ１の反転時にON−ON電源
電流が流れる。このON−ON電源電流は、データレジスタ
ドライバ１台当り約1mAで、専用1M DRAMでは2048台のデ
ータレジスタドライバが一斉に反転するため、合計約2A
のON−ON電源電流が流れる。その点第２のデータレジス
タドライバは、ディジット線とシリアルバッファ１間
に選択信号φ１で制御されるＮ型データトランスファト
ランジスタQ4を付加しているので、選択信号φ１が活性
化したデータレジスタドライバ２のシリアルバッファ１
のみが反転するので、ON−ON電源電流は約16mAで済む。
また、第1,第２のデータレジスタドライバの構成素子
数および構成面積は、第１のデータレジスタドライバが
素子数３（個／台）で、構成面積は3.3（mm2/2048台）
であり、第２のデータレジスタドライバは素子数７（個
／台）で、構成面積は6.4（mm2/2048台）である。
数および構成面積は、第１のデータレジスタドライバが
素子数３（個／台）で、構成面積は3.3（mm2/2048台）
であり、第２のデータレジスタドライバは素子数７（個
／台）で、構成面積は6.4（mm2/2048台）である。
前述した従来の第1,第２のデータレジスタドライバ
は、構成面積約3.3（mm2/2048台）でシリアルバッファ
反転時に流れるON−ON電源電流を約16mAに抑える回路構
成が得られていない欠点がある。
は、構成面積約3.3（mm2/2048台）でシリアルバッファ
反転時に流れるON−ON電源電流を約16mAに抑える回路構
成が得られていない欠点がある。
本発明の目的は、前記欠点が解決され、シリアルバッ
ファ反転時に流れるON−ON電源電流を低く抑えるように
した半導体記憶回路を提供することにある。
ファ反転時に流れるON−ON電源電流を低く抑えるように
した半導体記憶回路を提供することにある。
本発明の構成は、シリアルアクセス可能なシリアルポ
ートを有する半導体記憶回路において、互いに直列接続
した第１および第２のトランジスタからなるデータレジ
スタドライバ回路と、シリアルデータバスを電源電位に
プリチャージする第３のトランジスタを設け、前記デー
タレジスタドライバ回路は、低電位とシリアルデータバ
スとの間の接続を制御し、前記第１のトランジスタの入
力ゲートはディジット線に接続され、前記第２のトラン
ジスタの入力ゲートは選択信号線に接続され、前記第３
のトランジスタの入力ゲートはプリチャージ制御信号線
に接続されていることを特徴とする。
ートを有する半導体記憶回路において、互いに直列接続
した第１および第２のトランジスタからなるデータレジ
スタドライバ回路と、シリアルデータバスを電源電位に
プリチャージする第３のトランジスタを設け、前記デー
タレジスタドライバ回路は、低電位とシリアルデータバ
スとの間の接続を制御し、前記第１のトランジスタの入
力ゲートはディジット線に接続され、前記第２のトラン
ジスタの入力ゲートは選択信号線に接続され、前記第３
のトランジスタの入力ゲートはプリチャージ制御信号線
に接続されていることを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例の半導体記憶回路を示す回路
図である。第１図において、本実施例の半導体記憶回路
は、シリアルデータをシリアルデータバスＢに供給する
Ｎ型データトランスファトランジスタQ1と、ディジット
線のシリアルデータによる制御で“Low"をＮ型データ
トランスファトランジスタQ1のソースへ供給するＮ型ト
ランズスタQ2とを直列接続してデータレジスタドライバ
回路を構成し、そのデータレジスタドライバ回路で接地
電位とシリアルデータバスＢ間を接続する。Ｎ型トラン
ジスタQ2のゲート入力はディジット線に接続され、Ｎ
型データトランスファトランジスタQ1のゲート入力は選
択信号φ１に接続される。シリアルデータバスＢを“Hi
gh"にプリチャージするＰ型プリチャージトランジスタQ
3は、電源電位とシリアルデータバス間に接続され、そ
のゲート入力はプリチャージ制御信号φ２に接続する。
第１図は本発明の一実施例の半導体記憶回路を示す回路
図である。第１図において、本実施例の半導体記憶回路
は、シリアルデータをシリアルデータバスＢに供給する
Ｎ型データトランスファトランジスタQ1と、ディジット
線のシリアルデータによる制御で“Low"をＮ型データ
トランスファトランジスタQ1のソースへ供給するＮ型ト
ランズスタQ2とを直列接続してデータレジスタドライバ
回路を構成し、そのデータレジスタドライバ回路で接地
電位とシリアルデータバスＢ間を接続する。Ｎ型トラン
ジスタQ2のゲート入力はディジット線に接続され、Ｎ
型データトランスファトランジスタQ1のゲート入力は選
択信号φ１に接続される。シリアルデータバスＢを“Hi
gh"にプリチャージするＰ型プリチャージトランジスタQ
3は、電源電位とシリアルデータバス間に接続され、そ
のゲート入力はプリチャージ制御信号φ２に接続する。
次に本発明の読み出し動作をディジット線が“Hig
h"の場合について、第１図を参照して説明する。最初に
ディジット線が“High"となり、Ｎ型トランズシタQ2
がONすることにより、Ｎ型データトランスファトランジ
スタQ1のソースへ“Low"が供給される。この時、プリチ
ャージ制御信号φ２は“Low"であり、Ｐ型プリチャージ
トランジスタQ3がONすることにより、シリアルデータバ
スＢが“High"にプリチャージされる。その後、プリチ
ャージ制御信号φ２を“High"とし、Ｐ型プリチャージ
トランジスタQ3をOFFにする。以上のプリチャージ動作
の後、選択信号φ１を“High"とし、Ｎ型データトラン
スファトランジスタQ1をONにしてシリアルデータバスＢ
の電荷を引き抜き、シリアルデータバスを“Low"にす
る。
h"の場合について、第１図を参照して説明する。最初に
ディジット線が“High"となり、Ｎ型トランズシタQ2
がONすることにより、Ｎ型データトランスファトランジ
スタQ1のソースへ“Low"が供給される。この時、プリチ
ャージ制御信号φ２は“Low"であり、Ｐ型プリチャージ
トランジスタQ3がONすることにより、シリアルデータバ
スＢが“High"にプリチャージされる。その後、プリチ
ャージ制御信号φ２を“High"とし、Ｐ型プリチャージ
トランジスタQ3をOFFにする。以上のプリチャージ動作
の後、選択信号φ１を“High"とし、Ｎ型データトラン
スファトランジスタQ1をONにしてシリアルデータバスＢ
の電荷を引き抜き、シリアルデータバスを“Low"にす
る。
また、ディジット線が“Low"の場合は、Ｎ型トラン
ジスタQ2がOFFとなり、Ｎ型データトランスファトラン
ジスタQ1がONしても、シリアルデータバスＢに充電され
た電荷は引き抜かれず、シリアルデータバスＢは“Hig
h"となる。
ジスタQ2がOFFとなり、Ｎ型データトランスファトラン
ジスタQ1がONしても、シリアルデータバスＢに充電され
た電荷は引き抜かれず、シリアルデータバスＢは“Hig
h"となる。
以上、本実施例のデータレジスタドライバ回路は、構
成面積3.0（mm2/2048台）でシリアルバッファ反転時に
流れるON−ON電源電流を16mAに抑えられる回路構成を有
している。
成面積3.0（mm2/2048台）でシリアルバッファ反転時に
流れるON−ON電源電流を16mAに抑えられる回路構成を有
している。
以上説明したように、本発明は、３個のトランジスタ
による回路構成であり、その構成面積は3.0（mm2/2048
台）で済み、また選択信号で選択されたデータレジスタ
ドライバのみが活性化するので、ON−ON電源電流は約16
mAに抑えられ、コスト削減および特性向上ができる効果
がある。
による回路構成であり、その構成面積は3.0（mm2/2048
台）で済み、また選択信号で選択されたデータレジスタ
ドライバのみが活性化するので、ON−ON電源電流は約16
mAに抑えられ、コスト削減および特性向上ができる効果
がある。
第１図は本発明の一実施例の半導体記憶回路を示す回路
図、第２図および第３図はいずれも従来のデータレジス
タドライバ１台分の回路図である。 Q1……Ｎ型データトランスファトランジスタ、Q2……Ｎ
型トランジスタ、Q3……Ｐ型プリチャージトランジス
タ、Q4……Ｎ型データトランスファトランジスタ、Q5…
…Ｐ型トランジスタ、１……シリアルバッファ、２……
シリアルデータ反転用バッファ、Ｂ……シリアルデータ
バス。
図、第２図および第３図はいずれも従来のデータレジス
タドライバ１台分の回路図である。 Q1……Ｎ型データトランスファトランジスタ、Q2……Ｎ
型トランジスタ、Q3……Ｐ型プリチャージトランジス
タ、Q4……Ｎ型データトランスファトランジスタ、Q5…
…Ｐ型トランジスタ、１……シリアルバッファ、２……
シリアルデータ反転用バッファ、Ｂ……シリアルデータ
バス。
Claims (1)
- 【請求項１】シリアルアクセス可能なシリアルポートを
有する半導体記憶回路において、互いに直列接続した第
１および第２のトランジスタからなるデータレジスタド
ライバ回路と、シリアルデータバスを電源電位にプリチ
ャージする第３のトランジスタを設け、前記データレジ
スタドライバ回路は、低電位とシリアルデータバスとの
間の接続を制御し、前記第１のトランジスタの入力ゲー
トはディジット線に接続され、前記第２のトランジスタ
の入力ゲートは選択信号線に接続され、前記第３のトラ
ンジスタの入力ゲートはプリチャージ制御信号線に接続
されていることを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281062A JP2594652B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281062A JP2594652B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142780A JPH03142780A (ja) | 1991-06-18 |
| JP2594652B2 true JP2594652B2 (ja) | 1997-03-26 |
Family
ID=17633782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281062A Expired - Fee Related JP2594652B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594652B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134987A (ja) * | 1984-12-04 | 1986-06-23 | Nec Ic Microcomput Syst Ltd | デイジツト線情報伝達回路 |
-
1989
- 1989-10-27 JP JP1281062A patent/JP2594652B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03142780A (ja) | 1991-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0479080B2 (ja) | ||
| JPS61253695A (ja) | 半導体記憶装置 | |
| US5450353A (en) | Static random access memory device having reset controller | |
| US4788457A (en) | CMOS row decoder circuit for use in row and column addressing | |
| JPH0520834B2 (ja) | ||
| US4583204A (en) | Semiconductor memory device | |
| US5535174A (en) | Random access memory with apparatus for reducing power consumption | |
| JP2594652B2 (ja) | 半導体記憶回路 | |
| JP2594696B2 (ja) | 半導体記憶回路 | |
| JPH02244479A (ja) | 半導体メモリ装置 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| JPH04139695A (ja) | 半導体記憶装置 | |
| JP2792256B2 (ja) | 半導体メモリ | |
| JPH06195977A (ja) | 半導体記憶装置 | |
| JP2605867B2 (ja) | 半導体メモリ回路 | |
| JPS6334796A (ja) | 半導体記憶装置 | |
| JPH04205885A (ja) | 画面表示用ｒａｍ | |
| JPH06105554B2 (ja) | 半導体記憶装置 | |
| JPH03116490A (ja) | スタティックｒａｍ | |
| JPS5818711B2 (ja) | ハンドウタイキオクソウチノ デンアツセンスカイロ | |
| JP2696087B2 (ja) | 半導体記憶装置 | |
| JP2866268B2 (ja) | ゲートアレイ方式半導体集積回路装置 | |
| JPH11149768A (ja) | 半導体記憶装置 | |
| JPS6289148A (ja) | ２ポ−トメモリ | |
| JPH07211058A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |