JP2594696B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JP2594696B2 JP2594696B2 JP2271843A JP27184390A JP2594696B2 JP 2594696 B2 JP2594696 B2 JP 2594696B2 JP 2271843 A JP2271843 A JP 2271843A JP 27184390 A JP27184390 A JP 27184390A JP 2594696 B2 JP2594696 B2 JP 2594696B2
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- JP
- Japan
- Prior art keywords
- data register
- mos transistor
- type mos
- serial
- driver circuit
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路に関し、特に、シリアルアク
セス可能なシリアルポートを有するデータレジスタ・ド
ライバー回路を含む半導体記憶回路に関する。
セス可能なシリアルポートを有するデータレジスタ・ド
ライバー回路を含む半導体記憶回路に関する。
近年、半導体集積回路の製造技術の向上により、各種
メモリの高集積化が進められている。特に、汎用１メガ
ビット・ダイナミック・ランダムアクセス・メモリ（以
下、1MDRAMと記す）においては、回路構成の最適化が進
められており、チップサイズ47mm2が実現され、安価に
て入手することができるようになっている。このため
に、汎用1MDRAMの使用範囲が広がり、計算機の記憶装置
以外においても、各種端末装置のCRTディスプレイなど
に使用され、装置の機能向上が計られている。このよう
なディスプレイ用の画像メモリは、汎用1MDRAMにシリア
ル・アクセス等の機能が付加され、それに伴なう素子数
の増加により、チップサイズ87mm2にも及ぶようになっ
ている。
メモリの高集積化が進められている。特に、汎用１メガ
ビット・ダイナミック・ランダムアクセス・メモリ（以
下、1MDRAMと記す）においては、回路構成の最適化が進
められており、チップサイズ47mm2が実現され、安価に
て入手することができるようになっている。このため
に、汎用1MDRAMの使用範囲が広がり、計算機の記憶装置
以外においても、各種端末装置のCRTディスプレイなど
に使用され、装置の機能向上が計られている。このよう
なディスプレイ用の画像メモリは、汎用1MDRAMにシリア
ル・アクセス等の機能が付加され、それに伴なう素子数
の増加により、チップサイズ87mm2にも及ぶようになっ
ている。
従来、シリアルポートの複数のデータレジスタ・ドラ
イバー回路を含む半導体記憶回路においては、当該デー
タレジスタ・ドライバー回路は、第２図に示されるよう
に、ディジット線103のシリアルデートをシリアルバッ
ファ４により増幅し、選択信号φ１が電源電位レベル
（以下、Highと記す）の時に、増幅したシリアルデータ
をＮ型MOSトランジスタ５を介して、シリアルデータバ
ス104に供給する第１の形式のものと、第３図に示され
るように、ディジット線105とシリアルバッファ７との
間に、選択信号φ１により制御されるＮ型MOSトランジ
スタ６が付加され、選択信号φ１が“High"レベルの時
にディジット線105のシリアルデータをシリアルバッフ
ァ７の入力側に伝達し、選択信号φ１が接地電位レベル
（以下、Lowと記す）の時に、シリアルバッファ６のフ
ローディング・ゲートを防止するために、選択信号φ１
により制御されるＰ型トランジスタ８とシリアルデータ
反転用バッファ９とを付加して、シリアルバッファ６と
合せて、フリップフロップを形成する第２の形式のデー
タレジスタ・ドライバーがある。
イバー回路を含む半導体記憶回路においては、当該デー
タレジスタ・ドライバー回路は、第２図に示されるよう
に、ディジット線103のシリアルデートをシリアルバッ
ファ４により増幅し、選択信号φ１が電源電位レベル
（以下、Highと記す）の時に、増幅したシリアルデータ
をＮ型MOSトランジスタ５を介して、シリアルデータバ
ス104に供給する第１の形式のものと、第３図に示され
るように、ディジット線105とシリアルバッファ７との
間に、選択信号φ１により制御されるＮ型MOSトランジ
スタ６が付加され、選択信号φ１が“High"レベルの時
にディジット線105のシリアルデータをシリアルバッフ
ァ７の入力側に伝達し、選択信号φ１が接地電位レベル
（以下、Lowと記す）の時に、シリアルバッファ６のフ
ローディング・ゲートを防止するために、選択信号φ１
により制御されるＰ型トランジスタ８とシリアルデータ
反転用バッファ９とを付加して、シリアルバッファ６と
合せて、フリップフロップを形成する第２の形式のデー
タレジスタ・ドライバーがある。
上述の第１のデータレジスタ・ドライバーは、ディジ
ット線103の配線抵抗が２〜3KΩであるため、シリアル
バッファ４の入力ゲート信号であるシリアルデータの立
止りまたは立下り時間が遅くなり、シリアルバッファ４
の反転時にON−ON電源電流が流れる。このON−ON電源電
流は、データレジスタ・ドライバー回路１台当り約1mA
であり、専用1MDRAMにおいては、2048台のデータレジス
タ・ドライバー回路が一斉に反転するために、合計約2A
のON−ON電源電流が流れる。
ット線103の配線抵抗が２〜3KΩであるため、シリアル
バッファ４の入力ゲート信号であるシリアルデータの立
止りまたは立下り時間が遅くなり、シリアルバッファ４
の反転時にON−ON電源電流が流れる。このON−ON電源電
流は、データレジスタ・ドライバー回路１台当り約1mA
であり、専用1MDRAMにおいては、2048台のデータレジス
タ・ドライバー回路が一斉に反転するために、合計約2A
のON−ON電源電流が流れる。
一方、第２の形式のデータレジスタ・ドライバー回路
の場合には、ディジット線105とシリアルバッファ７と
の間に、選択信号φ１により制御されるＮ型MOSトラン
ジスタ６が付加されているため、複数台のデータレジス
タ・ドライバー回路の内、選択信号φ１が活性化された
データレジスタ・ドライバー回路のシリアルバッファ７
のみが反転するだけであるため、ON−ON電源電流は約16
mAという少量の電流量で済ませられる。
の場合には、ディジット線105とシリアルバッファ７と
の間に、選択信号φ１により制御されるＮ型MOSトラン
ジスタ６が付加されているため、複数台のデータレジス
タ・ドライバー回路の内、選択信号φ１が活性化された
データレジスタ・ドライバー回路のシリアルバッファ７
のみが反転するだけであるため、ON−ON電源電流は約16
mAという少量の電流量で済ませられる。
また、上記の第１および第２の各形式のデータレジス
タ・ドライバーの構成素子数および構成面積は、第１の
形式のデータレジスタ・ドライバー場合には、素子数は
３（個／台）で、構成面積は3.3（mm2/2048台）であ
り、また第２の形式のデータレジスタ・ドライバーの場
合には、素子数は７（個／台）で、構成面積は6.4（mm2
/2048台）である。
タ・ドライバーの構成素子数および構成面積は、第１の
形式のデータレジスタ・ドライバー場合には、素子数は
３（個／台）で、構成面積は3.3（mm2/2048台）であ
り、また第２の形式のデータレジスタ・ドライバーの場
合には、素子数は７（個／台）で、構成面積は6.4（mm2
/2048台）である。
上述した従来のデータレジスタ・ドライバー回路を含
む半導体記憶回路においては、前記第１の形式のデータ
レジスタ・ドライバー回路の場合には、構成面積は約3.
3（mm2/2048台）で収まるものの、2048台のデータレジ
スタ・ドライバー回路のシリアルバッファ反転時にON−
ON電源電流が約2Aも流れるという欠点があり、前記第２
の形式のデータレジスタ・ドライバー回路の場合には、
2048台のデータレジスタ・ドライバー回路のシリアルバ
ッファ反転時のON−ON電源電流が約16mAと少ないもの
の、構成面積が約6.4（mm2/2048台）に拡大するという
欠点がある。
む半導体記憶回路においては、前記第１の形式のデータ
レジスタ・ドライバー回路の場合には、構成面積は約3.
3（mm2/2048台）で収まるものの、2048台のデータレジ
スタ・ドライバー回路のシリアルバッファ反転時にON−
ON電源電流が約2Aも流れるという欠点があり、前記第２
の形式のデータレジスタ・ドライバー回路の場合には、
2048台のデータレジスタ・ドライバー回路のシリアルバ
ッファ反転時のON−ON電源電流が約16mAと少ないもの
の、構成面積が約6.4（mm2/2048台）に拡大するという
欠点がある。
本発明の半導体記憶回路は、複数のデータレジスタ・
ドライバー回路を備えて、シリアルアクセス可能なシリ
アルポートを有する半導体記憶回路において、ドレイン
が所定の電源線に接続され、ゲートがディジット線に接
続される第１のＮ型MOSトランジスタと、ドレインが前
記第１のＮ型MOSトランジスタのソースに接続され、ソ
ースがシリアルデータ・バスに接続されるとともに、ゲ
ートが前記データレジスタ・ドライバー回路選択用の制
御線に接続される第２のＮ型MOSトランジスタと、を前
記データレジスタ・ドライバー回路に備え、ドレインが
前記シリアルデータ・バスに接続され、ソースが接地電
位線に接続されて、ゲートが前記シリアルデータ・バス
の電位を“LOW"レベルにリセットするリセット制御線に
接続される第３のＮ型MOSトランジスタと、を備えて構
成される。
ドライバー回路を備えて、シリアルアクセス可能なシリ
アルポートを有する半導体記憶回路において、ドレイン
が所定の電源線に接続され、ゲートがディジット線に接
続される第１のＮ型MOSトランジスタと、ドレインが前
記第１のＮ型MOSトランジスタのソースに接続され、ソ
ースがシリアルデータ・バスに接続されるとともに、ゲ
ートが前記データレジスタ・ドライバー回路選択用の制
御線に接続される第２のＮ型MOSトランジスタと、を前
記データレジスタ・ドライバー回路に備え、ドレインが
前記シリアルデータ・バスに接続され、ソースが接地電
位線に接続されて、ゲートが前記シリアルデータ・バス
の電位を“LOW"レベルにリセットするリセット制御線に
接続される第３のＮ型MOSトランジスタと、を備えて構
成される。
次に、本発明について図面を参照して説明する。第１
図は、本発明の一実施例に含まれる１台のデータレジス
タ・ドライバー回路を含む部分回路図である。第１図に
示されるように、本実施例のデータレジスタ・ドライバ
ー回路は、ディジット線101およびシリアルデータ・バ
ス102に対応して、データ転送用のＮ型MOSトランジスタ
１と、Ｎ型MOSトランジスタ２とを備えて構成されてお
り、また、複数の各データレジスタ・ドライバー回路に
対応する共通回路素子として、シリアルデータ・バス10
2の電位リセット用として、Ｎ型MOSトランジスタ３を備
えている。
図は、本発明の一実施例に含まれる１台のデータレジス
タ・ドライバー回路を含む部分回路図である。第１図に
示されるように、本実施例のデータレジスタ・ドライバ
ー回路は、ディジット線101およびシリアルデータ・バ
ス102に対応して、データ転送用のＮ型MOSトランジスタ
１と、Ｎ型MOSトランジスタ２とを備えて構成されてお
り、また、複数の各データレジスタ・ドライバー回路に
対応する共通回路素子として、シリアルデータ・バス10
2の電位リセット用として、Ｎ型MOSトランジスタ３を備
えている。
第１図を参照して、本発明の読出し時の動作につき、
ディジット線101が“High"レベルの場合について説明す
る。最初にディジット線101が“High"レベルとなり、Ｎ
型MOSトランジスタ２がONすることにより、データ転送
用のＮ型MOSトランジスタ１のドレインには“High"レベ
ルが入力される。この時、リセット制御信号φ２は“Hi
gh"レベルの状態にあり、これによりＮ型MOSトランジス
タ３がONすることにより、シリアルデータ・バス102は
“Low"レベルにリセットされる。次いでリセット制御信
号φ２を“Low"レベルにして、Ｎ型MOSトランジスタ３
をOFFの状態にする。以上のリセット動作の後に、選択
信号φ１を“High"レベルとしてＮ型MOSトランジスタ１
をONの状態にし、シリアルデータ・バス102に対して“H
igh"レベルを供給する。
ディジット線101が“High"レベルの場合について説明す
る。最初にディジット線101が“High"レベルとなり、Ｎ
型MOSトランジスタ２がONすることにより、データ転送
用のＮ型MOSトランジスタ１のドレインには“High"レベ
ルが入力される。この時、リセット制御信号φ２は“Hi
gh"レベルの状態にあり、これによりＮ型MOSトランジス
タ３がONすることにより、シリアルデータ・バス102は
“Low"レベルにリセットされる。次いでリセット制御信
号φ２を“Low"レベルにして、Ｎ型MOSトランジスタ３
をOFFの状態にする。以上のリセット動作の後に、選択
信号φ１を“High"レベルとしてＮ型MOSトランジスタ１
をONの状態にし、シリアルデータ・バス102に対して“H
igh"レベルを供給する。
また、ディジット線101が“Low"レベルの場合には、
Ｎ型MOSトランジスタ２はOFFの状態となっており、Ｎ型
MOSトランジスタ１がONしても、シリアルデータ・バス1
02に対しては電荷は供給されず、従って、シリアルデー
タ・バス102は“Low"レベルのままに保持される。
Ｎ型MOSトランジスタ２はOFFの状態となっており、Ｎ型
MOSトランジスタ１がONしても、シリアルデータ・バス1
02に対しては電荷は供給されず、従って、シリアルデー
タ・バス102は“Low"レベルのままに保持される。
従って、選択信号φ１により選択されたデータレジス
タ・ドライバー回路のみが活性化されることにより、ON
−ON電源電流の流入は約16mAに抑制される。
タ・ドライバー回路のみが活性化されることにより、ON
−ON電源電流の流入は約16mAに抑制される。
以上説明したように、本発明に含まれるデータレジス
タ・ドライバーは、２個のＮ型MOSトランジスタによる
簡易な回路により構成されており、その構成面積を約3.
0（mm2/2048台）に止めることができるという効果があ
るとともに、選択信号により選択されたデータレジスタ
・ドライバー回路のみが活性化されることにより、ON−
ON電源電流が約16mAに抑制され、コスト削減ならびに特
性向上を図ることができるという効果がある。
タ・ドライバーは、２個のＮ型MOSトランジスタによる
簡易な回路により構成されており、その構成面積を約3.
0（mm2/2048台）に止めることができるという効果があ
るとともに、選択信号により選択されたデータレジスタ
・ドライバー回路のみが活性化されることにより、ON−
ON電源電流が約16mAに抑制され、コスト削減ならびに特
性向上を図ることができるという効果がある。
第１図は、本発明の一実施例に含まれるデータレジスタ
・ドライバー回路およびリセット回路含む部分回路図、
第２図および第３図は、従来のデータレジスタ・ドライ
バー回路の回路図である。 図において、１〜3,5,6,10……Ｎ型MOSトランジスタ、
4,7……シリアルバッファ、８……Ｐ型トランジスタ、
９……シリアルデー反転バッファ。
・ドライバー回路およびリセット回路含む部分回路図、
第２図および第３図は、従来のデータレジスタ・ドライ
バー回路の回路図である。 図において、１〜3,5,6,10……Ｎ型MOSトランジスタ、
4,7……シリアルバッファ、８……Ｐ型トランジスタ、
９……シリアルデー反転バッファ。
Claims (1)
- 【請求項１】複数のデータレジスタ・ドライバー回路を
備えて、シリアルアクセス可能なシリアルポートを有す
る半導体記憶回路において、 ドレインが所定の電源線に接続され、ゲートがディジッ
ト線に接続される第１のＮ型MOSトランジスタと、ドレ
インが前記第１のＮ型MOSトランジスタのソースに接続
され、ソースがシリアルデータ・バスに接続されるとと
もに、ゲートが前記データレジスタ・ドライバー回路選
択用の制御線に接続される第２のＮ型MOSトランジスタ
と、を前記データレジスタ・ドライバー回路に備え、 ドレインが前記シリアルデータ・バスに接続され、ソー
スが接地電位線に接続されて、ゲートが前記シリアルデ
ータ・バスの電位を“LOW"レベルにリセットするリセッ
ト制御線に接続される第３のＮ型MOSトランジスタと、 を前記複数のデータレジスタ・ドライバー回路に対応す
る共通回路要素として備えることを特徴とする半導体記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271843A JP2594696B2 (ja) | 1990-10-09 | 1990-10-09 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271843A JP2594696B2 (ja) | 1990-10-09 | 1990-10-09 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147489A JPH04147489A (ja) | 1992-05-20 |
| JP2594696B2 true JP2594696B2 (ja) | 1997-03-26 |
Family
ID=17505650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271843A Expired - Lifetime JP2594696B2 (ja) | 1990-10-09 | 1990-10-09 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594696B2 (ja) |
-
1990
- 1990-10-09 JP JP2271843A patent/JP2594696B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04147489A (ja) | 1992-05-20 |
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