JPH06232726A - 入力回路、及び半導体集積回路 - Google Patents
入力回路、及び半導体集積回路Info
- Publication number
- JPH06232726A JPH06232726A JP5015238A JP1523893A JPH06232726A JP H06232726 A JPH06232726 A JP H06232726A JP 5015238 A JP5015238 A JP 5015238A JP 1523893 A JP1523893 A JP 1523893A JP H06232726 A JPH06232726 A JP H06232726A
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- input
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Abstract
(57)【要約】
【目的】 本発明の目的は、異なる入力信号レベルに対
応可能な入力回路を提供することにある。 【構成】 制御手段としての、選択回路４０、ＭＯＳト
ランジスタ１８，２６を設け、外部制御端子４２の論理
状態によって、ＥＣＬレベル対応のＥＣＬインタフェー
スを有効とするか、ＣＭＯＳレベル対応のＣＭＯＳイン
タフェースを有効とするかを、容易に切換え可能とす
る。
応可能な入力回路を提供することにある。 【構成】 制御手段としての、選択回路４０、ＭＯＳト
ランジスタ１８，２６を設け、外部制御端子４２の論理
状態によって、ＥＣＬレベル対応のＥＣＬインタフェー
スを有効とするか、ＣＭＯＳレベル対応のＣＭＯＳイン
タフェースを有効とするかを、容易に切換え可能とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、入力回路、さらには入
力信号のレベル変換機能を備えた入力回路にに関し、例
えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）やインタフェース用論理ＬＳＩに適用して有効な
技術に関する。
力信号のレベル変換機能を備えた入力回路にに関し、例
えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）やインタフェース用論理ＬＳＩに適用して有効な
技術に関する。
【０００２】
【従来の技術】機能ブロック間の信号伝達を高速化する
一つの手段として、信号を例えば０．８Ｖのような小振
幅で伝達するＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）インタフェース方式がある。このインタ
フェース方式がディジタルデータ処理装置等のバス接続
に用いられるとき、各機能ブロックは、ＥＣＬレベルの
入力信号をＣＭＯＳレベルの内部信号に変換するＥＣＬ
・ＣＭＯＳレベルシフタ（レベル変換回路とも称され
る）と、逆にＣＭＯＳレベルの内部信号をＥＣＬレベル
の出力信号に変換するＣＭＯＳ・ＥＣＬレベル変換回路
とを備える必要がある。
一つの手段として、信号を例えば０．８Ｖのような小振
幅で伝達するＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）インタフェース方式がある。このインタ
フェース方式がディジタルデータ処理装置等のバス接続
に用いられるとき、各機能ブロックは、ＥＣＬレベルの
入力信号をＣＭＯＳレベルの内部信号に変換するＥＣＬ
・ＣＭＯＳレベルシフタ（レベル変換回路とも称され
る）と、逆にＣＭＯＳレベルの内部信号をＥＣＬレベル
の出力信号に変換するＣＭＯＳ・ＥＣＬレベル変換回路
とを備える必要がある。
【０００３】尚、レベル変換について記載された文献の
例としては、昭和６２年６月１日に技術評論社より発行
された「ＴＴＬ−ＩＣえらび方・使い方（岡田弘
著）」がある。
例としては、昭和６２年６月１日に技術評論社より発行
された「ＴＴＬ−ＩＣえらび方・使い方（岡田弘
著）」がある。
【０００４】
【発明が解決しようとする課題】しかしながら、それま
でＣＭＯＳレベルのインタフェースとされていた入力バ
ッファをＥＣＬレベルのインタフェースに変更した場合
には、例えば、ＬＳＩのテスト時に、ＣＭＯＳレベルの
インタフェースとされるテスタなどの外部装置を、その
まま結合することができない。また、ＥＣＬレベルのイ
ンタフェースでは、定常電流が流れるため、ＬＳＩテス
ト時に、スタンバイ電流テストが適用できない。
でＣＭＯＳレベルのインタフェースとされていた入力バ
ッファをＥＣＬレベルのインタフェースに変更した場合
には、例えば、ＬＳＩのテスト時に、ＣＭＯＳレベルの
インタフェースとされるテスタなどの外部装置を、その
まま結合することができない。また、ＥＣＬレベルのイ
ンタフェースでは、定常電流が流れるため、ＬＳＩテス
ト時に、スタンバイ電流テストが適用できない。
【０００５】本発明の目的は、異なる入力信号レベルに
対応可能な入力回路を提供することにある。また、本発
明の別の目的は、そのような入力バッファを含む半導体
集積回路を提供することにある。さらに、本発明の別の
目的は、ＬＳＩテストにおけるＥＣＬインタフェースの
定常電流を阻止するための技術を提供することにある。
対応可能な入力回路を提供することにある。また、本発
明の別の目的は、そのような入力バッファを含む半導体
集積回路を提供することにある。さらに、本発明の別の
目的は、ＬＳＩテストにおけるＥＣＬインタフェースの
定常電流を阻止するための技術を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、第１入力信号レベルに対応する
第１インタフェースと、上記第１入力信号レベルとは異
なる第２信号レベルに対応する第２インタフェースと、
所定の外部端子に与えられる論理レベルに呼応してイン
タフェース切換えを行うための制御手段とを含んで入力
回路を構成するものである。このとき、上記第１インタ
フェースと上記第２インタフェースとで、同一の外部入
力端子を共有することができる。さらに具体的な態様で
は、第１入力信号レベルがＥＣＬ入力レベルとされると
き、第２入力レベルがＣＭＯＳ入力レベルとされる。ま
た、ＣＭＯＳレベル対応の第２インタフェースが選択さ
れた状態において、ＥＣＬレベル対応の第１インタフェ
ースの定常電流を阻止するため、当該第１インタフェー
スの動作を停止させるとよい。
第１インタフェースと、上記第１入力信号レベルとは異
なる第２信号レベルに対応する第２インタフェースと、
所定の外部端子に与えられる論理レベルに呼応してイン
タフェース切換えを行うための制御手段とを含んで入力
回路を構成するものである。このとき、上記第１インタ
フェースと上記第２インタフェースとで、同一の外部入
力端子を共有することができる。さらに具体的な態様で
は、第１入力信号レベルがＥＣＬ入力レベルとされると
き、第２入力レベルがＣＭＯＳ入力レベルとされる。ま
た、ＣＭＯＳレベル対応の第２インタフェースが選択さ
れた状態において、ＥＣＬレベル対応の第１インタフェ
ースの定常電流を阻止するため、当該第１インタフェー
スの動作を停止させるとよい。
【０００９】
【作用】上記した手段によれば、上記制御手段は、所定
の外部端子に与えられる論理レベルに呼応してインタフ
ェース切換えを行い、このことが、異なる入力信号レベ
ルに対応可能とする。
の外部端子に与えられる論理レベルに呼応してインタフ
ェース切換えを行い、このことが、異なる入力信号レベ
ルに対応可能とする。
【００１０】
【実施例】図３には本発明の一実施例であるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の全体
的な構成が示される。
（ダイナミック・ランダム・アクセス・メモリ）の全体
的な構成が示される。
【００１１】５４は複数個のダイナミック型メモリセル
をマトリクス配置して成るメモリセルアレイであり、メ
モリセルの選択端子はロウ方向毎にワード線に結合さ
れ、メモリセルのデータ入力端子はカラム方向毎に相補
データ線に結合される。そしてそれぞれの相補データ線
は、相補データ線に１対１で結合された複数個のカラム
選択スイッチを含むＹ選択スイッチ回路５７を介して相
補コモンデータ線に共通接続される。特に制限されない
が、アドレスマルチプレクス方式が採用され、ロウ及び
カラムアドレス入力信号を、それらのタイミングをずら
すことにより共通のアドレス端子から取込むようにして
いる。すなわち、Ｘアドレスラッチ及びＸデコーダ５２
と、Ｙアドレスラッチ及びＹデコーダ５６の前段にはア
ドレスマルチプレクサ５１が配置され、アドレスバッフ
ァ５０を介して取込まれたアドレス信号が、アドレスマ
ルチプレクサ５１によりＸアドレスラッチ及びＸデコー
ダ５２と、Ｙアドレスラッチ及びＹデコーダ５６とに振
分けられる。このようなアドレス入力を円滑に行うため
ＲＡＳ＊（ロウアドレスストローブ）及びＣＡＳ＊（カ
ラムアドレスストローブ）の２種類のクロック信号を外
部から与えるようにしている。一つのメモリサイクル
（ＲＡＳ＊クロックの１周期）中に読出しあるいは書込
みの一方の動作のみを可能とするため、ＲＡＳ＊クロッ
クの立下り時点でロウアドレスを、ＣＡＳ＊クロックの
立下り時点でカラムアドレスを内部回路に取込むように
し、ライトイネーブル信号ＷＥ＊の状態によって当該サ
イクルが書込みサイクルか読出しサイクルかの判断を可
能としている。このような判断並びに各部の動作制御は
制御部５５によって行われる。
をマトリクス配置して成るメモリセルアレイであり、メ
モリセルの選択端子はロウ方向毎にワード線に結合さ
れ、メモリセルのデータ入力端子はカラム方向毎に相補
データ線に結合される。そしてそれぞれの相補データ線
は、相補データ線に１対１で結合された複数個のカラム
選択スイッチを含むＹ選択スイッチ回路５７を介して相
補コモンデータ線に共通接続される。特に制限されない
が、アドレスマルチプレクス方式が採用され、ロウ及び
カラムアドレス入力信号を、それらのタイミングをずら
すことにより共通のアドレス端子から取込むようにして
いる。すなわち、Ｘアドレスラッチ及びＸデコーダ５２
と、Ｙアドレスラッチ及びＹデコーダ５６の前段にはア
ドレスマルチプレクサ５１が配置され、アドレスバッフ
ァ５０を介して取込まれたアドレス信号が、アドレスマ
ルチプレクサ５１によりＸアドレスラッチ及びＸデコー
ダ５２と、Ｙアドレスラッチ及びＹデコーダ５６とに振
分けられる。このようなアドレス入力を円滑に行うため
ＲＡＳ＊（ロウアドレスストローブ）及びＣＡＳ＊（カ
ラムアドレスストローブ）の２種類のクロック信号を外
部から与えるようにしている。一つのメモリサイクル
（ＲＡＳ＊クロックの１周期）中に読出しあるいは書込
みの一方の動作のみを可能とするため、ＲＡＳ＊クロッ
クの立下り時点でロウアドレスを、ＣＡＳ＊クロックの
立下り時点でカラムアドレスを内部回路に取込むように
し、ライトイネーブル信号ＷＥ＊の状態によって当該サ
イクルが書込みサイクルか読出しサイクルかの判断を可
能としている。このような判断並びに各部の動作制御は
制御部５５によって行われる。
【００１２】ワードドライバ５３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダのデコードに基
づいてワード線を選択レベルに駆動する。そしてＹアド
レスラッチ及びＹデコーダ５６のデコード出力に基づい
てＹ選択スイッチ回路５７が駆動され、これにより特定
されるメモリセルからのデータ読出し若しくはデータ書
込みが可能とされる。
されたＸアドレスラッチ及びＸデコーダのデコードに基
づいてワード線を選択レベルに駆動する。そしてＹアド
レスラッチ及びＹデコーダ５６のデコード出力に基づい
てＹ選択スイッチ回路５７が駆動され、これにより特定
されるメモリセルからのデータ読出し若しくはデータ書
込みが可能とされる。
【００１３】また、上記メモリセルアレイ５４にはセン
スアンプ回路５９が結合され、メモリセル情報がこのセ
ンスアンプで増幅されるようになっている。この場合、
データ入出力回路５８にはメインアンプなどが含まれ、
このメインアンプを介して読出しデータの外部送出が可
能とされる。
スアンプ回路５９が結合され、メモリセル情報がこのセ
ンスアンプで増幅されるようになっている。この場合、
データ入出力回路５８にはメインアンプなどが含まれ、
このメインアンプを介して読出しデータの外部送出が可
能とされる。
【００１４】図１には、上記データ入出力回路５８に含
まれる入力回路が示される。
まれる入力回路が示される。
【００１５】図１に示される入力回路は、特に制限され
ないが、擬似ＥＣＬレベルの入力信号Ｖｉｎを取込み、
それをＣＭＯＳレベルに変換するための第１インタフェ
ースとしてのＥＣＬバッファ１１と、ＣＭＯＳレベルの
入力信号を取込むための第２インタフェースとしてのＣ
ＭＯＳバッファ３１と、このＥＣＬバッファ１１とＣＭ
ＯＳバッファ３１とを、外部制御端子４２の論理状態に
呼応して切換えるための選択回路４０とを含む。すなわ
ち、上記ＥＣＬバッファ１１と、ＣＭＯＳバッファ３１
とで、同一の外部入力端子４１が共有されており、上記
選択回路４０によってＥＣＬバッファ１１が選択される
か、ＣＭＯＳバッファが選択されるかによって、インタ
フェース切換えが可能とされる。
ないが、擬似ＥＣＬレベルの入力信号Ｖｉｎを取込み、
それをＣＭＯＳレベルに変換するための第１インタフェ
ースとしてのＥＣＬバッファ１１と、ＣＭＯＳレベルの
入力信号を取込むための第２インタフェースとしてのＣ
ＭＯＳバッファ３１と、このＥＣＬバッファ１１とＣＭ
ＯＳバッファ３１とを、外部制御端子４２の論理状態に
呼応して切換えるための選択回路４０とを含む。すなわ
ち、上記ＥＣＬバッファ１１と、ＣＭＯＳバッファ３１
とで、同一の外部入力端子４１が共有されており、上記
選択回路４０によってＥＣＬバッファ１１が選択される
か、ＣＭＯＳバッファが選択されるかによって、インタ
フェース切換えが可能とされる。
【００１６】上記ＥＣＬバッファ１１は、特に制限され
ないが、入力信号Ｖｉｎを基準レベルＶｒｅｆと比較す
ることによって当該入力信号を高電位側電源Ｖｄｄと低
電位側電源Ｖｓｓ（グランド）との中間レベル程度に電
圧変換するためのレベルシフタ１１Ａと、このレベルシ
フタ１１Ａの出力信号を増幅するためのセンスアンプ１
１Ｂと、このセンスアンプ１１Ｂの出力信号をＣＭＯＳ
レベルに変換するためのバッファ３１とを含む。
ないが、入力信号Ｖｉｎを基準レベルＶｒｅｆと比較す
ることによって当該入力信号を高電位側電源Ｖｄｄと低
電位側電源Ｖｓｓ（グランド）との中間レベル程度に電
圧変換するためのレベルシフタ１１Ａと、このレベルシ
フタ１１Ａの出力信号を増幅するためのセンスアンプ１
１Ｂと、このセンスアンプ１１Ｂの出力信号をＣＭＯＳ
レベルに変換するためのバッファ３１とを含む。
【００１７】上記レベルシフタ１１Ａは、ｎチャンネル
型ＭＯＳトランジスタ１４，１５の負荷としてｐチャン
ネル型ＭＯＳトランジスタ１２，１３が結合される。ｎ
チャンネル型ＭＯＳトランジスタ１６，１７が並列接続
され、上記ｎチャンネル型ＭＯＳトランジスタ１４，１
５のソース電極が、このＭＯＳトランジスタ１６，１
７、及びｎチャンネル型ＭＯＳトランジスタ１８を介し
て低電位側電源Ｖｓｓに結合される。このレベルシフタ
１１Ａは差動入力構成となっており、ＥＣＬレベルの微
小入力信号Ｖｉｎは、このレベルシフタ１１Ａによって
高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの中間のレ
ベルに電圧変換される。このようなレベルに変換するの
は、後段のセンスアンプ１１Ｂが、ゲインの最も大きな
動作点で動作可能とするためである。レベルシフタ１１
Ａの動作はそれの定電流源素子を兼ねるＭＯＳトランジ
スタ１８によって制御される。つまり、このＭＯＳトラ
ンジスタ１８がオン状態の場合には回路に電流が流れる
のでレベルシフタとして動作するが、逆にＭＯＳトラン
ジスタ１８がオフの場合には、回路電流が遮断されるの
で動作しない。
型ＭＯＳトランジスタ１４，１５の負荷としてｐチャン
ネル型ＭＯＳトランジスタ１２，１３が結合される。ｎ
チャンネル型ＭＯＳトランジスタ１６，１７が並列接続
され、上記ｎチャンネル型ＭＯＳトランジスタ１４，１
５のソース電極が、このＭＯＳトランジスタ１６，１
７、及びｎチャンネル型ＭＯＳトランジスタ１８を介し
て低電位側電源Ｖｓｓに結合される。このレベルシフタ
１１Ａは差動入力構成となっており、ＥＣＬレベルの微
小入力信号Ｖｉｎは、このレベルシフタ１１Ａによって
高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの中間のレ
ベルに電圧変換される。このようなレベルに変換するの
は、後段のセンスアンプ１１Ｂが、ゲインの最も大きな
動作点で動作可能とするためである。レベルシフタ１１
Ａの動作はそれの定電流源素子を兼ねるＭＯＳトランジ
スタ１８によって制御される。つまり、このＭＯＳトラ
ンジスタ１８がオン状態の場合には回路に電流が流れる
のでレベルシフタとして動作するが、逆にＭＯＳトラン
ジスタ１８がオフの場合には、回路電流が遮断されるの
で動作しない。
【００１８】上記センスアンプ１１Ｂは、差動結合され
たｎチャンネル型ＭＯＳトランジスタ２２，２３と、そ
れの負荷としてのｐチャンネル型ＭＯＳトランジスタ１
９，２０，２１とを含む。上記ＭＯＳトランジスタ２
２，２３のソース電極は、定電流素子としてのｎチャン
ネル型スイッチＭＯＳトランジスタ２４を介して上記ｎ
チャンネル型ＭＯＳトランジスタ１８に結合される。つ
まり、このセンスアンプ１１Ｂも、上記レベルシフタ１
１と同様に、このＭＯＳトランジスタ２４がオンの場合
にのみ動作される。
たｎチャンネル型ＭＯＳトランジスタ２２，２３と、そ
れの負荷としてのｐチャンネル型ＭＯＳトランジスタ１
９，２０，２１とを含む。上記ＭＯＳトランジスタ２
２，２３のソース電極は、定電流素子としてのｎチャン
ネル型スイッチＭＯＳトランジスタ２４を介して上記ｎ
チャンネル型ＭＯＳトランジスタ１８に結合される。つ
まり、このセンスアンプ１１Ｂも、上記レベルシフタ１
１と同様に、このＭＯＳトランジスタ２４がオンの場合
にのみ動作される。
【００１９】上記レベルシフタ１１Ａを構成するＭＯＳ
トランジスタ１４，１５のドレイン電極からの差動出力
が、ＭＯＳトランジスタ２２，２３のゲート電極に伝達
され、このセンスアンプ１１Ｂで増幅されてから、後段
のバッファ３１に伝達され、ここでＣＭＯＳレベルに変
換されるようになっている。
トランジスタ１４，１５のドレイン電極からの差動出力
が、ＭＯＳトランジスタ２２，２３のゲート電極に伝達
され、このセンスアンプ１１Ｂで増幅されてから、後段
のバッファ３１に伝達され、ここでＣＭＯＳレベルに変
換されるようになっている。
【００２０】上記選択回路４０は、インバータ４４、ｎ
チャンネル型ＭＯＳトランジスタ４５、ｐチャンネル型
ＭＯＳトランジスタ４３を含み、外部端子４２に外部か
ら入力される制御信号Ｖｅｎの論理様態によって入力信
号の伝達経路が形成されるようになっている。
チャンネル型ＭＯＳトランジスタ４５、ｐチャンネル型
ＭＯＳトランジスタ４３を含み、外部端子４２に外部か
ら入力される制御信号Ｖｅｎの論理様態によって入力信
号の伝達経路が形成されるようになっている。
【００２１】制御信号Ｖｅｎがローレベルの場合、ＭＯ
Ｓトランジスタ４３，４５がオンされ、外部入力端子４
１から入力された信号が、ＣＭＯＳバッファ２５に伝達
可能とされる。この状態では、ＣＭＯＳインタフェース
が有効とされ、入力信号Ｖｉｎが、ＣＭＯＳバッファ２
５、インバータ３０、ノアゲート３２を介して後段回路
へ伝達される。また、このとき、ＭＯＳトランジスタ１
８がオフ状態とされ、レベルシフタ１１Ａ、センスアン
プ回路１１Ｂへの電源供給経路が遮断されるので、この
レベルシフタ１１Ａ、センスアンプ回路１１Ｂは、非動
作状態とされる。
Ｓトランジスタ４３，４５がオンされ、外部入力端子４
１から入力された信号が、ＣＭＯＳバッファ２５に伝達
可能とされる。この状態では、ＣＭＯＳインタフェース
が有効とされ、入力信号Ｖｉｎが、ＣＭＯＳバッファ２
５、インバータ３０、ノアゲート３２を介して後段回路
へ伝達される。また、このとき、ＭＯＳトランジスタ１
８がオフ状態とされ、レベルシフタ１１Ａ、センスアン
プ回路１１Ｂへの電源供給経路が遮断されるので、この
レベルシフタ１１Ａ、センスアンプ回路１１Ｂは、非動
作状態とされる。
【００２２】一方、制御信号Ｖｅｎがハイレベルの場合
には、ＭＯＳトランジスタ１８がオンされることによっ
て、上記レベルシフタ１１Ａ、センスアンプ１１Ｂに通
電されるので、それらが動作可能状態とされる。その場
合、ＥＣＬインタフェースが有効とされ、入力信号Ｖｉ
ｎが、レベルシフタ１１Ａ、センスアンプ１１Ｂ、さら
にはノアゲート３２を介して後段回路に伝達される。ま
た、この場合には、ＭＯＳトランジスタ４３，４５が共
にオフ状態とされるので、上記外部入力端子４１から入
力された信号が上記ＣＭＯＳバッファ２５に伝達される
ことはない。しかも、このとき、ｎチャンネル型ＭＯＳ
トランジスタ２６がオンされるので、ＣＭＯＳバッファ
２５の入力端子が低電位側電源Ｖｓｓレベルとされるこ
とによって、論理レベルの不確定状態が排除される。
には、ＭＯＳトランジスタ１８がオンされることによっ
て、上記レベルシフタ１１Ａ、センスアンプ１１Ｂに通
電されるので、それらが動作可能状態とされる。その場
合、ＥＣＬインタフェースが有効とされ、入力信号Ｖｉ
ｎが、レベルシフタ１１Ａ、センスアンプ１１Ｂ、さら
にはノアゲート３２を介して後段回路に伝達される。ま
た、この場合には、ＭＯＳトランジスタ４３，４５が共
にオフ状態とされるので、上記外部入力端子４１から入
力された信号が上記ＣＭＯＳバッファ２５に伝達される
ことはない。しかも、このとき、ｎチャンネル型ＭＯＳ
トランジスタ２６がオンされるので、ＣＭＯＳバッファ
２５の入力端子が低電位側電源Ｖｓｓレベルとされるこ
とによって、論理レベルの不確定状態が排除される。
【００２３】このように上記実施例によれば、選択回路
４０や、ｎチャンネル型ＭＯＳトランジスタ１８，２６
を含んで成る制御手段を有することにより、外部制御端
子４２の論理状態によって、ＥＣＬレベル対応のＥＣＬ
インタフェースを有効とするか、ＣＭＯＳレベル対応の
ＣＭＯＳインタフェースを有効とするかを、容易に切換
えることができるので、例えば、ＣＭＯＳインタフェー
スを有効とすることによって、ＬＳＩテスト用の従来の
テスタをそのまま外部入力端子４１に結合し、ＬＳＩ動
作試験を行うことができる。また、その場合において、
ＥＣＬバッファ１１への電源供給経路が遮断され、当該
回路の動作が停止されるので、定常電流を阻止すること
ができる。
４０や、ｎチャンネル型ＭＯＳトランジスタ１８，２６
を含んで成る制御手段を有することにより、外部制御端
子４２の論理状態によって、ＥＣＬレベル対応のＥＣＬ
インタフェースを有効とするか、ＣＭＯＳレベル対応の
ＣＭＯＳインタフェースを有効とするかを、容易に切換
えることができるので、例えば、ＣＭＯＳインタフェー
スを有効とすることによって、ＬＳＩテスト用の従来の
テスタをそのまま外部入力端子４１に結合し、ＬＳＩ動
作試験を行うことができる。また、その場合において、
ＥＣＬバッファ１１への電源供給経路が遮断され、当該
回路の動作が停止されるので、定常電流を阻止すること
ができる。
【００２４】図２には、上記バッファ回路の他の構成例
が示される。
が示される。
【００２５】図２において、レベルシフタ１１Ａは次の
ように構成される。
ように構成される。
【００２６】外部入力端子４１からの入力信号が入力さ
れるｐチャンネル型ＭＯＳトランジスタ６２は、ｐチャ
ンネル型ＭＯＳトランジスタ６１を介して高電位側電源
Ｖｄｄに、また、ｎチャンネル型ＭＯＳトランジスタ６
４を介して低電位側電源Ｖｓｓに結合される。基準レベ
ルＶｒｅｆが入力されるｐチャンネル型ＭＯＳトランジ
スタ６３は、ｐチャンネル型ＭＯＳトランジスタ６１を
介して高電位側電源Ｖｄｄに結合され、また、ｎチャン
ネル型ＭＯＳトランジスタ６５を介して低電位側電源Ｖ
ｓｓに結合される。
れるｐチャンネル型ＭＯＳトランジスタ６２は、ｐチャ
ンネル型ＭＯＳトランジスタ６１を介して高電位側電源
Ｖｄｄに、また、ｎチャンネル型ＭＯＳトランジスタ６
４を介して低電位側電源Ｖｓｓに結合される。基準レベ
ルＶｒｅｆが入力されるｐチャンネル型ＭＯＳトランジ
スタ６３は、ｐチャンネル型ＭＯＳトランジスタ６１を
介して高電位側電源Ｖｄｄに結合され、また、ｎチャン
ネル型ＭＯＳトランジスタ６５を介して低電位側電源Ｖ
ｓｓに結合される。
【００２７】上記レベルシフタ１１Ａの後段に配置され
るセンスアンプ１１Ｂは次のように構成される。ｐチャ
ンネル型ＭＯＳトランジスタ６８ｎチャンネル型ＭＯＳ
トランジスタ７１とが直列接続され、この直列接続箇所
が、センスアンプ１１Ｂの出力端子とされ、それが後段
のＣＭＯＳバッファ２５に結合される。ｐチャンネル型
ＭＯＳトランジスタ６９とｐチャンネル型ＭＯＳトラン
ジスタ７０とが並列接続され、それにｎチャンネル型Ｍ
ＯＳトランジスタ７２が直列接続される。また、ｎチャ
ンネル型ＭＯＳトランジスタ７１，７２は、ｎチャンネ
ル型ＭＯＳトランジスタ７３を介して低電位側電源Ｖｓ
ｓに結合される。外部制御端子４２から入力される制御
信号Ｖｅｎは、上記レベルシフタ１１Ａの電源スイッチ
として機能するｐチャンネル型ＭＯＳトランジスタ６
１、入力信号Ｖｉｎの伝達経路を断続するためのスイッ
チとして機能するｎチャンネル型ＭＯＳトランジスタ６
６、さらには、インバータ６７を介してｐチャンネル型
ＭＯＳトランジスタ７０及びｎチャンネル型ＭＯＳトラ
ンジスタ７３に伝達される。
るセンスアンプ１１Ｂは次のように構成される。ｐチャ
ンネル型ＭＯＳトランジスタ６８ｎチャンネル型ＭＯＳ
トランジスタ７１とが直列接続され、この直列接続箇所
が、センスアンプ１１Ｂの出力端子とされ、それが後段
のＣＭＯＳバッファ２５に結合される。ｐチャンネル型
ＭＯＳトランジスタ６９とｐチャンネル型ＭＯＳトラン
ジスタ７０とが並列接続され、それにｎチャンネル型Ｍ
ＯＳトランジスタ７２が直列接続される。また、ｎチャ
ンネル型ＭＯＳトランジスタ７１，７２は、ｎチャンネ
ル型ＭＯＳトランジスタ７３を介して低電位側電源Ｖｓ
ｓに結合される。外部制御端子４２から入力される制御
信号Ｖｅｎは、上記レベルシフタ１１Ａの電源スイッチ
として機能するｐチャンネル型ＭＯＳトランジスタ６
１、入力信号Ｖｉｎの伝達経路を断続するためのスイッ
チとして機能するｎチャンネル型ＭＯＳトランジスタ６
６、さらには、インバータ６７を介してｐチャンネル型
ＭＯＳトランジスタ７０及びｎチャンネル型ＭＯＳトラ
ンジスタ７３に伝達される。
【００２８】制御信号Ｖｅｎがローレベルの場合には、
ｐチャンネル型ＭＯＳトランジスタ６１、及びｎチャン
ネル型ＭＯＳトランジスタ７３がオンされることによっ
て、レベルシフタ１１Ａ、センスアンプ１１Ｂに通電さ
れるので、それらが動作可能状態とされ、ＥＣＬインタ
フェースが有効とされる。
ｐチャンネル型ＭＯＳトランジスタ６１、及びｎチャン
ネル型ＭＯＳトランジスタ７３がオンされることによっ
て、レベルシフタ１１Ａ、センスアンプ１１Ｂに通電さ
れるので、それらが動作可能状態とされ、ＥＣＬインタ
フェースが有効とされる。
【００２９】そに対して、制御信号Ｖｅｎがハイレベル
の場合には、ｐチャンネル型ＭＯＳトランジスタ６１、
及びｎチャンネル型ＭＯＳトランジスタ７３がオフされ
ることによって、レベルシフタ１１Ａ、センスアンプ１
１Ｂへの電源供給が遮断されるので、それらが非動作状
態とされる。このとき、ｎチャンネル型ＭＯＳトランジ
スタ６６がオンされるので、入力信号Ｖｉｎがこのｎチ
ャンネル型ＭＯＳトランジスタ６６を介してＣＭＯＳバ
ッファ２５に伝達され、ＣＭＯＳインタフェースが有効
とされる。
の場合には、ｐチャンネル型ＭＯＳトランジスタ６１、
及びｎチャンネル型ＭＯＳトランジスタ７３がオフされ
ることによって、レベルシフタ１１Ａ、センスアンプ１
１Ｂへの電源供給が遮断されるので、それらが非動作状
態とされる。このとき、ｎチャンネル型ＭＯＳトランジ
スタ６６がオンされるので、入力信号Ｖｉｎがこのｎチ
ャンネル型ＭＯＳトランジスタ６６を介してＣＭＯＳバ
ッファ２５に伝達され、ＣＭＯＳインタフェースが有効
とされる。
【００３０】このように本実施例においては、ｐチャン
ネル型ＭＯＳトランジスタ６１、及びｎチャンネル型Ｍ
ＯＳトランジスタ６６，７３を含んで成る制御手段を備
え、制御信号Ｖｅｎを取込む外部制御端子の論理状態に
より、ＥＣＬインタフェースとＣＭＯＳインタフェース
とを択一的に切換えることができるので、上記実施例の
場合と同様の効果を得ることができるとともに、図１の
構成と比較して明らかなように、構成素子数が少なくて
済む。
ネル型ＭＯＳトランジスタ６１、及びｎチャンネル型Ｍ
ＯＳトランジスタ６６，７３を含んで成る制御手段を備
え、制御信号Ｖｅｎを取込む外部制御端子の論理状態に
より、ＥＣＬインタフェースとＣＭＯＳインタフェース
とを択一的に切換えることができるので、上記実施例の
場合と同様の効果を得ることができるとともに、図１の
構成と比較して明らかなように、構成素子数が少なくて
済む。
【００３１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３２】例えば、図１、及び図２において、基準レ
ベルＶｒｅｆに代えて、相補レベルの一方の入力信号を
与えるようにしてもよい。すなわち、入力信号が相補レ
ベルで与えられる場合には、ｎチャンネル型ＭＯＳトラ
ンジスタ１５、及びｐチャンネル型ＭＯＳトランジスタ
６３のゲート電極を、信号入力に使用することができ
る。
ベルＶｒｅｆに代えて、相補レベルの一方の入力信号を
与えるようにしてもよい。すなわち、入力信号が相補レ
ベルで与えられる場合には、ｎチャンネル型ＭＯＳトラ
ンジスタ１５、及びｐチャンネル型ＭＯＳトランジスタ
６３のゲート電極を、信号入力に使用することができ
る。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体記憶装置や、それ
を内蔵するようなマイクロコンピュータなどのデータ処
理装置、さらには各種半導体集積回路に広く適用するこ
とができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体記憶装置や、それ
を内蔵するようなマイクロコンピュータなどのデータ処
理装置、さらには各種半導体集積回路に広く適用するこ
とができる。
【００３４】本発明は、少なくとも、入力信号を取込む
ことを条件に適用することができる。
ことを条件に適用することができる。
【００３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３６】すなわち、所定の外部端子に与えられる論
理レベルに呼応してインタフェース切換えが可能とされ
るので、異なる入力信号レベルに対応可能な入力回路、
及びそれを備えた半導体集積回路を得ることができる。
理レベルに呼応してインタフェース切換えが可能とされ
るので、異なる入力信号レベルに対応可能な入力回路、
及びそれを備えた半導体集積回路を得ることができる。
【図１】本発明の一実施例である入力回路の構成回路図
である。
である。
【図２】本発明の他の実施例である入力回路の構成回路
図である。
図である。
【図３】上記入力回路を含むＤＲＡＭの全体的な構成ブ
ロック図である。
ロック図である。
１１ ＥＣＬバッファ １１Ａ レベルシフタ １１Ｂ センスアンプ ２５ ＣＭＯＳバッファ ４０ 選択回路 ４１ 外部入力端子 ４２ 外部制御端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (5)
- 【請求項１】 第１入力信号レベルに対応する第１イン
タフェースと、上記第１入力信号レベルとは異なる第２
信号レベルに対応する第２インタフェースと、所定の外
部端子に与えられる論理レベルに呼応してインタフェー
ス切換えを行うための制御手段とを含むことを特徴とす
る入力回路。 - 【請求項２】 上記第１インタフェースと上記第２イン
タフェースとで、同一の外部入力端子が共有される請求
項１記載の入力回路。 - 【請求項３】 第１入力信号レベルがＥＣＬ入力レベル
とされるとき、第２入力レベルがＣＭＯＳ入力レベルと
される請求項１又は２記載の入力回路。 - 【請求項４】 上記制御手段は、ＣＭＯＳレベル対応の
第２インタフェースが選択された状態で、ＥＣＬレベル
対応の第１インタフェースの動作を停止させる請求項３
記載の入力回路。 - 【請求項５】 上記請求項１，２，３又は４のいずれか
に記載の入力回路を含んで成る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01523893A JP3199883B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01523893A JP3199883B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232726A true JPH06232726A (ja) | 1994-08-19 |
| JP3199883B2 JP3199883B2 (ja) | 2001-08-20 |
Family
ID=11883291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01523893A Expired - Lifetime JP3199883B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199883B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1432125A1 (de) * | 2002-12-18 | 2004-06-23 | Alcatel | Ein Konverter von ECL nach CMOS für ein digitales Netzwerk |
| KR100480916B1 (ko) * | 2002-10-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 전류 소모를 줄인 입력 버퍼 회로 |
| WO2014189050A1 (ja) * | 2013-05-23 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1993
- 1993-02-02 JP JP01523893A patent/JP3199883B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480916B1 (ko) * | 2002-10-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 전류 소모를 줄인 입력 버퍼 회로 |
| EP1432125A1 (de) * | 2002-12-18 | 2004-06-23 | Alcatel | Ein Konverter von ECL nach CMOS für ein digitales Netzwerk |
| WO2014189050A1 (ja) * | 2013-05-23 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3199883B2 (ja) | 2001-08-20 |
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