JPH02218095A - 半導体装置のラインドライバー回路 - Google Patents
半導体装置のラインドライバー回路Info
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- JPH02218095A JPH02218095A JP1038810A JP3881089A JPH02218095A JP H02218095 A JPH02218095 A JP H02218095A JP 1038810 A JP1038810 A JP 1038810A JP 3881089 A JP3881089 A JP 3881089A JP H02218095 A JPH02218095 A JP H02218095A
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- circuit
- emitter follower
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015654 memory Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- DRSFVGQMPYTGJY-GNSLJVCWSA-N Deprodone propionate Chemical compound C1CC2=CC(=O)C=C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(C)=O)(OC(=O)CC)[C@@]1(C)C[C@@H]2O DRSFVGQMPYTGJY-GNSLJVCWSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリー回路に関し、特に、配線群を構
成する複数配線の１本を選択的に駆動するラインドライ
バー回路に関する。
成する複数配線の１本を選択的に駆動するラインドライ
バー回路に関する。
〔従来の技術］
従来、低消費電力と同時に高速動作が期待できるバイポ
ーラ型トランジスタとＭ ＯＳ Ｆ Ｅ Ｔ型トランジ
スタとの両者を用いて形成されるＢｉ−ＣＭＯ９回路が
注目されるようになってきた。例えば、メモリーでも負
荷の重い配線を駆動させる必要のある回路にはこのＢｉ
−ＣＭＯ９回路が適用されている。それらのＢｉ−ＣＭ
Ｏ５Ｏｏ路を含むメモリーとしては第３図及至第５図に
示された例があり、メモリーのラインドライバー（ここ
ではワードドライバー）にＢ ｉ −ＣＭＯ９回路が用
いられている。詳述すると、第３図に示されたラインド
ライバーはプルアップ用のバイポーラトランジスタ３０
１と、プルダウン用のバイポーラトランジスタ３０２と
を含むトーテンボール型の回路を最終段に用いている。
ーラ型トランジスタとＭ ＯＳ Ｆ Ｅ Ｔ型トランジ
スタとの両者を用いて形成されるＢｉ−ＣＭＯ９回路が
注目されるようになってきた。例えば、メモリーでも負
荷の重い配線を駆動させる必要のある回路にはこのＢｉ
−ＣＭＯ９回路が適用されている。それらのＢｉ−ＣＭ
Ｏ５Ｏｏ路を含むメモリーとしては第３図及至第５図に
示された例があり、メモリーのラインドライバー（ここ
ではワードドライバー）にＢ ｉ −ＣＭＯ９回路が用
いられている。詳述すると、第３図に示されたラインド
ライバーはプルアップ用のバイポーラトランジスタ３０
１と、プルダウン用のバイポーラトランジスタ３０２と
を含むトーテンボール型の回路を最終段に用いている。
プルアップ用のバイポーラトランジスタ３０１のベース
には例えばＮＯＲゲートで構成されたデコーダの出力を
プルダウン用バイポーラトランジスタ３０２のベースに
はその相補出力を供給している。一方第４図の回路は最
終段にプルアップ用バイポーラ型トランジスタ４０１と
プルダウン用のｎ−ｃｈ型ＭＯ５Ｌランジスタ４００の
トーテンボール型の回路を用いて構成されている。更に
第５図の回路は第４図の回路でプルダウン用のｎ−ｃｈ
型ＭＯ５）ランジスタを定電流源５０６に変えた構成を
取っている。
には例えばＮＯＲゲートで構成されたデコーダの出力を
プルダウン用バイポーラトランジスタ３０２のベースに
はその相補出力を供給している。一方第４図の回路は最
終段にプルアップ用バイポーラ型トランジスタ４０１と
プルダウン用のｎ−ｃｈ型ＭＯ５Ｌランジスタ４００の
トーテンボール型の回路を用いて構成されている。更に
第５図の回路は第４図の回路でプルダウン用のｎ−ｃｈ
型ＭＯ５）ランジスタを定電流源５０６に変えた構成を
取っている。
［発明が解決しようとする問題点］
上述した従来のラインドライバー回路では、例えば第３
図の回路では消費電力、動作速度という点で優れている
が、バイポーラ型トランジスタを２個用いるので回路の
占有面積が大きくなるという欠点がある。その理由はプ
ルアップ用のバイポーラ型トランジスタはコレクタを最
高電位に接続してラインドライバー群で共通コレクタ構
造が取れるが、プルダウ用バイポーラ型トランジスタの
コレクタは一つ一つ互いに絶縁分離しなければならず、
この絶縁分離領域のために特にその占有面前が大きく、
高集積化に不適である。一方第４図の回路はプルダウン
用トランジスタをＭｏＳトランジスタで構成したので、
回路の占有面積という点では第３図の回路に比へ優れて
いるが、電流源が各ラインドライバーに一つづつ必要で
あり、ラインの電位を引き下げる際にプルダウン用のｎ
−ｅｈＭＯ５）ランジスタの電流がラインの電位が下
がるにつれとれなくなり、ラインの立ち下げ遅延が大き
くなるという欠点を有する。このｎ−ｃｈＭＯ５）ラン
ジスタを定電流源に変えると（第５図）、ラインの立ち
下げは早くなるが、消費電流が大きくなるという欠点が
ある。
図の回路では消費電力、動作速度という点で優れている
が、バイポーラ型トランジスタを２個用いるので回路の
占有面積が大きくなるという欠点がある。その理由はプ
ルアップ用のバイポーラ型トランジスタはコレクタを最
高電位に接続してラインドライバー群で共通コレクタ構
造が取れるが、プルダウ用バイポーラ型トランジスタの
コレクタは一つ一つ互いに絶縁分離しなければならず、
この絶縁分離領域のために特にその占有面前が大きく、
高集積化に不適である。一方第４図の回路はプルダウン
用トランジスタをＭｏＳトランジスタで構成したので、
回路の占有面積という点では第３図の回路に比へ優れて
いるが、電流源が各ラインドライバーに一つづつ必要で
あり、ラインの電位を引き下げる際にプルダウン用のｎ
−ｅｈＭＯ５）ランジスタの電流がラインの電位が下
がるにつれとれなくなり、ラインの立ち下げ遅延が大き
くなるという欠点を有する。このｎ−ｃｈＭＯ５）ラン
ジスタを定電流源に変えると（第５図）、ラインの立ち
下げは早くなるが、消費電流が大きくなるという欠点が
ある。
［問題点を解決するための手段］
本発明の要旨は複数の配線のうちの選択された配線を駆
動する半導体装置のラインドライバー回路にして、該ラ
インドライバー回路は、複数配線にそれぞれ対応して設
けられ対応する配線を駆動可能な複数のドライバー部を
有しており、各ドライバー部は共通電源と共通定電流源
との間に並列に接続され、エミッタフォロアー回路で構
成されでいることである。
動する半導体装置のラインドライバー回路にして、該ラ
インドライバー回路は、複数配線にそれぞれ対応して設
けられ対応する配線を駆動可能な複数のドライバー部を
有しており、各ドライバー部は共通電源と共通定電流源
との間に並列に接続され、エミッタフォロアー回路で構
成されでいることである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明をワードドライバー部に適用した第１実
施例を示す回路図である。ノア（ＮＯＲ）回路で構成さ
れるデコーダ１００で最終デコードされたシグナルは、
ワードドライバーとしてのエミッタフォロワー１０５の
ベースに入る。エミッタフォロワー１０５のエミッタは
抵抗１０６を介して共通の定電流源１０７に接続されて
いる。ワード線毎にＷｌ、Ｗ２．Ｗｎに同様のワードド
ライバー回路１００ａ、１００ｂがあるが、いずれもエ
ミッタフォロワーは共通の電源１０７に接続されている
。これらのワード線群Ｗ１〜Ｗｎの中で、アドレス指定
されたワード線−本だけが高電位に立ち上げられる。こ
の際の電位は選択用のデコーダ１００の出力が最高電位
ＶＣＣなので最高電位ＶＣＣからバイポーラ１０５のエ
ミッタベース接合の順方向電位ＶＦだけ落ちた電位（Ｖ
ＣＣ−ＶＦ）となる。一方、非選択のワード線の電位は
、ＶＣＣ−ＶＦから更に他の選択されているワードドラ
イバーのエミッタフォロワーに流れる電流ＩＦによって
抵抗１０６（Ｒ）で電位降下した分（ＩＦＲ）落ちた電
位（ＶＣＣ−ＶＦ−ＩＦＲ）にクランプされる。従って
ワード線の振幅は抵抗１０６の値（Ｒ）で決定される。
施例を示す回路図である。ノア（ＮＯＲ）回路で構成さ
れるデコーダ１００で最終デコードされたシグナルは、
ワードドライバーとしてのエミッタフォロワー１０５の
ベースに入る。エミッタフォロワー１０５のエミッタは
抵抗１０６を介して共通の定電流源１０７に接続されて
いる。ワード線毎にＷｌ、Ｗ２．Ｗｎに同様のワードド
ライバー回路１００ａ、１００ｂがあるが、いずれもエ
ミッタフォロワーは共通の電源１０７に接続されている
。これらのワード線群Ｗ１〜Ｗｎの中で、アドレス指定
されたワード線−本だけが高電位に立ち上げられる。こ
の際の電位は選択用のデコーダ１００の出力が最高電位
ＶＣＣなので最高電位ＶＣＣからバイポーラ１０５のエ
ミッタベース接合の順方向電位ＶＦだけ落ちた電位（Ｖ
ＣＣ−ＶＦ）となる。一方、非選択のワード線の電位は
、ＶＣＣ−ＶＦから更に他の選択されているワードドラ
イバーのエミッタフォロワーに流れる電流ＩＦによって
抵抗１０６（Ｒ）で電位降下した分（ＩＦＲ）落ちた電
位（ＶＣＣ−ＶＦ−ＩＦＲ）にクランプされる。従って
ワード線の振幅は抵抗１０６の値（Ｒ）で決定される。
大容量メモリーにみられるワード分割を行う場合は、エ
ミッタフォロワーの定電流源は分割ブロックに一つ必要
となる。
ミッタフォロワーの定電流源は分割ブロックに一つ必要
となる。
第２図は本発明をプリデコードされたシグナルを最終デ
コーダ部まで伝えるラインドライバーに適用した第２実
施例を示す。例えば、ＥＣＬ入カされた３アドレス入力
を大力バッファ２００を介し、ワイアードオア（Ｗｊ
ｒ ｅ ｄ−ＯＲ）によりプリデコードすることで８本
のアドレスラインを選択的に駆動する。それらのアドレ
スラインの中でただ１本だけが選択されることになる。
コーダ部まで伝えるラインドライバーに適用した第２実
施例を示す。例えば、ＥＣＬ入カされた３アドレス入力
を大力バッファ２００を介し、ワイアードオア（Ｗｊ
ｒ ｅ ｄ−ＯＲ）によりプリデコードすることで８本
のアドレスラインを選択的に駆動する。それらのアドレ
スラインの中でただ１本だけが選択されることになる。
各アドレスラインはカレントミラー回路構成されたレベ
ルシフト回路３００で接地〜ＶＣＣの振幅まで昇圧され
、ラインドライバーのエミッタフォロワー２０６のベー
スに入力される。第１実施例と同様、各エミッタフォロ
ワーは共通電源２１８に抵抗２１５を介して接続されて
いる。本実施例では抵抗２１５の値を調整することで小
振幅でラインを駆動することが可能であり、長距離配線
の駆動に適している。
ルシフト回路３００で接地〜ＶＣＣの振幅まで昇圧され
、ラインドライバーのエミッタフォロワー２０６のベー
スに入力される。第１実施例と同様、各エミッタフォロ
ワーは共通電源２１８に抵抗２１５を介して接続されて
いる。本実施例では抵抗２１５の値を調整することで小
振幅でラインを駆動することが可能であり、長距離配線
の駆動に適している。
［発明の効果コ
以上説明したように本発明は各ラインドライバーとして
バイポーラトランジスタだけからなるエミッタフォロワ
ー型回路を用い、更にエミッタフォロワーの定電流源と
し、いくつかのラインドライバーでただ一つあれば良く
、回路占有面積が小さく、消費電力を極端に増加させる
ことなく、負荷の重いラインを高速に駆動することがで
きる。
バイポーラトランジスタだけからなるエミッタフォロワ
ー型回路を用い、更にエミッタフォロワーの定電流源と
し、いくつかのラインドライバーでただ一つあれば良く
、回路占有面積が小さく、消費電力を極端に増加させる
ことなく、負荷の重いラインを高速に駆動することがで
きる。
従って本発明のラインドライバーを適用することで低消
費電力、高速の半導体メモリー装置が得られる。
費電力、高速の半導体メモリー装置が得られる。
尚、本発明はメモリー装置にその適用可能部分が多いが
、メモリーに限らずロジック系の半導体装置にも、同様
の論理が取られるときは適用可能である。
、メモリーに限らずロジック系の半導体装置にも、同様
の論理が取られるときは適用可能である。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図及至第５図は従来例をそ
れぞれ示す回路図である。 １０５、 ２０１〜２０６゜ ３０１、 ３０２゜ ４０１．５０１・・・・バイポーラトランジスタ、１０
１、 １０２，２０７〜２ｏ９゜ ３０３．３０４，４０２，４０３゜ ５０２、５０３・ ・ ・ ・ ・ ・ＰｃｈＭＯ５Ｆ
ＥＴ１１０３、 １０４． ２１０〜２１２゜３０５〜
３０８，４０４〜４０６゜ ５０４、 ５０５ ・・・ ・ ・ｎ−ｃ ｈＭＯｓＦ
ＥＴ。 １０６．２１３〜２１５・ ・・ ・・・抵抗、１０７
．２１６〜２１８゜ ５０６・・・・・・・・・・・・・・定電流Ｒ。
の第２実施例の回路図、第３図及至第５図は従来例をそ
れぞれ示す回路図である。 １０５、 ２０１〜２０６゜ ３０１、 ３０２゜ ４０１．５０１・・・・バイポーラトランジスタ、１０
１、 １０２，２０７〜２ｏ９゜ ３０３．３０４，４０２，４０３゜ ５０２、５０３・ ・ ・ ・ ・ ・ＰｃｈＭＯ５Ｆ
ＥＴ１１０３、 １０４． ２１０〜２１２゜３０５〜
３０８，４０４〜４０６゜ ５０４、 ５０５ ・・・ ・ ・ｎ−ｃ ｈＭＯｓＦ
ＥＴ。 １０６．２１３〜２１５・ ・・ ・・・抵抗、１０７
．２１６〜２１８゜ ５０６・・・・・・・・・・・・・・定電流Ｒ。
Claims (1)
- 【特許請求の範囲】 複数の配線のうちの選択された配線を駆動する半導体装
置のラインドライバー回路にして、該ラインドライバー
回路は、複数配線にそれぞれ対応して設けられ対応する
配線を駆動可能な複数のドライバー部を有しており、 各ドライバー部は共通電源と共通定電流源との間に並列
に接続され、エミッタフォロアー回路で構成されている
ことを特徴とする半導体装置のラインドライバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038810A JPH02218095A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置のラインドライバー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038810A JPH02218095A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置のラインドライバー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218095A true JPH02218095A (ja) | 1990-08-30 |
Family
ID=12535643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038810A Pending JPH02218095A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置のラインドライバー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
-
1989
- 1989-02-17 JP JP1038810A patent/JPH02218095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
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