JPH052886A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH052886A
JPH052886A JP3157112A JP15711291A JPH052886A JP H052886 A JPH052886 A JP H052886A JP 3157112 A JP3157112 A JP 3157112A JP 15711291 A JP15711291 A JP 15711291A JP H052886 A JPH052886 A JP H052886A
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田 靖 亀
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村 健 一 中
Hiroshi Takamoto
本 宏 高
Takayuki Harima
磨 高 之 播
Makoto Segawa
川 真 瀬
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Abstract

(57)【要約】 【目的】 メモリセルアレイを複数のセクションセルア
レイに区画した半導体記憶装置において、各セクション
セルアレイ内のセクションワード線を選択するメインワ
ード線とセクション選択線のうちの、セクション選択線
の負荷を少なくして、高速動を達成する。 【構成】 メインワード線６の信号とセクション選択線
８の論理が論理回路１１でとられる。この論理回路１１
の出力により、各セクションアレイ９内におけるセクシ
ョンワード線７が選択される。この論理回路１１内にお
いては、セクション選択線８は直接トランジスタのゲー
トには接続されていない。このため、セクション選択線
８の負荷は少ないものとなっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、アクセスの高速化を指向する装置に適用して
好適な半導体記憶装置に関する。
【０００２】
【従来の技術】図６は、従来の半導体集積回路のブロッ
ク図を示すものである。同図において、メモリセル（Ｍ
Ｃ）３は、ワード線２によって選択され、相補のビット
線１を通じてアクセスされる。ビット線１には、カラム
スイッチ制御信号（ＣＣ）４によってオン／オフ制御さ
れる、カラムスイッチ５が接続されている。ビット線１
とワード線２に対して、メモリセル３は、図７の回路図
に示すように接続されている。これにより、ワード線２
によって選択されたメモリセル３が、ビット線１を通じ
てアクセスされることになる。
【０００３】図６の構成は、一般に、ワード線制御方式
と呼ばれる。この方式には、１つのワード線２が選択さ
れると、このワード線２に接続される全てのメモリセル
３が開かれる。このため、負荷容量が大きく、結果とし
て消費電流が大きくなるという問題がある。
【０００４】以上のような問題点に対処するための回路
として、従来、図８に示す構成が知られている。この回
路では、メモリセルをいくつかのセクションセルアレイ
９にブロック化し、メインワード線６からのアクセス信
号をセクション選択線８で選択し、各セクションセルア
レイ９内毎に設けられたセクションワード線７に接続し
ている。セクションセルアレイ９においては、図９の回
路ブロック図に示すように、メインワード線６とセクシ
ョン選択線８との論理を論理回路ＮＯＲでとって、その
出力に基づいてセクションワード線７が選択される。こ
のワード線７によって選択されるメモリセル３は、図６
と同様に配置されている。メモリセル３は、ビット線１
に接続されたカラムスイッチ５をカラムスイッチ制御信
号４で制御することによって、アクセスされる。
【０００５】以上のような構成によれば、メインワード
線６とセクション選択線８の論理条件に基づいてセクシ
ョンセルアレイ９内のセクションワード線７が選択され
る。そして、このワード線７に接続されたメモリセル３
だけが、開かれる。このため、負荷容量が低減し、消費
電流を低減することが可能となる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されていた。このため、各セク
ションセルアレイ９内におけるセクションワード線７の
選択条件を得るためには、メインワード線６とセクショ
ン選択線８の論理条件を得るための論理回路が必要であ
る。この論理回路は、メインワード線６の数に応じた個
数が必要である。ところが、この論理回路は、セクショ
ン選択線８に接続されるものであるため、セクション選
択線８の負荷が重くなるという別の問題がある。特に、
セクション選択線８は、一般に、セクションワード線７
に選択信号を出力するトランジスタのゲートに接続され
る。しかし、トランジスタのゲート容量は一般に大き
く、選択速度の低下は避けられない。特に、セクション
選択線８を、ＣＭＯＳのインバータで駆動するような構
成では、負荷容量が過重となり、アクセス速度の低下を
免れない。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的は、セクション選択線の負荷を軽減すると共
に、セクションワード線を駆動するためのトランジスタ
のゲートに与える信号を駆動電流容量の大きなＢｉＣＭ
ＯＳから得るようにすることにより、メモリの高速アク
セスを可能とした半導体記憶回路を得ることにある。
【０００８】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
を、任意数の前記メモリセルを有するセクションセルア
レイに区画し、前記各セクションセルアレイ内におい
て、ワード線方向に並ぶ前記メモリセルの複数を同一の
セクションワード線に接続し、前記複数のセクションセ
ルアレイに共通のメインワード線上の信号と、前記各セ
クションセルアレイに対応して設けられたセクション選
択線上のセクション選択信号との論理を、論理回路でと
ることにより、前記セクションアレイのあるものにおけ
る前記セクションワード線を選択するようにした半導体
記憶装置において、前記論理回路を、第１インバータ、
ＣＭＯＳタイプの第２インバータ及びＮ型トランジスタ
により構成し、前記メインワード線を前記第１及び第２
インバータの入力端に接続し、前記セクション選択線を
前記Ｎ型トランジスタのドレインと前記第２インバータ
のＰ型トランジスタのソースとに接続し、このトランジ
スタのゲートに前記第１インバータの出力端を接続し、
このトランジスタのソース及び前記第２インバータの出
力端を前記セクションワード線に接続したものとして構
成される。
【０００９】本発明の第２の装置は、前記第１の装置に
おいて、前記セクション選択線に前記セクション選択信
号を出力するセクション選択信号出力回路を有し、その
回路は、ＢｉＣＭＯＳインバータと、インバータと、Ｐ
型トランジスタとを有し、前記ＢｉＣＭＯＳインバータ
の出力端を、前記セクション選択線と、前記インバータ
の入力端と、前記Ｐ型トランジスタのドレインに接続
し、前記インバータの出力端を前記Ｐ型トランジスタの
ゲートに接続し、前記Ｐ型トランジスタのソースを電源
電圧に接続したものとして構成される。
【００１０】本発明の第３の装置は、前記第１の装置に
おいて、前記セクション選択線に前記セクション選択信
号を出力するセクション選択信号出力回路を有し、その
回路は、ＢｉＣＭＯＳインバータと、インバータと、遅
延回路と、互いに直列に接続された第１Ｐ型トランジス
タ及び第２Ｐ型トランジスタとを有し、前記ＢｉＣＭＯ
Ｓインバータの出力端を、前記セクション選択線と、前
記インバータの入力端と、前記遅延回路の入力端に接続
し、前記インバータの出力端を前記第１Ｐ型トランジス
タのゲートに接続し、前記遅延回路の出力端を前記第２
Ｐ型トランジスタのゲートに接続し、前記第１Ｐ型トラ
ンジスタのソースを電源電圧に接続し、前記第２Ｐ型ト
ランジスタのドレインを前記セクション選択線に接続し
たものとして構成される。
【００１１】本発明の第４の装置は、前記第１の装置に
おいて、前記セクション選択線に前記セクション選択信
号を出力するセクション選択信号出力回路を有し、その
回路は、ＢｉＣＯＭＳインバータと、遅延回路と、論理
回路と、Ｐ型トランジスタとを有し、前記ＢｉＣＭＯＳ
インバータの出力端を、前記セクション選択線と、前記
遅延回路の入力端と、前記Ｐ型トランジスタのドレイン
と前記論理回路の第１の入力端とに接続し、前記インバ
ータの出力端を前記論理回路の第２の入力端に接続し、
前記論理回路の出力端を前記Ｐ型トランジスタのゲート
に接続し、前記Ｐ型トランジスタのソースを電源電圧に
接続したものとして構成される。
【００１２】
【作用】メインワード線の信号とセクション選択線の論
理が論理回路でとられる。この論理回路の出力により、
各セクションアレイ内におけるセクションワード線が選
択される。この論理回路内においては、セクション選択
線は直接トランジスタのゲートには接続されていない。
このため、セクション選択線の負荷は少ないものとなっ
ている。
【００１３】また、セクション選択線へのセクション選
択信号は、ＢｉＣＭＯＳインバータから得られる。この
ため、その信号をＣＭＯＳから得る場合に比して、動作
が高速になる。また、ＢｉＣＭＯＳインバータの出力が
Ｈのときに、レベル低下するのはＰ型トランジスタでＶ
ccに上げられ、且つ放電スピードの悪化は遅延回路で防
止される。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１５】図１は本発明の一実施例のブロック図であ
る。図１に示すように、メインワード線６とセクション
選択線８は、第１の回路１１に接続されている。セクシ
ョンワード線７は、第１の回路１１から出力されてい
る。また、セクション選択線８は、第２の回路１２から
導出されている。
【００１６】図２は、図１の一部詳細図である。即ち、
セクションセルアレイ９の内部と第１の回路１１の内部
を詳細に示している。図２から明らかなように、メイン
ワード線６は第１の回路１１のインバータＩnv１とイン
バータＩnv２に接続されている。一方、セクション選択
線８は、Ｎ型トランジスタ１４のドレインと、インバー
タＩnv２を構成するＰ型トランジスタのソース（図１０
参照）とに接続されている。Ｎ型トランジスタ１４のゲ
ートには、インバータＩnv１の出力端が接続されてい
る。トランジスタ１４のソースは、セクションワード線
７に接続されている。インバータＩnv２の出力端は、セ
クションワード線７に接続されている。つまり、各セク
ション選択線８は、セクションワード線７を駆動するた
めのトランジスタのゲートのいずれにも直接的には接続
されていない。このため、負荷容量は極めて小さい状態
にある。インバータＩnv１，Ｉnv２の回路は、図１０に
示される。
【００１７】次に、動作を説明する。メインワード線６
は負論理、セクション選択線８は正論理とした。つま
り、メインワード線６がロウレベル、且つセクション選
択線８がハイレベルの場合にのみ、セクションワード線
７がハイレベルに制御される。この場合、セクション選
択線８は、セクションワード線７を駆動するためのどの
トランジスタのゲートにも与えられていない。このた
め、負荷容量は極めて小さく、従って高速でのアクセス
が可能である。
【００１８】図３は、図１の第２の回路１２、即ち、セ
クション選択線８にセクション選択信号を送り出す第２
の回路１２の詳細例を示す回路図である。セクション選
択のために入力された信号ＩＮは、ＢｉＣＭＯＳインバ
ータ１０によって反転され、セクション選択線８に接続
される。ＢｉＣＭＯＳインバータ１０の出力は、ＶBI〜
（Ｖcc−ＶBI）（但し、Ｖcc：電源電圧、ＶBI：サチュ
レーション電圧）となり、ハイレベルに関してはＶBI分
低くなる。そこで、ハイレベル出力をＶccまで持ち上げ
るため、セクション選択線８を、インバータ１５を通じ
て、ＰチャンネルトランジスタＰchのゲートに接続し、
そのトランジスタＰchのソースを電源電圧Ｖccに接続し
ている。
【００１９】以上の図３の構成において、先ず、ＢｉＣ
ＭＯＳインバータ１０の出力がロウレベルの時について
説明する。このとき、ＰチャンネルトランジスタＰchの
ゲートには、インバータ１５を通じて、ハイレベル電圧
が加えられている。このため、Ｐチャンネルトランジス
タＰchはオフしている。このため、セクション選択線８
はロウレベル（＝ＶBI）になっている。この状態で、Ｂ
ｉＣＭＯＳインバータ１０の出力がハイレベルに変化す
るとする。このとき、インバータ１５を通じて、Ｐチャ
ンネルトランジスタＰchのゲートには、ロウレベル電圧
が加えられる。これにより、トランジスタＰchはオンす
る。従って、セクション選択線８は電源電圧Ｖccにつな
がり、Ｖccまで持ち上げられ、Ｖccに保持される。
【００２０】これに対して、ＢｉＣＭＯＳインバータ１
０の出力がハイレベルからロウレベルに変化する場合に
ついて説明する。このとき、ＢｉＣＭＯＳインバータ１
０はセクション選択線８を放電する。これと同時に、イ
ンバータ１５を通じて、ＰチャンネルトランジスタＰch
をオフとする。これにより、セクション選択線８を放電
が継続する。
【００２１】図４は、セクション選択線８に信号を送り
だす第２の回路１２の他の例を示す回路図である。これ
は、ＢｉＣＭＯＳインバータ１０の出力がハイレベルか
らロウレベルに変化する場合の放電速度を改善した例を
示すものである。図４に示すように、セクション選択の
ために入力された信号ＩＮは、ＢｉＣＭＯＳインバータ
１０によって反転され、セクション選択線８に伝えられ
る。一方、出力のハイレベルをＶccまで持ち上げるた
め、ソースが電源電圧Ｖccに接続された第１のＰチャン
ネルトランジスタＰch１が用いられている。そして、こ
の第１のＰチャンネルトランジスタＰch１のゲートに
は、セクション選択線８を、インバータ１５で反転した
信号が入力される。一方、第１のＰチャンネルトランジ
スタＰch１のドレインには、第２のＰチャンネルトラン
ジスタＰch２のソースが接続されている。第２のＰチャ
ンネルトランジスタＰch２のドレインには、セクション
選択線８に接続されている。この第２のＰチャンネルト
ランジスタＰch２のゲートには、ＢｉＣＭＯＳインバー
タ１０の出力を遅延させるため、複数段のインバータで
構成された遅延回路１３の出力端が接続されている。
【００２２】次に、動作を説明する。先ず、ＢｉＣＭＯ
Ｓインバータ１０の出力がロウレベルの時について述べ
る。この時、第１及び第２のＰチャンネルトランジスタ
Ｐch１，Ｐch２は共にオフしている。このため、セクシ
ョン選択線８はロウレベル（＝ＶBI）になっている。こ
の状態で、ＢｉＣＭＯＳインバータ１０の出力がハイレ
ベルに変化するとする。このとき、第１のＰチャンネル
トランジスタＰch１のゲートは、ロウレベルになり、オ
ンする。ところが、遅延回路１３があるため、第２のＰ
チャンネルトランジスタＰch２のゲートは、ロウレベル
のままである。従って、セクション選択線８は電源電圧
Ｖccにつながり、Ｖccまで持ち上げられる。この後、遅
延回路１３によって遅延された信号が、第２のＰチャン
ネルトランジスタＰch２のゲートに入力される。これに
より、そのゲートがハイレベルとなる。これにより、第
２のＰチャンネルトランジスタＰch２はオフとなる。こ
の時、セクション選択線８はフローティング状態にな
り、Ｖccに保持される。次に、ＢｉＣＭＯＳインバータ
１０の出力が、ハイレベルからロウレベルに変化する場
合について述べる。このときは、先ず、第１のＰチャン
ネルトランジスタＰch１が直ちにオフとなり、遅延回路
１３による遅延時間経過後に第２のＰチャンネルトラン
ジスタＰch２がオンとなる。このため、セクション選択
線８は速やかに放電する。
【００２３】図５は、セクション選択線８に信号を送り
だす第２の回路１２の更に他の例を示す回路図である。
この例では、セクション選択線８をＶccまで充電するた
めのＰチャンネルトランジスタを１個とした例を示すも
のである。図５に示すように、セクション選択のために
入力された信号ＩＮは、ＢｉＣＭＯＳインバータ１０に
よって反転され、セクション選択線８に加えられる。一
方、出力のハイレベルをＶccまで持ち上げるため、ソー
スが電源電圧Ｖccに接続されたＰチャンネルトランジス
タＰchが用いられる。そして、このＰチャンネルトラン
ジスタＰchのゲートには、論理ゲート１６の出力信号が
入力される。論理ゲート１６には、ＢｉＣＭＯＳインバ
ータ１０の出力と、ＢｉＣＭＯＳインバータ１０の出力
を複数段のインバータで構成される遅延回路１３で遅延
させた信号とが入力される。両入力信号のナンド条件
が、ＰチャンネルトランジスタＰchのゲートに与えられ
る。
【００２４】以上のような構成において、ＢｉＣＭＯＳ
インバータ１０の出力がロウレベルの時は、遅延回路１
３の出力はハイレベルである。従って、論理ゲート１６
の出力はハイレベルである。従って、Ｐチャンネルトラ
ンジスタＰchは、ゲートがハイレベルで、オフしてい
る。このため、セクション選択線８は、ロウレベル（＝
ＶBI）になっている。この状態で、ＢｉＣＭＯＳインバ
ータ１０の出力がハイレベルに変化すると、遅延回路１
３の出力がハイレベルのまま、論理ゲート１６の他の入
力がハイレベルに変化する。このため、Ｐチャンネルト
ランジスタＰchは、ゲートがロウレベルになり、オンす
る。従って、セクション選択線８は電源電圧Ｖccにつな
がり、Ｖccまで持ち上げられる。次に、ＢｉＣＭＯＳイ
ンバータ１０の出力がハイレベルであるときについて述
べる。インバータ１０の出力は、遅延回路１３によって
遅延された信号として、論理ゲート１６の入力の一方を
ロウレベルとする。その結果、論理ゲート１６の出力は
ハイレベルとなる。これにより、Ｐチャンネルトランジ
スタＰchは、ゲート入力がハイレベルになり、オフす
る。この時、セクション選択線８は、フローティングと
なりＶccに保持される。この状態において、ＢｉＣＭＯ
Ｓインバータ１０の出力が、ハイレベルからロウレベル
に変化する場合には、以下のように動作する。即ち、Ｂ
ｉＣＭＯＳインバータ１０の出力により、論理ゲート１
６の出力は直ちにハイレベルとなる。このため、Ｐチャ
ンネルトランジスタＰchは、直ちにオフとなる。遅延回
路１３による遅延時間経過後に、論理ゲート１６の他の
入力がハイレベルとなる。しかし、論理ゲート１６の出
力状態は変わらず、セクション選択線８は速やかに放電
する。
【００２５】以上述べたように、セクション選択線８に
は、トランジスタのゲートは接続されていない。このた
め、セクション選択線８の負荷は、接合容量のみとな
る。つまり、ゲート容量負荷が無くなった分だけ、負荷
が軽くなる。そして、セクション線７の充電は、図９で
は、論理回路ＮＯＲの２つの小さなサイズのＰ型トラン
ジスタを通じて行っていた。これに対し、例えば、図２
では、セクション選択線８に出力する第２の回路１２に
おけるＰチャンネルトランジスタと、セクションワード
線７に出力するインバータＩnv２における小さなＰチャ
ンネルトランジスタＰchとを通じて行う。このため、本
発明の方が高速の充電スピードを得ることができる。
【００２６】なお、本発明の実施例においては、例えば
図１に示したように、第１の回路１を左右２つのセクシ
ョンセルアレイ９，９で共通に使用している。つまり、
メインワード線６の反転条件を得るためのインバータＩ
nv１は、２つのセクションアレイ９，９について１つで
よい。これにより、トランジスタの数を低減することが
できる。また、セクション選択線８は、全てトランジス
タのソースに接続されている。このため、拡散層を上下
の２つの論理回路で共有することができる。従って、従
来よりも構成が複雑になっているにも拘らず、半導体チ
ップ上でほぼ同一の面積で構成することができる。
【００２７】一方、セクション選択線８に出力する第２
の回路１２においては、ＢｉＣＭＯＳインバータ１０の
出力を、ソースがＶccに接続されたＰチャンネルトラン
ジスタのゲートに接続するようにしている。これによ
り、セクション選択線８の充電速度は大幅に向上してい
る。また、遅延回路１３の採用により、ＢｉＣＭＯＳイ
ンバータ１０の出力が、ハイレベルからロウレベルに変
化する場合の、放電の高速化を実現している。
【００２８】また、セクション選択線８をＶccに充電す
るためにＰチャンネルトランジスタを用いている。この
トランジスタのゲートに入力される信号は、ＢｉＣＭＯ
Ｓインバータ１０の出力から得ている。このため、ＣＭ
ＯＳ出力から得る場合に比べて、高速動作させることが
可能である。
【００２９】
【発明の効果】以上のように、本発明によれば、メモリ
セルを複数のセクションセルアレイに分割したものにお
いて、メインワード線とセクション選択線によって、セ
クションセルアレイ内のセクションワード線を選択する
に当たり、セクション選択線を、セクションワード線に
接続されたトランジスタのゲートに直接接続しないよう
にしたので、負荷容量を低減することが可能であり、更
にセクション選択線の駆動にＢｉＣＭＯＳ構成を用いる
ようにしたので、駆動力を高め、メモリアクセスの高速
化が実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図である。
【図２】図１に示したセクションセルアレイの内部構成
と第１の回路の内部構成を示す回路図である。
【図３】図１の第２の回路の第１の例を示す回路図であ
る。
【図４】図１の第２の回路の第２の例を示す回路図であ
る。
【図５】図１の第２の回路の第２の例を示す回路図であ
る。
【図６】従来例の回路図である。
【図７】図６におけるビット線とワード線に対するメモ
リセルの接続状態を示す回路図である。
【図８】従来例の他の例を示すブロック図である。
【図９】図８におけるセクションセルアレイの構成を示
す回路図である。
【図１０】図２のインバータＩnv１，Ｉnv２の具体例の
回路図である。
【符号の説明】
１ ビット線 ２ ワード線 ３ メモリセル ５ カラムスイッチ ６ メインワード線 ７ セクションワード線 ８ セクション選択線 ９ セクションセルアレイ １０ ＢｉＣＭＯＳインバータ １１ 第１の回路 １２ 第２の回路 １３ 遅延回路 １４ Ｎ型トランジスタ １５ インバータ １６ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 播 磨 高 之 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 瀬 川 真 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有するメモリセルアレ
    イを、任意数の前記メモリセルを有するセクションセル
    アレイに区画し、前記各セクションセルアレイ内におい
    て、ワード線方向に並ぶ前記メモリセルの複数を同一の
    セクションワード線に接続し、前記複数のセクションセ
    ルアレイに共通のメインワード線上の信号と、前記各セ
    クションセルアレイに対応して設けられたセクション選
    択線上のセクション選択信号との論理を、論理回路でと
    ることにより、前記セクションアレイのあるものにおけ
    る前記セクションワード線を選択するようにした半導体
    記憶装置において、前記論理回路を、第１インバータ、
    ＣＭＯＳタイプの第２インバータ及びＮ型トランジスタ
    により構成し、前記メインワード線を前記第１及び第２
    インバータの入力端に接続し、前記セクション選択線を
    前記Ｎ型トランジスタのドレインと前記第２インバータ
    のＰ型トランジスタのソースとに接続し、このＮ型トラ
    ンジスタのゲートに前記第１インバータの出力端を接続
    し、このトランジスタのソース及び前記第２インバータ
    の出力端を前記セクションワード線に接続した、半導体
    記憶装置。
  2. 【請求項２】前記セクション選択線に前記セクション選
    択信号を出力するセクション選択信号出力回路を有し、
    その回路は、ＢｉＣＭＯＳインバータと、インバータ
    と、Ｐ型トランジスタとを有し、前記ＢｉＣＭＯＳイン
    バータの出力端を、前記セクション選択線と、前記イン
    バータの入力端と、前記Ｐ型トランジスタのドレインに
    接続し、前記インバータの出力端を前記Ｐ型トランジス
    タのゲートに接続し、前記Ｐ型トランジスタのソースを
    電源電圧に接続した、請求項１記載の半導体記憶装置。
  3. 【請求項３】前記セクション選択線に前記セクション選
    択信号を出力するセクション選択信号出力回路を有し、
    その回路は、ＢｉＣＯＭＳインバータと、インバータ
    と、遅延回路と、互いに直列に接続された第１Ｐ型トラ
    ンジスタ及び第２Ｐ型トランジスタとを有し、前記Ｂｉ
    ＣＭＯＳインバータの出力端を、前記セクション選択線
    と、前記インバータの入力端と、前記遅延回路の入力端
    に接続し、前記インバータの出力端を前記第１Ｐ型トラ
    ンジスタのゲートに接続し、前記遅延回路の出力端を前
    記第２Ｐ型トランジスタのゲートに接続し、前記第１Ｐ
    型トランジスタのソースを電源電圧に接続し、前記第２
    Ｐ型トランジスタのドレインを前記セクション選択線に
    接続した、請求項１記載の半導体記憶装置。
  4. 【請求項４】前記セクション選択線に前記セクション選
    択信号を出力するセクション選択信号出力回路を有し、
    その回路は、ＢｉＣＯＭＳインバータと、遅延回路と、
    論理回路と、Ｐ型トランジスタとを有し、前記ＢｉＣＭ
    ＯＳインバータの出力端を、前記セクション選択線と、
    前記遅延回路の入力端と、前記Ｐ型トランジスタのドレ
    インと前記論理回路の第１の入力端とに接続し、前記イ
    ンバータの出力端を前記論理回路の第２の入力端に接続
    し、前記論理回路の出力端を前記Ｐ型トランジスタのゲ
    ートに接続し、前記Ｐ型トランジスタのソースを電源電
    圧に接続した、請求項１記載の半導体記憶装置。
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