JPH05166382A - ゲート・アレイ・メモリ・セル等用のｂｉｃｍｏｓラッチ／ドライバ回路 - Google Patents

ゲート・アレイ・メモリ・セル等用のｂｉｃｍｏｓラッチ／ドライバ回路

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JPH05166382A
JPH05166382A JP4134652A JP13465292A JPH05166382A JP H05166382 A JPH05166382 A JP H05166382A JP 4134652 A JP4134652 A JP 4134652A JP 13465292 A JP13465292 A JP 13465292A JP H05166382 A JPH05166382 A JP H05166382A
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JP
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bicmos
latch
driver
bit line
memory cell
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JP4134652A
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Tim P Dao
ピー ダオ ティム
Frank J Svejda
ジェイ スヴェイダ フランク
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Texas Instruments Inc
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】 ＢＩＣＭＯＳラッチ／ドライバＬ／Ｄを使用
してＢＩＣＭＯＳゲート・アレイ・メモリ・セルを実行
する。 【構成】 このメモリ・セルは交差接続したインバータ
（ＩＮＶ１とＩＮＶ２）によって形成されるラッチを有
する。ＮＰＮトランジスタＱ０とｎチャンネルトランジ
スタＭＮ３によって駆動段を形成する。比較的強力なバ
イポーラ・トランジスタを使用してＢＩＣＭＯＳラッチ
／ドライバの出力をＨＩにし、一方、大部分のアプリケ
ーションでは、比較的弱いｎチャンネル素子はこの出力
をＬＯにするのに十分な強度を有している。書き込み用
ポート（ＷＰ）は書き込み用ビット線とインターフェー
スし、読み出し用ポート（ＲＰ）は読み出し用ビット線
とインターフェースする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に集積回路に関
し、更に詳しくは、ＢＩＣＭＯＳラッチ／ドライバ回路
に関する。とりわけ、このＢＩＣＭＯＳラッチ／ドライ
バ回路は、ドライバが出力をＨＩにするＮＰＮバイポー
ラ・トランジスタと出力をＬＯにするｎチャンネル・ト
ランジスタを有するＢＩＣＭＯＳゲート・アレイ・メモ
リ・セルに使用することができる。
【０００２】
【従来の技術】ＢＩＣＭＯＳ集積回路は、比較的高い駆
動電流を必要とする機能を果たすためのバイポーラ・ト
ランジスタを有しながら、なおＣＭＯＳ技術から得るこ
とのできる比較的高い密度と少ない電力消費を達成して
いる。本発明を適用することのできる特定の問題はゲー
ト・アレイ・メモリ・セルであり、このゲート・アレイ
・メモリ・セルは複雑なセンス増幅器を必要とせず、各
読み出しビット線に対して比較的多数の列を許容するこ
とのできる十分な駆動電流能力を有している。このメモ
リ・セルは最小数のトランジスタを使用するのが理想的
である。
【０００３】ＢＩＣＭＯＳゲート・アレイは、所定数の
バイポーラ・トランジスタとＣＭＯＳトランジスタの付
いたベース・セルを有する。例えば、テキサス・インス
ツールメント社の製造するＴＧＢ１０００ゲート・アレ
イは、１８個のトランジスタ、即ち６個のｐチャンネル
・トランジスタ、１０個のｎチャンネル・トランジスタ
及び２個のＮＰＮトランジスタの付いたベース・セルを
有している。
【０００４】
【発明が解決しようとする課題】図１及び２は、ＴＧＢ
１０００のゲート・アレイ・ベース・セルのようなセル
で実行することの可能な２つの代表的なデュアル・ポー
ト、デュアル・インバータ・メモリ・セルの構成を示
す。図１のメモリ・セルは８個のＣＭＯＳトランジスタ
を使用し、これらのトランジスタには、トランジスタが
２個の書き込み及び読み出し用の送信用ゲートが含まれ
ているが、これは、比較的複雑なセンス増幅器を必要と
し、４個の垂直ルートのチャンネルを使用しているの
で、不利である。図２のメモリ・セルは１１個のＣＭＯ
Ｓトランジスタを使用し、１つの出力ドライバ回路を有
するが、これは、比較的低い駆動能力（これによって読
み出し用ビット線の列の数が制限される）を有している
ため、不利である。
【０００５】更に、いずれの場合も、１つのＴＧＢ１０
００ベース・セルで１つのメモリ・セルしか実行するこ
とができないが、この理由は、いずれの構成も１０個の
使用可能なｎチャンネル・トランジスタの内の６個を使
用しているからである。従って、複雑なセンス増幅器を
必要とせず、各読み出し用ビット線のメモリ・セルの比
較的多数の列を可能にする十分な駆動を有するメモリ・
セルの構成に対する必要性が存在する。
【０００６】
【課題を解決するための手段】本発明は、駆動段にバイ
ポーラ・トランジスタを使用することにより、比較的合
計数量の少ないトランジスタを使用して比較的高い駆動
電流を与えるＢＩＣＭＯＳラッチ／ドライバである。代
表的な実施例では、ＢＩＣＭＯＳラッチ・ドライバは、
ゲート・アレイ・メモリ・セルに使用される。
【０００７】本発明の１つの特徴では、ＢＩＣＭＯＳラ
ッチ／ドライバはラッチ回路と少なくとも１つのバイポ
ーラ・トランジスタの付いたドライバ回路を有する。こ
のラッチ回路は、入力線に表れるデータをラッチする。
このドライバ回路は、ラッチ回路内のデータに従って出
力線の状態を制御する。本発明の他の特徴では、ＢＩＣ
ＭＯＳラッチ／ドライバを使用してＢＩＣＭＯＳメモリ
・セルを実行し、ここで書き込み用送信ゲートは書き込
み用ビット線とラッチ回路の間に接続され、読み出し用
送信ゲート回路は、ドライバ回路と読み出し用ビット線
の間に接続される。ラッチ回路は書き込用送信ゲートか
らデータをラッチし、ドライバ回路（少なくとも１個の
バイポーラ・トランジスタを含む）はラッチ回路内のデ
ータに従って読み出し用送信ゲートを介して読み出し用
ビット線の状態を制御する。
【０００８】代表的なポートが２つのＢＩＣＭＯＳメモ
リ・セルの場合、書き込み用送信ゲートと読み出し用送
信ゲートはＣＭＯＳトランジスタを使用して実行され
る。ラッチ回路は、２個のｐチャンネル／ｎチャンネル
ＭＯＳトランジスタ対を使用して交差接続された従来の
メモリ・ラッチである。ドライバ回路は、ｐチャンネル
／ｎチャンネル・トランジスタ対の一方に接続されたＮ
ＰＮバイポーラ・トランジスタとｎチャンネルＭＯＳト
ランジスタによって構成され、このバイポーラ・トラン
ジスタを使用して読み出し用ビット線をＨＩにし、一方
このｎチャンネル・トランジスタを使用して読み出し用
ビット線をＬＯにする。 本発明の技術的な利点は下記
の通りである。ＢＩＣＭＯＳラッチ／ドライバは駆動段
にバイポーラ・トランジスタを有し、これによってＣＭ
ＯＳトランジスタのみを使用する場合に得ることができ
るよりもはるかに高い出力駆動電流を得ることができ
る。１つの構成では、これはＮＰＮ／ｎチャンネル・駆
動段に接続された交差接続インバータのみを必要とす
る。駆動段には、より強力なバイポーラ・トランジスタ
を使用して出力をＨＩにすることが可能であり、これに
より、ＢＩＣＭＯＳラッチ／ドライバの後ろに別のバイ
ポーラ・ブースト・ドライバを使用する必要がなくな
る。代表的なＢＩＣＭＯＳメモリ・セルの場合、ＢＩＣ
ＭＯＳラッチ／ドライバは、関連する書き込み用及び読
み出し用送信ゲートと共に、複雑なセンス増幅器を使用
することなく動作可能であり、バイポーラ／ｎチャンネ
ル駆動段によって十分な電流駆動が与えられ、各読み出
しビット線に対して比較的多数の列を有するメモリ・セ
ルを使用することが可能になる。１つの構成では、ＢＩ
ＣＭＯＳメモリ・セルは９個のトランジスタ、即ち、３
個のｐチャンネル・トランジスタ、５個のｎチャンネル
・トランジスタ及び１個のＮＰＮトランジスタのみを使
用し、これによってＴＧＢ１０００のような１８個のト
ランジスタを有する１個のゲート・アレイ・ベース・セ
ルで２個のメモリ・セルを構成する個とが可能になる。
【０００９】
【実施例】本発明及びその特徴と利点を更に完全に理解
するため、添付図と組み合わせて本発明の代表的な実施
例についての以下の詳細な説明を参照する。ＢＩＣＭＯ
Ｓラッチ／ドライバの代表的な実施例の詳細な説明の構
成は下記の通りである。
【００１０】１．ＢＩＣＭＯＳラッチ／ドライバ ２．ポートが２個のＢＩＣＭＯＳメモリ・セル ２．１．ラッチ／ドライバ ２．２．書き込み／読み出しポート ３．結論 ＢＩＣＭＯＳラッチ／ドライバを内蔵する代表的なポー
トが２個のＢＩＣＭＯＳメモリ・セルは、ゲート・アレ
イ・ベース・セル内で実行するように構成される。しか
し、本発明は、一般的に駆動段にバイポーラ・トランジ
スタを有するＢＩＣＭＯＳラッチ・ドライバを内蔵する
全ての回路に対して適用することが可能である。 １．ＢＩＣＭＯＳラッチ／ドライバ ＢＩＣＭＯＳラッチ／ドライバは、ラッチ及び駆動段に
少なくとも１個のバイポーラ・トランジスタを有するド
ライバの組み合わせである。
【００１１】図３は、ＢＩＣＭＯＳラッチ・ドライバＬ
／Ｄを示す。これは、交差接続されたインバータＩＮＶ
１とＩＮＶ２によって形成されたラッチを有する。一般
的に、インバータは、ｐチャンネル／ｎチャンネル対の
ＭＯＳトランジスタによって形成される。駆動段はＮＰ
ＮトランジスタＱ０とｎチャンネル・トランジスタＭＮ
３によって形成される。比較的強力なバイポーラ・トラ
ンジスタを使用してＢＩＣＭＯＳラッチ／ドライバの出
力をＨＩにし、一方大部分の用途の場合、比較的弱いｎ
チャンネル素子は出力をＬＯにするのに十分な強度を有
している。 ２．ポートが２個のＢＩＣＭＯＳメモリ・セル 図４は、ポートが２個のメモリ・セル内のＢＩＣＭＯＳ
ラッチ／ドライバの代表的なアプリケーションを示す。
メモリ・セルは、書き込み用ビット線とインターフェー
スする書き込み用ポートＷＰ及び読み出し用ビット線と
インターフェースする読み出し用ポートＲＰと共に、基
本となるＢＩＣＭＯＳラッチ／ドライバ回路Ｌ／Ｄを有
する。
【００１２】ポートが２個のＢＩＣＭＯＳメモリ・セル
の代替として、ポートが１個のＢＩＣＭＯＳメモリ・セ
ル構成ではＢＩＣＭＯＳラッチ／ドライバ回路を使用す
ることができる。この構成の場合、メモリの読み出し用
ビット線と書き込み用ビット線は共に接続される。図５
は、ＢＩＣＭＯＳゲート・アレイ・ベース・セルで実行
することのできるような代表的なポートが２つのＢＩＣ
ＭＯＳメモリ・セルの概略を示す。書き込み用ポートＷ
Ｐはラッチ／ドライバＬ／Ｄを書き込み用ビット線ＷＢ
Ｌにインターフェースし、読み出し用ポートＲＰはラッ
チ／ドライバを読み出し用ビット線ＲＢＬにインタフェ
ースする。 ２．１．ラッチ／ドライバ ラッチ／ドライバＬ／Ｄはｐチャンネル・インバータと
ｎチャンネル・インバータＭＰ１／ＭＮ１とＭＰ２／Ｍ
Ｎ２によって形成される従来の交差接続メモリ・ラッチ
を有する。
【００１３】ＢＩＣＭＯＳドライバ／バッファ段は、バ
イポーラＮＰＮトランジスタＱ０とＮＭＯＳトランジス
タＮＭ３によって形成される。このバイポーラ・トラン
ジスタを使用して読み出し用ビット線ＲＢＬをＨＩに
し、一方ＮＭＯＳトランジスタを使用してこの読み出し
用ビット線をＬＯにする。駆動段にバイポーラ・トラン
ジスタを使用することにより、読み出しのためのアクセ
ス時間はＣＭＯＳ構成に対して削減される。更に、ＢＩ
ＣＭＯＳメモリ・セルは、特別のブーストドライバ回路
または複雑なセンス増幅器を使用することなく、比較的
多数のメモリ・セルの列として機能する読み出し用ビッ
ト線を駆動することができる。 ２．２書き込み／読み出しポート 書き込み用ポートＷＰはトランジスタＭＮ０とＭＰ０に
よって構成され、ＣＭＯＳ送信用ゲートを形成し、この
ＣＭＯＳ送信ゲートによってラッチ／ドライバＬ／Ｄが
書き込み用ビット線ＷＢＬに接続される。書き込み用ビ
ット線に論理値ＨＩまたはＬＯを載置し、書き込みイネ
ーブル線ＷＥと書き込みイネーブル相補線／ＷＥから書
き込み用ポートを動作可能にすることによりデータがラ
ッチに書き込まれる。
【００１４】上記の代替として、書き込み用ポートを１
個のＮＭＯＳパス・ゲートを使用して形成することがで
きる。１個のパス・ゲートを使用することにより、トラ
ンジスタの数は削減されるが、書き込み時間が増加する
ことにより、これに対応して性能が劣化する。書き込み
用ポートはＮＭＯＳトランジスタＭＮ４によって構成さ
れ、パス・ゲートを形成し、このパス・ゲートによって
ラッチ／ドライバＬ／Ｄが読みだし用ビット線ＲＢＬに
接続される。読み出し用ポートが読み出し用イネーブル
・ビット線ＲＥから動作されると、ラッチの内容を論理
値出力から読み出し（検出し）、これを読み出し用ビッ
ト線に載置することができる。 ３．結論 本発明を一定の代表的な実施例を参照して詳細に説明し
たが、これらの代表的な実施例の種々の変形及び代替例
が、当業者にとって明かである。従って、本発明は上記
の請求の範囲内にある全ての変形及び代替例を包含する
ものであると理解しなければならない。
【００１５】以上の記載に関連して、以下の各項を開示
する。 １．入力線に現れるデータをラッチし、これに従って出
力線の状態を制御するＢＩＣＭＯＳラッチ／ドライバに
於いて、上記のＢＩＣＭＯＳラッチ／ドライバは：上記
の入力線に現れるデータをラッチするラッチ回路；及び
少なくとも１つのバイポーラ・トランジスタを有し、上
記のラッチ回路のデータに従って上記の出力線の状態を
制御するドライバ回路；によって構成されることを特徴
とするＢＩＣＭＯＳラッチ／ドライバ。
【００１６】２．上記のラッチ回路は、ＣＭＯＳトラン
ジスタを使用して構成されることを特徴とする前記項１
記載のＢＩＣＭＯＳラッチ／ドライバ。 ３．上記のラッチ回路は、２つのインバータによって構
成されることを特徴とする前記項２記載のＢＩＣＭＯＳ
ラッチ／ドライバ。 ４．上記のドライバ回路は、上記の出力線をＨＩにする
ＮＰＮバイポーラ・トランジスタと上記の出力線をＬＯ
にするｎチャンネルＭＯＳトランジスタを有することを
特徴とする前記項１記載のＢＩＣＭＯＳラッチ／ドライ
バ。
【００１７】５．書き込み用ビット線からデータのビッ
ト値を記憶し、上記のデータ・ビット値を読み出し用ビ
ット線で使用可能にするＢＩＣＭＯＳメモリ・セルに於
いて、上記のＢＩＣＭＯＳメモリ・セルは：上記の書き
込み用ビット線からデータを受けるように接続された書
き込み用送信ゲート；上記の読み出し用ビット線にデー
タを出力するように接続された読み出し用送信ゲート；
上記の書き込み用入力回路からデータをラッチするラッ
チ回路；及び少なくとも１つのバイポーラ・トランジス
タを有し、上記のラッチ回路内の上記のデータに従って
上記の読み出し用送信ゲートを介して上記の読み出し用
ビット線の状態を制御するドライバ回路；によって構成
されることを特徴とするＢＩＣＭＯＳメモリ・セル。
【００１８】６．上記のラッチ回路は、ＣＭＯＳトラン
ジスタを使用して構成されることを特徴とする前記項５
記載のＢＩＣＭＯＳメモリ・セル。 ７．上記のラッチ回路は、２つのインバータによって構
成されることを特徴とする前記項６記載のＢＩＣＭＯＳ
メモリ・セル。 ８．上記のドライバ回路は、上記の読み出し用ビット線
をＨＩにするＮＰＮバイポーラ・トランジスタと上記の
読み出し用ビット線をＬＯにするｎチャンネル・トラン
ジスタを有することを特徴とする前記項５記載のＢＩＣ
ＭＯＳメモリ・セル。
【００１９】９．上記の書き込み用送信ゲートは、２つ
のＭＯＳトランジスタによって構成されることを特徴と
する前記項５記載のＢＩＣＭＯＳメモリ・セル。 １０．上記のメモリ・セルは、ポートが２つのメモリ・
アレイに含まれていることを特徴とする前記項５記載の
ＢＩＣＭＯＳメモリ・セル。 １１．上記のメモリ・セルは、ゲート・アレイ・ベース
・セル内で構成されることを特徴とする前記項５記載の
ＢＩＣＭＯＳメモリ・セル。
【００２０】１２．データのビット値をメモリ・セルに
記憶するＢＩＣＭＯＳメモリ・アレイに於いて、上記の
ＢＩＣＭＯＳメモリ・アレイは：少なくとも１本の書き
込み用ビット線；少なくとも１本の読み出し用ビット
線；及びそれぞれ上記の書き込み用ビット線と上記の読
み出し用ビット線の間に接続され、上記の書き込み用ビ
ット線から書き込まれ、上記の読み出し用ビット線に読
み出されるデータのビット値を記憶する複数のメモリ・
セル；によって構成され、各メモリ・セルは、少なくと
も１つのバイポーラ・トランジスタの付いたドライバ回
路を有し、上記のメモリ・セルに記憶されているデータ
に従って上記の読み出し用ビット線の状態を制御するこ
とを特徴とするＢＩＣＭＯＳメモリ・アレイ。
【００２１】１３．各メモリ・セルは：上記の書き込み
用ビット線からデータを受け取るように接続された書き
込み用送信ゲート；上記の読み出し用ビット線にデータ
を出力するように接続された読み出し用送信ゲート；及
び上記の書き込み用送信ゲートからデータをラッチする
ラッチ回路；によって更に構成されることを特徴とする
前記項１２記載のＢＩＣＭＯＳメモリ・アレイ。
【００２２】１４．上記の書き込み用送信ゲートは、２
つのＭＯＳトランジスタによって構成されることを特徴
とする前記項１３記載のＢＩＣＭＯＳメモリ・アレイ。 １５．上記のドライバ回路は、上記の読み出し用ビット
線をＨＩにするＮＰＮバイポーラ・トランジスタと上記
の読み出し用ビット線をＬＯにするｎチャンネル・トラ
ンジスタを有することを特徴とする前記項１２記載のＢ
ＩＣＭＯＳメモリ・セル。
【００２３】１６．上記のメモリ・アレイは、ポートが
２つのメモリ・アレイであることを特徴とする前記項５
記載のＢＩＣＭＯＳメモリ・アレイ。 １７．書き込み用ビット線からデータのビット値を記憶
し、上記のデータのビット値を読み出し用ビット線で使
用可能にするＢＩＣＭＯＳメモリ・セルを実行する方法
に於いて、上記の方法は：上記の書き込み用ビット線か
ら受け取ったデータをラッチするステップ；及び読み出
し動作のため、バイポーラ・トランジスタを使用して上
記の読み出し用ビット線をＨＩにするステップ、または
ＭＯＳトランジスタを使用して上記の読み出し用ビット
線をＬＯにするステップ；によって構成されることを特
徴とする前記項記載のＢＩＣＭＯＳメモリ・セル。
【００２４】１８．ＢＩＣＭＯＳラッチ／ドライバＬ／
Ｄを使用してＢＩＣＭＯＳゲート・アレイ・メモリ・セ
ルを実行する（図４）。このメモリ・セルは交差接続し
たインバータ（ＩＮＶ１とＩＮＶ２）によって形成され
るラッチを有する。ＮＰＮトランジスタＱ０とｎチャン
ネルトランジスタＭＮ３によって駆動段を形成する。比
較的強力なバイポーラ・トランジスタを使用してＢＩＣ
ＭＯＳラッチ／ドライバの出力をＨＩにし、一方、大部
分のアプリケーションでは、比較的弱いｎチャンネル素
子はこの出力をＬＯにするのに十分な強度を有してい
る。書き込み用ポート（ＷＰ）は書き込み用ビット線と
インターフェースし、読み出し用ポート（ＲＰ）は読み
出し用ビット線とインターフェースする。
【図面の簡単な説明】
【図１】ゲート・アレイの構成で使用される従来技術に
よるメモリ・セルを示す。
【図２】ゲート・アレイの構成で使用される従来技術に
よるメモリ・セルを示す
【図３】ＢＩＣＭＯＳラッチ／ドライバ回路と代表的な
ＢＩＣＭＯＳ・メモリ・セルのそれぞれの機能を示す。
【図４】ＢＩＣＭＯＳラッチ／ドライバ回路と代表的な
ＢＩＣＭＯＳ・メモリ・セルのそれぞれの機能を示す。
【図５】代表的なポートが２個のＢＩＣＭＯＳメモリ・
セルの概略図である。
【符号の説明】
Ｌ／Ｄ ＢＩＣＭＯＳラッチ・ドライバ ＩＮＶ１、ＩＮＶ２ インバータ ＷＰ 書き込みポー ＲＰ 読み出しポート Ｑ０ バイポーラＮＰＮトランジスタ ＭＮ３ ＮＭＯＳトランジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力線に現れるデータをラッチし、これ
    に従って出力線の状態を制御するＢＩＣＭＯＳラッチ／
    ドライバに於いて、上記のＢＩＣＭＯＳラッチ／ドライ
    バは： 上記の入力線に現れるデータをラッチするラッ
    チ回路；及び少なくとも１つのバイポーラ・トランジス
    タを有し、上記のラッチ回路のデータに従って上記の出
    力線の状態を制御するドライバ回路；によって構成され
    ることを特徴とするＢＩＣＭＯＳラッチ／ドライバ。
JP4134652A 1991-05-31 1992-05-27 ゲート・アレイ・メモリ・セル等用のｂｉｃｍｏｓラッチ／ドライバ回路 Pending JPH05166382A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/708944 1991-05-31
US07/708,944 US5347487A (en) 1991-05-31 1991-05-31 BICMOS latch/driver circuit, such as for a gate array memory cell

Publications (1)

Publication Number Publication Date
JPH05166382A true JPH05166382A (ja) 1993-07-02

Family

ID=24847805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4134652A Pending JPH05166382A (ja) 1991-05-31 1992-05-27 ゲート・アレイ・メモリ・セル等用のｂｉｃｍｏｓラッチ／ドライバ回路

Country Status (2)

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US (1) US5347487A (ja)
JP (1) JPH05166382A (ja)

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Publication number Publication date
US5347487A (en) 1994-09-13

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