JPH077090A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH077090A JPH077090A JP6034453A JP3445394A JPH077090A JP H077090 A JPH077090 A JP H077090A JP 6034453 A JP6034453 A JP 6034453A JP 3445394 A JP3445394 A JP 3445394A JP H077090 A JPH077090 A JP H077090A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- G—PHYSICS
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 動作速度が速く高集積度の半導体メモリ装置
を提供する。 【構成】 半導体メモリ装置はビットライン電流を増加
させるために対応するビットラインＢＬ−１、ＢＬ−
２、ＢＬ−３の結合されるバイポーラトランジスタで構
成される電流駆動トランジスタを含む。電流駆動トラン
ジスタＱ４、Ｑ５、Ｑ６のコレクタは接地されているウ
ェルで構成され、ベースは２つの隣接したストリング選
択トランジスタの共通ドレイン領域で構成される。電流
駆動トランジスタＱ４、Ｑ５、Ｑ６のエミッタは第１絶
縁層および第２絶縁層の間に形成されており、コンタク
トホールを通じてベース領域およびビットラインに結合
される別のポリシリコン層で構成される。そうでなけれ
ば、電流駆動トランジスタＱ４、Ｑ５、Ｑ６のエミッタ
は２つの隣接したストリング選択トランジスタの共通ド
レインとして作用するベース領域の中に形成されている
ドーピング領域となる。
を提供する。 【構成】 半導体メモリ装置はビットライン電流を増加
させるために対応するビットラインＢＬ−１、ＢＬ−
２、ＢＬ−３の結合されるバイポーラトランジスタで構
成される電流駆動トランジスタを含む。電流駆動トラン
ジスタＱ４、Ｑ５、Ｑ６のコレクタは接地されているウ
ェルで構成され、ベースは２つの隣接したストリング選
択トランジスタの共通ドレイン領域で構成される。電流
駆動トランジスタＱ４、Ｑ５、Ｑ６のエミッタは第１絶
縁層および第２絶縁層の間に形成されており、コンタク
トホールを通じてベース領域およびビットラインに結合
される別のポリシリコン層で構成される。そうでなけれ
ば、電流駆動トランジスタＱ４、Ｑ５、Ｑ６のエミッタ
は２つの隣接したストリング選択トランジスタの共通ド
レインとして作用するベース領域の中に形成されている
ドーピング領域となる。
Description
【産業上の利用分野】本発明は半導体メモリ装置に係
り、特にビット線電流が増加し高速で動作できる半導体
メモリ装置に関する。
り、特にビット線電流が増加し高速で動作できる半導体
メモリ装置に関する。
【従来の技術】半導体メモリ装置には読み取りおよび書
き込み動作の両者が可能なＲＡＭと読み取り動作のみが
可能なＲＯＭがある。ＲＡＭにはＤＲＡＭおよびＳＲＡ
Ｍがあり、ＲＯＭにはマスクＲＯＭおよびプログラマブ
ルＲＯＭ等がある。メモリはマトリックス形で配列され
ている多数のメモリセルを含んで構成され、各メモリセ
ルは少なくとも１つのワードラインおよび少なくとも１
つのビットラインにより限定される。ワードラインはメ
モリセルへのアクセスを制御する信号が印加されること
であり、ワードラインがアクティブなら、対応するメモ
リセルへのアクセスが許されそうでない場合にはアクセ
スが許されない。データはビットラインを通じてメモリ
セルへ伝達されたりメモリセルから伝達される。メモリ
データからのデータ検出はＮＡＮＤロジック回路および
ＮＯＲロジック回路を使用し、電源供給端子はロードを
通じてビットラインに結合されビットラインの他端はセ
ンス増幅器に結合される。ＮＡＮＤロジック回路を使用
するメモリ装置において、多数のメモリセルは１つのス
トリングを構成し、集積度の増加のために多数のストリ
ングは１つのビットラインに結合され得る。１つのビッ
トラインに結合されるストリングの数が増加するほどビ
ットラインの浮遊容量およびビットラインとストリング
の間に存する接合容量が増加し、結果的にビットライン
に関連された全体的な容量が増加し、それによりビット
ラインでの時間遅延が増加するようになる問題点があ
る。
き込み動作の両者が可能なＲＡＭと読み取り動作のみが
可能なＲＯＭがある。ＲＡＭにはＤＲＡＭおよびＳＲＡ
Ｍがあり、ＲＯＭにはマスクＲＯＭおよびプログラマブ
ルＲＯＭ等がある。メモリはマトリックス形で配列され
ている多数のメモリセルを含んで構成され、各メモリセ
ルは少なくとも１つのワードラインおよび少なくとも１
つのビットラインにより限定される。ワードラインはメ
モリセルへのアクセスを制御する信号が印加されること
であり、ワードラインがアクティブなら、対応するメモ
リセルへのアクセスが許されそうでない場合にはアクセ
スが許されない。データはビットラインを通じてメモリ
セルへ伝達されたりメモリセルから伝達される。メモリ
データからのデータ検出はＮＡＮＤロジック回路および
ＮＯＲロジック回路を使用し、電源供給端子はロードを
通じてビットラインに結合されビットラインの他端はセ
ンス増幅器に結合される。ＮＡＮＤロジック回路を使用
するメモリ装置において、多数のメモリセルは１つのス
トリングを構成し、集積度の増加のために多数のストリ
ングは１つのビットラインに結合され得る。１つのビッ
トラインに結合されるストリングの数が増加するほどビ
ットラインの浮遊容量およびビットラインとストリング
の間に存する接合容量が増加し、結果的にビットライン
に関連された全体的な容量が増加し、それによりビット
ラインでの時間遅延が増加するようになる問題点があ
る。
【発明が解決しようとする課題】本発明の目的は高速で
動作することのできる半導体メモリ装置を提供すること
である。
動作することのできる半導体メモリ装置を提供すること
である。
【課題を解決するための手段】前記目的を達成するため
に、本発明の１類型による半導体メモリ装置は多数のワ
ードラインと、多数のビットラインと、それぞれエミッ
タ、コレクタおよびベースを含んで、エミッタが対応す
るビットラインに結合されている多数の電流駆動トラン
ジスタと、それぞれ対応する電流駆動トランジスタのベ
ースと接地の間に直列で結合されている多数のメモリ素
子で構成されており、各メモリ素子は所定プログラムに
より第１メモリ素子と第２メモリ素子中選択されたいず
れか１つで構成されるものであり、第１メモリ素子は対
応するワードラインの信号に関係なく常に導通状態とな
り、第２メモリ素子は対応するワードラインの信号によ
り導通／遮断状態が異なるようになる多数のストリング
を具備する。実施例において、前記第１メモリ素子はデ
プリーションＭＯＳトランジスタであり、前記第２メモ
リ素子はエンハンスメントＭＯＳトランジスタより構成
される。また、ストリング選択信号が印加されるストリ
ング選択ラインと、それぞれ対応する電流駆動トランジ
スタのベースと対応するストリングの一端に直列で結合
されており、その自分のゲートが前記ストリング選択ラ
インに結合される多数のストリング選択トランジスタを
さらに含む。前記目的を達成するために、本発明の第２
類型による半導体メモリ装置は多数のワードラインと、
多数のビットラインと、それぞれ直列で結合された多数
のメモリ素子で構成され、一端が接地されるものであ
り、各メモリ素子は所定プログラムにより第１メモリ素
子と第２メモリ素子中選択されたいずれか１つで構成さ
れるが、第１メモリ素子は対応するワードラインの信号
に関係なく常に導通状態となり第２メモリ素子は対応す
るワードラインの信号により導通／遮断状態が異なるよ
うになる多数のストリングと、それぞれ対応するストリ
ング選択信号が印加される多数のストリング選択ライン
と、それぞれソース、ドレインおよびゲートを含むが、
ソースは対応するストリングの他端に結合されており、
ゲートは対応するストリング選択ラインに結合されてい
る多数のストリング選択トランジスタと、それぞれコレ
クタ、エミッタ、ベースを含んで構成されその自分のベ
ースが隣接した２つの選択トランジスタのドレインに共
通的に結合されており、その自分のエミッタが対応する
ビットラインに結合されている多数の電流駆動トランジ
スタを具備する。実施例において、前記第１メモリ素子
はデプリーションＭＯＳトランジスタであり、前記第２
メモリ素子はエンハンスメントＭＯＳトランジスタより
構成される。前記目的を達成するために、本発明の第３
類型による半導体ＳＲＡＭセル回路はビットラインと、
反転ビットラインと、ワードラインと、エミッタ、コレ
クタおよびベースを含んでその自分のエミッタが前記ビ
ットラインに結合されている第１電流駆動トランジスタ
と、エミッタ、コレクタおよびベースを含んでその自分
のエミッタが前記反転ビットラインに結合されている第
２電流駆動トランジスタと、第１ノードおよび第２ノー
ドを含んで第１ノードおよび第２ノードの間の電圧差を
以てデータをラッチするデータラッチ素子と、前記第１
電流駆動トランジスタのベースと前記データラッチ素子
の第１ノードの間に結合されており、前記ワードライン
信号により導通／遮断状態が決定される第１アクセスト
ランジスタと、前記第２電流駆動トランジスタのベース
と前記データラッチ素子の第２ノードの間に結合されて
おり前記ワードライン信号により導通／遮断状態が決定
される第２アクセストランジスタを具備する。前記目的
を達成するために、本発明の第４類型による半導体メモ
リ構造は半導体基板と、第１絶縁層を介し前記半導体基
板の上部に形成されている多数のワードラインと、第２
絶縁層を介し前記第１絶縁層の上部に形成されている多
数のビットラインと、前記半導体基板上に形成され、そ
れぞれ直列で結合されている多数のメモリ素子で構成さ
れその一端が接地されており、各メモリ素子は所定のプ
ログラムにより第１メモリ素子と第２メモリ素子中選択
されたいずれか１つで構成されるが第１メモリ素子は対
応するワードラインの信号に問わず常に導通状態となり
第２メモリ素子は対応するワードラインの信号に応じて
導通／遮断状態が異なるようになる多数のストリング
と、それぞれ対応するストリングメモリ素子の他端に結
合されているソース、対応するストリング選択信号が印
加されるゲートラインおよび相互隣接した２つ毎に１つ
ずつ形成されている共通ドレイン領域を有する多数のス
トリング選択トランジスタと、それぞれウェル領域で構
成されているコレクタ、前記ウェルの上部に位置する共
通ドレイン領域で構成されたベースおよび前記第１絶縁
層と前記第２絶縁層の間に形成されており、第１絶縁層
に形成されたコンタクトホールを通じて共通ドレイン領
域に結合され第２絶縁層に形成されているコンタクトホ
ールを通じて対応するビットラインに結合される半導体
層で構成されるエミッタを含む絶縁層上に形成されてい
る半導体層で構成される多数の電流駆動トランジスタを
具備する。実施例において、前記選択トランジスタの共
通ドレイン領域であると同時に前記電流駆動トランジス
タのベースとして作用する領域はＮ形の不純物が１０17
〜１０19dopants ／ｃｍ2の濃度でドーピングされてい
る。前記電流駆動トランジスタのエミッタとして作用す
る半導体層は 500Å〜 1,500Åの厚さのポリシリコン層
で構成される。前記電流駆動トランジスタのコレクタと
して作用するウェルには１０14〜１０16dopants ／ｃｍ
2の濃度の不純物がドーピングされている。前記目的を
達成するために、本発明の第５類型による半導体メモリ
構造は半導体基板と、第１絶縁層を介し前記半導体基板
の上部に形成されている多数のワードラインと、第２絶
縁層を介し前記第１絶縁層の上部に形成されている多数
のビットラインと、前記半導体基板上に形成され、それ
ぞれ直列で結合されている多数のメモリ素子で構成され
その一端が接地に結合され、各メモリ素子は所定プログ
ラムにより第１メモリ素子と第２メモリ素子中選択され
たいずれか１つで構成されるが、第１メモリ素子は対応
するワードラインの信号に関係なく常に導通状態となり
第２メモリ素子は対応するワードラインの信号により導
通／遮断状態が異なるようになる多数のストリングメモ
リ素子と、それぞれ対応するストリングメモリ素子の他
端に結合されているソース、対応するストリング選択信
号が印加されるゲートラインおよび共通ドレイン領域を
含むが、共通ドレイン領域が２つの隣接したストリング
選択トランジスタのドレインとして作用する多数の選択
トランジスタと、それぞれその自分のコレクタがウェル
領域で構成され、前記選択トランジスタの共通ドレイン
領域が前記ウェルの上部に位置しその自分のベースとし
て作用し、その自体のエミッタが前記共通ドレイン領域
内に形成されているドーピング領域より構成されるもの
であり、所定のコンタクトホールを通じて前記第２絶縁
層上に形成されている対応するビットラインに結合され
る多数の電流駆動トランジスタを具備する。実施例にお
いて、前記選択トランジスタの共通ドレイン領域である
と同時に前記電流駆動トランジスタのベースとして作用
する領域はＮ形の不純物が１０17〜１０19dopants ／ｃ
ｍ2の濃度でドーピングされており、 0.1μm 〜 0.5μm
の深さを有する。前記電流駆動トランジスタのコレク
タとして作用するウェルには１０14〜１０16dopants ／
ｃｍ2の濃度の不純物がドーピングされている。
に、本発明の１類型による半導体メモリ装置は多数のワ
ードラインと、多数のビットラインと、それぞれエミッ
タ、コレクタおよびベースを含んで、エミッタが対応す
るビットラインに結合されている多数の電流駆動トラン
ジスタと、それぞれ対応する電流駆動トランジスタのベ
ースと接地の間に直列で結合されている多数のメモリ素
子で構成されており、各メモリ素子は所定プログラムに
より第１メモリ素子と第２メモリ素子中選択されたいず
れか１つで構成されるものであり、第１メモリ素子は対
応するワードラインの信号に関係なく常に導通状態とな
り、第２メモリ素子は対応するワードラインの信号によ
り導通／遮断状態が異なるようになる多数のストリング
を具備する。実施例において、前記第１メモリ素子はデ
プリーションＭＯＳトランジスタであり、前記第２メモ
リ素子はエンハンスメントＭＯＳトランジスタより構成
される。また、ストリング選択信号が印加されるストリ
ング選択ラインと、それぞれ対応する電流駆動トランジ
スタのベースと対応するストリングの一端に直列で結合
されており、その自分のゲートが前記ストリング選択ラ
インに結合される多数のストリング選択トランジスタを
さらに含む。前記目的を達成するために、本発明の第２
類型による半導体メモリ装置は多数のワードラインと、
多数のビットラインと、それぞれ直列で結合された多数
のメモリ素子で構成され、一端が接地されるものであ
り、各メモリ素子は所定プログラムにより第１メモリ素
子と第２メモリ素子中選択されたいずれか１つで構成さ
れるが、第１メモリ素子は対応するワードラインの信号
に関係なく常に導通状態となり第２メモリ素子は対応す
るワードラインの信号により導通／遮断状態が異なるよ
うになる多数のストリングと、それぞれ対応するストリ
ング選択信号が印加される多数のストリング選択ライン
と、それぞれソース、ドレインおよびゲートを含むが、
ソースは対応するストリングの他端に結合されており、
ゲートは対応するストリング選択ラインに結合されてい
る多数のストリング選択トランジスタと、それぞれコレ
クタ、エミッタ、ベースを含んで構成されその自分のベ
ースが隣接した２つの選択トランジスタのドレインに共
通的に結合されており、その自分のエミッタが対応する
ビットラインに結合されている多数の電流駆動トランジ
スタを具備する。実施例において、前記第１メモリ素子
はデプリーションＭＯＳトランジスタであり、前記第２
メモリ素子はエンハンスメントＭＯＳトランジスタより
構成される。前記目的を達成するために、本発明の第３
類型による半導体ＳＲＡＭセル回路はビットラインと、
反転ビットラインと、ワードラインと、エミッタ、コレ
クタおよびベースを含んでその自分のエミッタが前記ビ
ットラインに結合されている第１電流駆動トランジスタ
と、エミッタ、コレクタおよびベースを含んでその自分
のエミッタが前記反転ビットラインに結合されている第
２電流駆動トランジスタと、第１ノードおよび第２ノー
ドを含んで第１ノードおよび第２ノードの間の電圧差を
以てデータをラッチするデータラッチ素子と、前記第１
電流駆動トランジスタのベースと前記データラッチ素子
の第１ノードの間に結合されており、前記ワードライン
信号により導通／遮断状態が決定される第１アクセスト
ランジスタと、前記第２電流駆動トランジスタのベース
と前記データラッチ素子の第２ノードの間に結合されて
おり前記ワードライン信号により導通／遮断状態が決定
される第２アクセストランジスタを具備する。前記目的
を達成するために、本発明の第４類型による半導体メモ
リ構造は半導体基板と、第１絶縁層を介し前記半導体基
板の上部に形成されている多数のワードラインと、第２
絶縁層を介し前記第１絶縁層の上部に形成されている多
数のビットラインと、前記半導体基板上に形成され、そ
れぞれ直列で結合されている多数のメモリ素子で構成さ
れその一端が接地されており、各メモリ素子は所定のプ
ログラムにより第１メモリ素子と第２メモリ素子中選択
されたいずれか１つで構成されるが第１メモリ素子は対
応するワードラインの信号に問わず常に導通状態となり
第２メモリ素子は対応するワードラインの信号に応じて
導通／遮断状態が異なるようになる多数のストリング
と、それぞれ対応するストリングメモリ素子の他端に結
合されているソース、対応するストリング選択信号が印
加されるゲートラインおよび相互隣接した２つ毎に１つ
ずつ形成されている共通ドレイン領域を有する多数のス
トリング選択トランジスタと、それぞれウェル領域で構
成されているコレクタ、前記ウェルの上部に位置する共
通ドレイン領域で構成されたベースおよび前記第１絶縁
層と前記第２絶縁層の間に形成されており、第１絶縁層
に形成されたコンタクトホールを通じて共通ドレイン領
域に結合され第２絶縁層に形成されているコンタクトホ
ールを通じて対応するビットラインに結合される半導体
層で構成されるエミッタを含む絶縁層上に形成されてい
る半導体層で構成される多数の電流駆動トランジスタを
具備する。実施例において、前記選択トランジスタの共
通ドレイン領域であると同時に前記電流駆動トランジス
タのベースとして作用する領域はＮ形の不純物が１０17
〜１０19dopants ／ｃｍ2の濃度でドーピングされてい
る。前記電流駆動トランジスタのエミッタとして作用す
る半導体層は 500Å〜 1,500Åの厚さのポリシリコン層
で構成される。前記電流駆動トランジスタのコレクタと
して作用するウェルには１０14〜１０16dopants ／ｃｍ
2の濃度の不純物がドーピングされている。前記目的を
達成するために、本発明の第５類型による半導体メモリ
構造は半導体基板と、第１絶縁層を介し前記半導体基板
の上部に形成されている多数のワードラインと、第２絶
縁層を介し前記第１絶縁層の上部に形成されている多数
のビットラインと、前記半導体基板上に形成され、それ
ぞれ直列で結合されている多数のメモリ素子で構成され
その一端が接地に結合され、各メモリ素子は所定プログ
ラムにより第１メモリ素子と第２メモリ素子中選択され
たいずれか１つで構成されるが、第１メモリ素子は対応
するワードラインの信号に関係なく常に導通状態となり
第２メモリ素子は対応するワードラインの信号により導
通／遮断状態が異なるようになる多数のストリングメモ
リ素子と、それぞれ対応するストリングメモリ素子の他
端に結合されているソース、対応するストリング選択信
号が印加されるゲートラインおよび共通ドレイン領域を
含むが、共通ドレイン領域が２つの隣接したストリング
選択トランジスタのドレインとして作用する多数の選択
トランジスタと、それぞれその自分のコレクタがウェル
領域で構成され、前記選択トランジスタの共通ドレイン
領域が前記ウェルの上部に位置しその自分のベースとし
て作用し、その自体のエミッタが前記共通ドレイン領域
内に形成されているドーピング領域より構成されるもの
であり、所定のコンタクトホールを通じて前記第２絶縁
層上に形成されている対応するビットラインに結合され
る多数の電流駆動トランジスタを具備する。実施例にお
いて、前記選択トランジスタの共通ドレイン領域である
と同時に前記電流駆動トランジスタのベースとして作用
する領域はＮ形の不純物が１０17〜１０19dopants ／ｃ
ｍ2の濃度でドーピングされており、 0.1μm 〜 0.5μm
の深さを有する。前記電流駆動トランジスタのコレク
タとして作用するウェルには１０14〜１０16dopants ／
ｃｍ2の濃度の不純物がドーピングされている。
【作用】本発明によるメモリはビットラインにメモリが
結合されコレクタが接地されるバイポーラ電流駆動トラ
ンジスタを含むものであり、電流駆動能力が向上されそ
れにより動作速度が増加する。
結合されコレクタが接地されるバイポーラ電流駆動トラ
ンジスタを含むものであり、電流駆動能力が向上されそ
れにより動作速度が増加する。
【実施例】以下、添付した図面に基づき本発明をさらに
詳しく説明する。図１は本発明の一類型によるメモリ装
置の概略的な回路図であり、ＮＡＮＤ−ＲＯＭのセルア
レイ構造の一部分を示した図面である。ＲＯＭにはＮＯ
Ｒロジックを使用するＮＯＲ−ＲＯＭとＮＡＮＤロジッ
クを使用するＮＡＮＤ−ＲＯＭがある。ＮＯＲ−ＲＯＭ
は各メモリセルが接地されているので、動作速度が非常
に速いという長所を有する反面、各セル毎にコンタクト
が要求されるので効果的にチップ面積を使用することが
できず、コストが高くなる短所がある。反面、ＮＡＮＤ
−ＲＯＭは効果的にチップ面積が使用できるという長所
を有するが、電流駆動能力が落ち、それにより動作速度
が低いという問題点がある。本発明の思想による電流駆
動トランジスタは特にＮＡＮＤ−ＲＯＭで効果的である
と見ることができる。図１を参照すれば、多数のワード
ライン（ＷＬ−１〜ＷＬ−８）と多数のビットライン
（ＢＬ−１〜ＢＬ−３）が形成されている。各ビットラ
インは所定負荷（Ｑ１〜Ｑ３）を通じて電源ソース端子
ＶDDに結合されており、１つのストリングのメモリセル
に貯蔵されているデータ中いずれか１つに対応するデー
タを伝送する。１つのストリングをなす多数のメモリセ
ルは相互直列で結合されており、図面に示した通りスト
リングの一端は接地に結合されており他端は電流駆動ト
ランジスタのベースに結合されている。１つのストリン
グは普通８個または１６個のメモリセルで構成される。
（図１で１つのストリングは８個のメモリセルより構成
されている）各メモリセルはワードラインカラムを有す
るマトリックス形で配列されており、所定のプログラム
により第１メモリ素子と第２メモリ素子中選択されたい
ずれか１つで構成される。第１メモリ素子はワードライ
ンの信号に関係なく常に導通状態となり、第２メモリ素
子はワードラインの信号により導通／遮断状態が決定さ
れる。電流駆動トランジスタＱ４、Ｑ５、Ｑ６がバイポ
ーラトランジスタより構成され、エミッタが対応するビ
ットラインに結合され、コレクタが接地され、ベースが
ストリングの１番目メモリセルに結合されている。望ま
しくは電流駆動トランジスタは垂直形トランジスタより
構成される。このような構造を有するＲＯＭの動作を見
ると、多数のワードライン中選択されたいずれか１つの
ワードラインにアクティブの信号が印加され、選択され
たワードラインに対応するメモリセルのプログラム状態
によるデータが各ビットラインを通じて検出される。即
ち、選択されたワードラインにおいて、メモリセルが第
１メモリ素子の場合には対応するビットラインは第１状
態となり、メモリセルが第２メモリセルの場合には対応
するビットラインは第２状態となる。ＲＯＭで各メモリ
セルをプログラミングする方法としてはフィールドオキ
サイドプログラミング、イオン注入プログラミング、ス
ルーホールコンタクトプログラミング等がある。フィー
ルドオキサイドプログラミングはゲートオキサイドの厚
さを異にすることによりＭＯＳトランジスタのスレショ
ルド電圧を異なるようにする方法である。イオン注入プ
ログラミングはチャネルに注入されるイオンの導電形を
異にすることによりＭＯＳトランジスタのスレショルド
電圧を異なるようにする方法である。ＮＡＮＤ−ＲＯＭ
で第１メモリ素子はチャネルにソース／ドレインの導電
形と同一の導電形の不純物を高濃度を注入することによ
り永久的に“オン”状態が保たれるようにする。スルー
ホールコンタクトプログラミングは選択的にコンタクト
ホールを形成する。ここで、第１メモリ素子がデプリー
ション形ＮＭＯＳトランジスタ（図４Ａ）であり、第２
メモリ素子がエンハンスメント形のＮＭＯＳトランジス
タ（図４Ｂ）より構成される場合の動作を見ると次の通
りである。選択されたワードラインには“ロー”レベル
である選択信号が印加され、エンハンスメント形のＮＭ
ＯＳトランジスタは“オフ”され対応するストリングに
流れる電流は遮断される。そして、対応するビットライ
ンの電位は“ハイ”レベルとなる。反面、デプリーショ
ン形のＮＭＯＳトランジスタはワードライン信号に関係
なく常に“オン”状態を維持するので、対応するストリ
ングを通じて電流が流れるようになり対応するビットラ
インの電位がほぼ接地電位（“ロー”レベル）と等しく
なる。図２は本発明の他の類型による半導体メモリ装置
を示した概略的な回路図であり、特にＮＡＮＤロジック
とＮＯＲロジックを兼用で使用するＲＯＭ回路である。
図２において、各ビットラインは少なくとも２以上のス
トリングと結合されている。各ストリングには対応する
ストリングを選択するための選択トランジスタＱ７、Ｑ
８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２が形成されている。
選択トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、
Ｑ１２のゲートはストリング選択信号が印加されるスト
リング選択ラインＳ−１、Ｓ−２に結合されている。こ
こで、ストリング選択ラインは選択的にいずれか１つの
みがアクティブされる。例えば、ストリング選択ライン
はＳ−１がアクティブされる場合にはＷＬ−１１〜ＷＬ
−１８として指定されるメモリセルよりなるストリング
が選択され、ストリング選択ラインはＳ−２がアクティ
ブされる場合にはＷＬ−２１〜ＷＬ−２８として指定さ
れるメモリセルよりなるストリングが選択される。電流
駆動トランジスタＱ４、Ｑ５、Ｑ６において、それぞれ
のベースは隣接した２つの選択トランジスタのドレイン
と結合されており、コレクタは接地されておりエミッタ
は対応するビットラインに結合されている。電流駆動ト
ランジスタのベースと隣接した２つの選択トランジスタ
のドレインは１つの領域で形成できる。このような構成
は具現の際要求されるチップの面積を増加させず電流駆
動ト１ンジスタをさらに含むようにできる。また、図２
とは異なり、多数個のストリングが１つの電流駆動トラ
ンジスタを共有するようにできる。図３は本発明のまた
他の類型による半導体ＲＯＭ装置の概略的な回路図であ
る。 図３で、各ビットラインＢＬ−１、ＢＬ−２、Ｂ
Ｌ−３は少なくとも３つのストリングに結合されてお
り、各ストリングは少なくとも２つの選択トランジスタ
を含む。もし選択ラインＳ１、Ｓ２にアクティブの信号
が印加されれば、選択トランジスタＱ１３、Ｑ１４、Ｑ
１５、Ｑ７、Ｑ８、Ｑ９が“オン”され、ワードライン
ＷＬ−１１〜ＷＬ−１８により限定されるストリングが
選択される。もし、選択ラインＳ３、Ｓ４にアクティブ
の信号が印加されれば、選択トランジスタＱ１０、Ｑ１
１、Ｑ１２、Ｑ１６、Ｑ１７、Ｑ１８が“オン”され、
ワードラインＷＬ−２１〜ＷＬ−２８により限定される
ストリングが選択される。図５は本発明のまた他の類型
による半導体ＳＲＡＭ装置の概略的な回路図であり、半
導体ＳＲＡＭメモリ装置はビットラインＢＬ、反転ビッ
トライン／ＢＬ、ワードラインＷＬ、２つの電流駆動ト
ランジスタＱ２１、Ｑ２４、２つのアクセストランジス
タＱ２２、Ｑ２３およびデータラッチ素子５０１を含
む。電流駆動トランジスタＱ２１において、エミッタは
ビットラインＢＬに結合されており、コレクタは接地さ
れており、ベースはアクセストランジスタＱ２２のドレ
インに結合されている。対応的に、電流駆動トランジス
タＱ２４のエミッタには前記反転ビットライン／ＢＬに
結合されており、コレクタは接地されており、ベースは
アクセストランジスタＱ２３のドレインに結合されてい
る。アクセストランジスタＱ２２、Ｑ２３のゲートはワ
ードラインＷＬに結合されており、アクセストランジス
タＱ２２のソースはノードＮ１に結合されており、アク
セストランジスタＱ２２のソースはノードＮ２に結合さ
れている。データラッチ素子５０１はノードＮ１および
ノードＮ２の間の電位差を以てデータを貯蔵する。この
ような構成を有するＳＲＡＭメモリセルはビットライン
に流れる電流が増加するので、動作速度が速くなるとい
う利点を有する。ここでも電流駆動トランジスタＱ２
１、Ｑ２４を垂直形バイポーラトランジスタで構成する
ことが望ましい。図６は図５に示したデータラッチ素子
の一例を示したものであり、データラッチ素子は２つの
ロードＬ１、Ｌ２および２つのフルダウントランジスタ
Ｑ２５、Ｑ２６を含む。図６を参照すれば、電源供給端
子ＶCCとノードＮ１の間に負荷Ｌ１が結合されており、
電源供給端子ＶCCとノードＮ２の間に負荷Ｌ２が結合さ
れている。トランジスタＱ２５のドレインおよびソース
はそれぞれノードＮ１および接地に結合されており、ゲ
ートはノードＮ２および接地に結合されており、トラン
ジスタＱ２６のドレインソースはそれぞれノードＮ２お
よび接地に結合されており、トレンジスタＱ２６のゲー
トはノードＮ１に結合されている。このような構造は２
つの安定状態を有するが、一方の状態ではノードＮ１が
“ハイ”レベルでありノードＮ２が“ロー”レベルであ
り、他方の状態ではノードＮ１が“ロー”レベルであり
ノードＮ２が“ハイ”レベルである。図７は図３に示し
た半導体ＲＯＭ装置の一部分に対応する半導体構造の一
例を示す平面図である。図７において、７０６Ａ、７０
６Ｂはそれぞれストリング選択トランジスタのゲートと
して作用するストリング選択ラインを示す。７０８Ａ〜
７０８Ｈはワードラインを示すが、各メモリ素子はエン
ハンスメントＭＯＳトランジスタとデプリーションＭＯ
Ｓトランジスタ中選択されたいずれか１つで構成され
る。また、各ワードラインはメモリ素子である対応する
ＭＯＳトランジスタのゲートとして作用する。７０１は
Ｐ形不純物をドーピングされたポリシリコン層より構成
された電流駆動トランジスタのエミッタ領域を示す。７
０２は電流駆動トランジスタのベースを示し、７０３は
ベースとエミッタとの内部接続およびエミッタとビット
ラインとの内部接続のためのコンタクトホールを示す。
７０４はビットラインを示し、７０７はソース／ドレイ
ン形成のためのイオン注入の際用いられる防止マスクを
示す。７１０はソース／ドレインおよびチャネルが形成
されるアクティブ領域を示す。図８は図７の線VIII−VI
IIでの断面図である。図８で、半導体基板８０１上には
電流駆動トランジスタのコレクタとして作用するＰ形の
ウェル７０５が形成されている。ここで、Ｐ形のウェル
７０５は接地されることができ、接地より低い電位を供
給するノードに結合されることもできる。ドーピング領
域７０２は電流駆動トランジスタのベースおよび２つの
隣接したストリング選択トランジスタの共通ドレインと
して作用する。８０２、８０３は２つの隣接したストリ
ング選択トランジスタのソース領域を示す。半導体層７
０１は絶縁層８０４および絶縁層８０５の間に形成され
ており、電流駆動トランジスタのエミッタとして作用す
る。半導体層７０１は絶縁層８０４に形成されているコ
ンタクトホールを通じてドーピング領域７０２に結合さ
れると同時に絶縁層８０５に形成されているコンタクト
ホールを通じて対応するビットラインに結合される。図
９Ａ〜図１１Ｇは本発明により、図７に示した電流駆動
トランジスタの構造およびその隣接構造の製造工程を示
す断面図である。図９Ａを参照すれば、Ｐ形のウェル７
０５が半導体基板８０１上に形成された後、ゲート絶縁
膜８０４Ａおよびポリシリコンゲート７０６ＡがＰ形の
ウェル７０５の上に形成される。ここで、ポリシリコン
ゲート７０６Ａは各ストリング選択ラインとして作用す
る。また、ワードライン７０８Ａ〜７０８Ｈはポリシリ
コンゲート７０６Ａの形成工程と同じ工程で形成され
る。リンのようなＮ形の不純物９０１、ｎ−ドーピング
領域８０２Ａ、７０２Ａ、８０３Ａを形成するために3.
2×１０13 dopants／ｃｍ2の濃度で６０KeV のエネルギ
ーで注入される。ドーピング領域８０２Ａは１つの選択
トランジスタのソースを限定し、ドーピング領域８０３
Ａは他の１つの選択トランジスタのソースを限定し、ド
ーピング領域７０２Ａは２つの隣接したトランジスタの
共通ドレインおよび電流駆動トランジスタのベースを限
定する。次いで、図９Ｂに示した通り、ドーピング領域
７０２Ａの一部を露出させるフォトレジストマスクパタ
ーン９０２がフォトリソグラフィ工程により形成された
後、リンのようなＮ形の不純物が２×１０13〜６×１０
13 dopants／ｃｍ2の濃度で１００KeV 〜１８０KeV の
エネルギーをもって注入され、ｎ−ドーピング領域７０
２を形成する。ここで、ドーピング領域８０２Ａ、８０
３Ａとドーピング領域７０２との短絡およびパンチスル
ーを防止するために、ドーピング領域７０２とポリシリ
コンゲート７０６Ａとの間の距離とドーピング領域７０
２の深さを調節する。図１０Ｃを参照すれば、スペーサ
８０４Ｂが各ポリシリコンゲート７０６Ａの側面上に形
成される。ソース領域８０２Ａ、８０３Ａを露出させる
フォトレジストマスクパターン９０４が形成された後、
イオン注入９０５が遂行されるが、アセニックＡｓのよ
うなＮ形の不純物が５×１０15 dopants／ｃｍ2の濃度
で４０KeV のエネルギーをもってドーピングされ、各選
択トランジスタのＬＤＤ構造ソース領域８０２、８０３
を形成する。マスク９０４を取り除いた後、層間絶縁膜
としてＨＴＯ層８０４ＣおよびＢＰＳＧ層８０４Ｄを順
次的に形成する。次に、ＢＰＳＧ層８０４Ｄの表面上
に、コンタクトホールを限定するフォトレジストマスク
パターン９０６を形成してから絶縁層８０４Ｄ、８０４
Ｃを選択的に食刻しコンタクトホールを形成する。次い
で、図１０Ｅに示した通り、フォトレジストマスクパタ
ーン９０６を取り除きｐ +ポリシリコン層７０１Ａを 50
0〜 1,500Åの厚さで形成するが、層間絶縁層８０４
Ｃ、８０４Ｄに形成されているコンタクトホールを通じ
てドーピング領域７０２に結合されるようにする。ここ
で、ｐ+ポリシリコン層７０１Ａの形成はイン−シチュ
ー（in-situ ）蒸着工程で遂行されたり、不純物のドー
ピングされていないポリシリコン層を蒸着した後ボロン
Ｂをドーピングすることにより遂行される。その後、電
流駆動トランジスタのエミッタを限定するフォトレジス
トマスクパターン９０７を使用しｐ+ポリシリコン層７
０１Ａを選択的に食刻する。図１１Ｆを参照すれば、Ｂ
ＰＳＧ層間絶縁層８０４Ｄおよびｐ+ポリシリコン層７
０１Ａの表面上には、層間絶縁層としてＨＴＯ／ＢＰＳ
Ｇ層８０５が蒸着された後リフロー工程が遂行されＨＴ
Ｏ／ＢＰＳＧ層８０５の表面を平坦化させる。次に、ｐ
+ポリシリコンエミッタ層７０１を露出させるコンタク
トホールを限定するフォトレジストマスクパターン９０
８をフォトリソグラフィ工程により形成した後、ＨＴＯ
／ＢＰＳＧ層間絶縁層８０５を選択的に食刻してコンタ
クトホールを形成する。その後、図１１Ｇのように、ア
ルミニウムのような金属で構成されたビットライン７０
４が結果物上に形成され、ビットライン７０４がｐ+ポ
リシリコン層７０１に結合される。図１２は図３に示し
た半導体ＲＯＭ装置の一部分に対応する半導体構造の他
の例を示す平面図である。図１２で、７０６Ａ、７０６
Ｂはストリング選択ラインを示し、７０８Ａ〜７０８Ｈ
はワードラインを示す。１００２は電流駆動トランジス
タのエミッタ領域を示し、１００３は電流駆動トランジ
スタのベースを示す。１００１は電流駆動トランジスタ
のエミッタとビットラインとの内部接続のためのコンタ
クトホールを示す。７０４はビットラインを示し、７０
７はソース／ドレイン形成のためのイオン注入の際用い
られる防止マスクを示す。７１０はＮ+ ソース、ドレイ
ンおよびチャネルを形成するためのアクティブ領域を示
す。図１３は図１２の線XIII−XIIIでの断面図である。
図１３において、ドーピング領域１００３は２つの隣接
した選択トランジスタの共通ドレインと同時に電流駆動
トランジスタのベースとして作用する。ドーピング領域
１０２は電流駆動トランジスタのエミッタとして作用し
絶縁層１００４に形成されているコンタクトホールを通
じて対応するビットライン７０４に結合されている。図
１４Ａ〜図１５Ｆは本発明により、図１０に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。図１４Ａを参照すれば、電流駆動
トランジスタのコレクタとして作用するＰ形のウェル７
０５が半導体基板８０１上に形成されてからゲート絶縁
膜１００４Ａおよびポリシリコンゲート７０６ＡがＰ形
ウェル７０５の上に形成される。Ｎ形不純物１２０１が
注入されｎ-ドーピング領域８０２Ａ、１００３Ａ、８
０３Ａが形成される。次に、図１４Ｂに示した通り、ド
ーピング領域１００３Ａの一部を露出させるフォトレジ
ストマスクパターン１２０２がフォトリソグラフィ工程
により形成された後、リンのようなＮ形の不純物１２０
３が２×１０13〜６×１０13 dopants／ｃｍ2の濃度で
１３０KeV 〜１８０KeV のエネルギーをもって注入さ
れ、ｎドーピング領域１００３を形成する。マスクパタ
ーン１２０２を取り除いた後図１４Ｃに示した通り、電
流駆動トランジスタのエミッタを限定するフォトレジス
トマスクパターン１２０４を形成してからエミッタ形成
のためのイオン注入１２０５を遂行するがＢＦ2 +のよ
うなＰ形不純物を２×１０15〜４×１０15 dopants／ｃ
ｍ2の濃度で４０KeV 〜８０KeV のエネルギーで注入す
る。次に、マスクパターン１２０４を取り除いた後図１
４Ｄに示した通りスペース１００４Ｂを各ポリシリコン
ゲート７０６Ａの側面上に形成する。２つの隣接したス
トリング選択トランジスタのソース領域８０２Ａ、８０
３Ａを露出させるフォトレジストマスクパターン１２０
７を形成してからイオン注入１２０７を遂行するが、ア
セニックＡｓのようなＮ形不純物を５×１０15 dopants
／ｃｍ2の濃度で４０KeV のエネルギーをもって注入さ
せ各選択トランジスタのＬＤＤ構造のソース領域８０
２、８０３を形成する。マスクパターン１２０６を取り
除いた後、ＨＴＯ層１００４ＣおよびＢＰＳＧ層１００
４Ｄを層間絶縁層として順次的に形成する（図１５
Ｅ）。次に、ＢＰＳＧ層１００４Ｄの表面上に、コンタ
クトホールを限定するフォトレジストマスクパターン１
２０８を形成してから絶縁層１００４Ｃ、１００４Ｄを
選択的に食刻してコンタクトホールを形成する。次い
で、図１５Ｆに示した通り、フォトレジストマスクパタ
ーン１２０８を取り除いた後アルミニウムのような金属
で構成されるビットライン７０４を結果物上に形成する
が、ビットライン７０４はエミッタ領域１００２に結合
される。以上、本発明を具体的な例を挙げて説明した
が、本発明は前記実施例に限らず本発明の思想を逸脱し
ない範囲で種々の改変をなし得ることは無論である。
詳しく説明する。図１は本発明の一類型によるメモリ装
置の概略的な回路図であり、ＮＡＮＤ−ＲＯＭのセルア
レイ構造の一部分を示した図面である。ＲＯＭにはＮＯ
Ｒロジックを使用するＮＯＲ−ＲＯＭとＮＡＮＤロジッ
クを使用するＮＡＮＤ−ＲＯＭがある。ＮＯＲ−ＲＯＭ
は各メモリセルが接地されているので、動作速度が非常
に速いという長所を有する反面、各セル毎にコンタクト
が要求されるので効果的にチップ面積を使用することが
できず、コストが高くなる短所がある。反面、ＮＡＮＤ
−ＲＯＭは効果的にチップ面積が使用できるという長所
を有するが、電流駆動能力が落ち、それにより動作速度
が低いという問題点がある。本発明の思想による電流駆
動トランジスタは特にＮＡＮＤ−ＲＯＭで効果的である
と見ることができる。図１を参照すれば、多数のワード
ライン（ＷＬ−１〜ＷＬ−８）と多数のビットライン
（ＢＬ−１〜ＢＬ−３）が形成されている。各ビットラ
インは所定負荷（Ｑ１〜Ｑ３）を通じて電源ソース端子
ＶDDに結合されており、１つのストリングのメモリセル
に貯蔵されているデータ中いずれか１つに対応するデー
タを伝送する。１つのストリングをなす多数のメモリセ
ルは相互直列で結合されており、図面に示した通りスト
リングの一端は接地に結合されており他端は電流駆動ト
ランジスタのベースに結合されている。１つのストリン
グは普通８個または１６個のメモリセルで構成される。
（図１で１つのストリングは８個のメモリセルより構成
されている）各メモリセルはワードラインカラムを有す
るマトリックス形で配列されており、所定のプログラム
により第１メモリ素子と第２メモリ素子中選択されたい
ずれか１つで構成される。第１メモリ素子はワードライ
ンの信号に関係なく常に導通状態となり、第２メモリ素
子はワードラインの信号により導通／遮断状態が決定さ
れる。電流駆動トランジスタＱ４、Ｑ５、Ｑ６がバイポ
ーラトランジスタより構成され、エミッタが対応するビ
ットラインに結合され、コレクタが接地され、ベースが
ストリングの１番目メモリセルに結合されている。望ま
しくは電流駆動トランジスタは垂直形トランジスタより
構成される。このような構造を有するＲＯＭの動作を見
ると、多数のワードライン中選択されたいずれか１つの
ワードラインにアクティブの信号が印加され、選択され
たワードラインに対応するメモリセルのプログラム状態
によるデータが各ビットラインを通じて検出される。即
ち、選択されたワードラインにおいて、メモリセルが第
１メモリ素子の場合には対応するビットラインは第１状
態となり、メモリセルが第２メモリセルの場合には対応
するビットラインは第２状態となる。ＲＯＭで各メモリ
セルをプログラミングする方法としてはフィールドオキ
サイドプログラミング、イオン注入プログラミング、ス
ルーホールコンタクトプログラミング等がある。フィー
ルドオキサイドプログラミングはゲートオキサイドの厚
さを異にすることによりＭＯＳトランジスタのスレショ
ルド電圧を異なるようにする方法である。イオン注入プ
ログラミングはチャネルに注入されるイオンの導電形を
異にすることによりＭＯＳトランジスタのスレショルド
電圧を異なるようにする方法である。ＮＡＮＤ−ＲＯＭ
で第１メモリ素子はチャネルにソース／ドレインの導電
形と同一の導電形の不純物を高濃度を注入することによ
り永久的に“オン”状態が保たれるようにする。スルー
ホールコンタクトプログラミングは選択的にコンタクト
ホールを形成する。ここで、第１メモリ素子がデプリー
ション形ＮＭＯＳトランジスタ（図４Ａ）であり、第２
メモリ素子がエンハンスメント形のＮＭＯＳトランジス
タ（図４Ｂ）より構成される場合の動作を見ると次の通
りである。選択されたワードラインには“ロー”レベル
である選択信号が印加され、エンハンスメント形のＮＭ
ＯＳトランジスタは“オフ”され対応するストリングに
流れる電流は遮断される。そして、対応するビットライ
ンの電位は“ハイ”レベルとなる。反面、デプリーショ
ン形のＮＭＯＳトランジスタはワードライン信号に関係
なく常に“オン”状態を維持するので、対応するストリ
ングを通じて電流が流れるようになり対応するビットラ
インの電位がほぼ接地電位（“ロー”レベル）と等しく
なる。図２は本発明の他の類型による半導体メモリ装置
を示した概略的な回路図であり、特にＮＡＮＤロジック
とＮＯＲロジックを兼用で使用するＲＯＭ回路である。
図２において、各ビットラインは少なくとも２以上のス
トリングと結合されている。各ストリングには対応する
ストリングを選択するための選択トランジスタＱ７、Ｑ
８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２が形成されている。
選択トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、
Ｑ１２のゲートはストリング選択信号が印加されるスト
リング選択ラインＳ−１、Ｓ−２に結合されている。こ
こで、ストリング選択ラインは選択的にいずれか１つの
みがアクティブされる。例えば、ストリング選択ライン
はＳ−１がアクティブされる場合にはＷＬ−１１〜ＷＬ
−１８として指定されるメモリセルよりなるストリング
が選択され、ストリング選択ラインはＳ−２がアクティ
ブされる場合にはＷＬ−２１〜ＷＬ−２８として指定さ
れるメモリセルよりなるストリングが選択される。電流
駆動トランジスタＱ４、Ｑ５、Ｑ６において、それぞれ
のベースは隣接した２つの選択トランジスタのドレイン
と結合されており、コレクタは接地されておりエミッタ
は対応するビットラインに結合されている。電流駆動ト
ランジスタのベースと隣接した２つの選択トランジスタ
のドレインは１つの領域で形成できる。このような構成
は具現の際要求されるチップの面積を増加させず電流駆
動ト１ンジスタをさらに含むようにできる。また、図２
とは異なり、多数個のストリングが１つの電流駆動トラ
ンジスタを共有するようにできる。図３は本発明のまた
他の類型による半導体ＲＯＭ装置の概略的な回路図であ
る。 図３で、各ビットラインＢＬ−１、ＢＬ−２、Ｂ
Ｌ−３は少なくとも３つのストリングに結合されてお
り、各ストリングは少なくとも２つの選択トランジスタ
を含む。もし選択ラインＳ１、Ｓ２にアクティブの信号
が印加されれば、選択トランジスタＱ１３、Ｑ１４、Ｑ
１５、Ｑ７、Ｑ８、Ｑ９が“オン”され、ワードライン
ＷＬ−１１〜ＷＬ−１８により限定されるストリングが
選択される。もし、選択ラインＳ３、Ｓ４にアクティブ
の信号が印加されれば、選択トランジスタＱ１０、Ｑ１
１、Ｑ１２、Ｑ１６、Ｑ１７、Ｑ１８が“オン”され、
ワードラインＷＬ−２１〜ＷＬ−２８により限定される
ストリングが選択される。図５は本発明のまた他の類型
による半導体ＳＲＡＭ装置の概略的な回路図であり、半
導体ＳＲＡＭメモリ装置はビットラインＢＬ、反転ビッ
トライン／ＢＬ、ワードラインＷＬ、２つの電流駆動ト
ランジスタＱ２１、Ｑ２４、２つのアクセストランジス
タＱ２２、Ｑ２３およびデータラッチ素子５０１を含
む。電流駆動トランジスタＱ２１において、エミッタは
ビットラインＢＬに結合されており、コレクタは接地さ
れており、ベースはアクセストランジスタＱ２２のドレ
インに結合されている。対応的に、電流駆動トランジス
タＱ２４のエミッタには前記反転ビットライン／ＢＬに
結合されており、コレクタは接地されており、ベースは
アクセストランジスタＱ２３のドレインに結合されてい
る。アクセストランジスタＱ２２、Ｑ２３のゲートはワ
ードラインＷＬに結合されており、アクセストランジス
タＱ２２のソースはノードＮ１に結合されており、アク
セストランジスタＱ２２のソースはノードＮ２に結合さ
れている。データラッチ素子５０１はノードＮ１および
ノードＮ２の間の電位差を以てデータを貯蔵する。この
ような構成を有するＳＲＡＭメモリセルはビットライン
に流れる電流が増加するので、動作速度が速くなるとい
う利点を有する。ここでも電流駆動トランジスタＱ２
１、Ｑ２４を垂直形バイポーラトランジスタで構成する
ことが望ましい。図６は図５に示したデータラッチ素子
の一例を示したものであり、データラッチ素子は２つの
ロードＬ１、Ｌ２および２つのフルダウントランジスタ
Ｑ２５、Ｑ２６を含む。図６を参照すれば、電源供給端
子ＶCCとノードＮ１の間に負荷Ｌ１が結合されており、
電源供給端子ＶCCとノードＮ２の間に負荷Ｌ２が結合さ
れている。トランジスタＱ２５のドレインおよびソース
はそれぞれノードＮ１および接地に結合されており、ゲ
ートはノードＮ２および接地に結合されており、トラン
ジスタＱ２６のドレインソースはそれぞれノードＮ２お
よび接地に結合されており、トレンジスタＱ２６のゲー
トはノードＮ１に結合されている。このような構造は２
つの安定状態を有するが、一方の状態ではノードＮ１が
“ハイ”レベルでありノードＮ２が“ロー”レベルであ
り、他方の状態ではノードＮ１が“ロー”レベルであり
ノードＮ２が“ハイ”レベルである。図７は図３に示し
た半導体ＲＯＭ装置の一部分に対応する半導体構造の一
例を示す平面図である。図７において、７０６Ａ、７０
６Ｂはそれぞれストリング選択トランジスタのゲートと
して作用するストリング選択ラインを示す。７０８Ａ〜
７０８Ｈはワードラインを示すが、各メモリ素子はエン
ハンスメントＭＯＳトランジスタとデプリーションＭＯ
Ｓトランジスタ中選択されたいずれか１つで構成され
る。また、各ワードラインはメモリ素子である対応する
ＭＯＳトランジスタのゲートとして作用する。７０１は
Ｐ形不純物をドーピングされたポリシリコン層より構成
された電流駆動トランジスタのエミッタ領域を示す。７
０２は電流駆動トランジスタのベースを示し、７０３は
ベースとエミッタとの内部接続およびエミッタとビット
ラインとの内部接続のためのコンタクトホールを示す。
７０４はビットラインを示し、７０７はソース／ドレイ
ン形成のためのイオン注入の際用いられる防止マスクを
示す。７１０はソース／ドレインおよびチャネルが形成
されるアクティブ領域を示す。図８は図７の線VIII−VI
IIでの断面図である。図８で、半導体基板８０１上には
電流駆動トランジスタのコレクタとして作用するＰ形の
ウェル７０５が形成されている。ここで、Ｐ形のウェル
７０５は接地されることができ、接地より低い電位を供
給するノードに結合されることもできる。ドーピング領
域７０２は電流駆動トランジスタのベースおよび２つの
隣接したストリング選択トランジスタの共通ドレインと
して作用する。８０２、８０３は２つの隣接したストリ
ング選択トランジスタのソース領域を示す。半導体層７
０１は絶縁層８０４および絶縁層８０５の間に形成され
ており、電流駆動トランジスタのエミッタとして作用す
る。半導体層７０１は絶縁層８０４に形成されているコ
ンタクトホールを通じてドーピング領域７０２に結合さ
れると同時に絶縁層８０５に形成されているコンタクト
ホールを通じて対応するビットラインに結合される。図
９Ａ〜図１１Ｇは本発明により、図７に示した電流駆動
トランジスタの構造およびその隣接構造の製造工程を示
す断面図である。図９Ａを参照すれば、Ｐ形のウェル７
０５が半導体基板８０１上に形成された後、ゲート絶縁
膜８０４Ａおよびポリシリコンゲート７０６ＡがＰ形の
ウェル７０５の上に形成される。ここで、ポリシリコン
ゲート７０６Ａは各ストリング選択ラインとして作用す
る。また、ワードライン７０８Ａ〜７０８Ｈはポリシリ
コンゲート７０６Ａの形成工程と同じ工程で形成され
る。リンのようなＮ形の不純物９０１、ｎ−ドーピング
領域８０２Ａ、７０２Ａ、８０３Ａを形成するために3.
2×１０13 dopants／ｃｍ2の濃度で６０KeV のエネルギ
ーで注入される。ドーピング領域８０２Ａは１つの選択
トランジスタのソースを限定し、ドーピング領域８０３
Ａは他の１つの選択トランジスタのソースを限定し、ド
ーピング領域７０２Ａは２つの隣接したトランジスタの
共通ドレインおよび電流駆動トランジスタのベースを限
定する。次いで、図９Ｂに示した通り、ドーピング領域
７０２Ａの一部を露出させるフォトレジストマスクパタ
ーン９０２がフォトリソグラフィ工程により形成された
後、リンのようなＮ形の不純物が２×１０13〜６×１０
13 dopants／ｃｍ2の濃度で１００KeV 〜１８０KeV の
エネルギーをもって注入され、ｎ−ドーピング領域７０
２を形成する。ここで、ドーピング領域８０２Ａ、８０
３Ａとドーピング領域７０２との短絡およびパンチスル
ーを防止するために、ドーピング領域７０２とポリシリ
コンゲート７０６Ａとの間の距離とドーピング領域７０
２の深さを調節する。図１０Ｃを参照すれば、スペーサ
８０４Ｂが各ポリシリコンゲート７０６Ａの側面上に形
成される。ソース領域８０２Ａ、８０３Ａを露出させる
フォトレジストマスクパターン９０４が形成された後、
イオン注入９０５が遂行されるが、アセニックＡｓのよ
うなＮ形の不純物が５×１０15 dopants／ｃｍ2の濃度
で４０KeV のエネルギーをもってドーピングされ、各選
択トランジスタのＬＤＤ構造ソース領域８０２、８０３
を形成する。マスク９０４を取り除いた後、層間絶縁膜
としてＨＴＯ層８０４ＣおよびＢＰＳＧ層８０４Ｄを順
次的に形成する。次に、ＢＰＳＧ層８０４Ｄの表面上
に、コンタクトホールを限定するフォトレジストマスク
パターン９０６を形成してから絶縁層８０４Ｄ、８０４
Ｃを選択的に食刻しコンタクトホールを形成する。次い
で、図１０Ｅに示した通り、フォトレジストマスクパタ
ーン９０６を取り除きｐ +ポリシリコン層７０１Ａを 50
0〜 1,500Åの厚さで形成するが、層間絶縁層８０４
Ｃ、８０４Ｄに形成されているコンタクトホールを通じ
てドーピング領域７０２に結合されるようにする。ここ
で、ｐ+ポリシリコン層７０１Ａの形成はイン−シチュ
ー（in-situ ）蒸着工程で遂行されたり、不純物のドー
ピングされていないポリシリコン層を蒸着した後ボロン
Ｂをドーピングすることにより遂行される。その後、電
流駆動トランジスタのエミッタを限定するフォトレジス
トマスクパターン９０７を使用しｐ+ポリシリコン層７
０１Ａを選択的に食刻する。図１１Ｆを参照すれば、Ｂ
ＰＳＧ層間絶縁層８０４Ｄおよびｐ+ポリシリコン層７
０１Ａの表面上には、層間絶縁層としてＨＴＯ／ＢＰＳ
Ｇ層８０５が蒸着された後リフロー工程が遂行されＨＴ
Ｏ／ＢＰＳＧ層８０５の表面を平坦化させる。次に、ｐ
+ポリシリコンエミッタ層７０１を露出させるコンタク
トホールを限定するフォトレジストマスクパターン９０
８をフォトリソグラフィ工程により形成した後、ＨＴＯ
／ＢＰＳＧ層間絶縁層８０５を選択的に食刻してコンタ
クトホールを形成する。その後、図１１Ｇのように、ア
ルミニウムのような金属で構成されたビットライン７０
４が結果物上に形成され、ビットライン７０４がｐ+ポ
リシリコン層７０１に結合される。図１２は図３に示し
た半導体ＲＯＭ装置の一部分に対応する半導体構造の他
の例を示す平面図である。図１２で、７０６Ａ、７０６
Ｂはストリング選択ラインを示し、７０８Ａ〜７０８Ｈ
はワードラインを示す。１００２は電流駆動トランジス
タのエミッタ領域を示し、１００３は電流駆動トランジ
スタのベースを示す。１００１は電流駆動トランジスタ
のエミッタとビットラインとの内部接続のためのコンタ
クトホールを示す。７０４はビットラインを示し、７０
７はソース／ドレイン形成のためのイオン注入の際用い
られる防止マスクを示す。７１０はＮ+ ソース、ドレイ
ンおよびチャネルを形成するためのアクティブ領域を示
す。図１３は図１２の線XIII−XIIIでの断面図である。
図１３において、ドーピング領域１００３は２つの隣接
した選択トランジスタの共通ドレインと同時に電流駆動
トランジスタのベースとして作用する。ドーピング領域
１０２は電流駆動トランジスタのエミッタとして作用し
絶縁層１００４に形成されているコンタクトホールを通
じて対応するビットライン７０４に結合されている。図
１４Ａ〜図１５Ｆは本発明により、図１０に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。図１４Ａを参照すれば、電流駆動
トランジスタのコレクタとして作用するＰ形のウェル７
０５が半導体基板８０１上に形成されてからゲート絶縁
膜１００４Ａおよびポリシリコンゲート７０６ＡがＰ形
ウェル７０５の上に形成される。Ｎ形不純物１２０１が
注入されｎ-ドーピング領域８０２Ａ、１００３Ａ、８
０３Ａが形成される。次に、図１４Ｂに示した通り、ド
ーピング領域１００３Ａの一部を露出させるフォトレジ
ストマスクパターン１２０２がフォトリソグラフィ工程
により形成された後、リンのようなＮ形の不純物１２０
３が２×１０13〜６×１０13 dopants／ｃｍ2の濃度で
１３０KeV 〜１８０KeV のエネルギーをもって注入さ
れ、ｎドーピング領域１００３を形成する。マスクパタ
ーン１２０２を取り除いた後図１４Ｃに示した通り、電
流駆動トランジスタのエミッタを限定するフォトレジス
トマスクパターン１２０４を形成してからエミッタ形成
のためのイオン注入１２０５を遂行するがＢＦ2 +のよ
うなＰ形不純物を２×１０15〜４×１０15 dopants／ｃ
ｍ2の濃度で４０KeV 〜８０KeV のエネルギーで注入す
る。次に、マスクパターン１２０４を取り除いた後図１
４Ｄに示した通りスペース１００４Ｂを各ポリシリコン
ゲート７０６Ａの側面上に形成する。２つの隣接したス
トリング選択トランジスタのソース領域８０２Ａ、８０
３Ａを露出させるフォトレジストマスクパターン１２０
７を形成してからイオン注入１２０７を遂行するが、ア
セニックＡｓのようなＮ形不純物を５×１０15 dopants
／ｃｍ2の濃度で４０KeV のエネルギーをもって注入さ
せ各選択トランジスタのＬＤＤ構造のソース領域８０
２、８０３を形成する。マスクパターン１２０６を取り
除いた後、ＨＴＯ層１００４ＣおよびＢＰＳＧ層１００
４Ｄを層間絶縁層として順次的に形成する（図１５
Ｅ）。次に、ＢＰＳＧ層１００４Ｄの表面上に、コンタ
クトホールを限定するフォトレジストマスクパターン１
２０８を形成してから絶縁層１００４Ｃ、１００４Ｄを
選択的に食刻してコンタクトホールを形成する。次い
で、図１５Ｆに示した通り、フォトレジストマスクパタ
ーン１２０８を取り除いた後アルミニウムのような金属
で構成されるビットライン７０４を結果物上に形成する
が、ビットライン７０４はエミッタ領域１００２に結合
される。以上、本発明を具体的な例を挙げて説明した
が、本発明は前記実施例に限らず本発明の思想を逸脱し
ない範囲で種々の改変をなし得ることは無論である。
【発明の効果】本発明の思想による電流駆動トランジス
タを含む半導体メモリ装置は各ビットラインの電流が増
加し動作速度が増加し、メモリ素子の集積度が増加する
効果がある。従って、コストが減少するという効果があ
る。
タを含む半導体メモリ装置は各ビットラインの電流が増
加し動作速度が増加し、メモリ素子の集積度が増加する
効果がある。従って、コストが減少するという効果があ
る。
【図１】本発明の半導体ＲＯＭ装置の一実施例を示す図
である。
である。
【図２】本発明の半導体ＲＯＭ装置の他の実施例を示す
図である。
図である。
【図３】本発明の半導体ＲＯＭ装置のまた他の実施例を
示す図である。
示す図である。
【図４】ＡおよびＢは、第１メモリ素子および第２メモ
リ素子の例をそれぞれ示す図である。
リ素子の例をそれぞれ示す図である。
【図５】本発明の半導体ＳＲＡＭ装置の一実施例を示す
図である。
図である。
【図６】図５に示したデータラッチ素子の一例を示す回
路図である。
路図である。
【図７】図３に示した半導体ＲＯＭ装置の一部分に対応
する半導体構造の一例を示す平面図である。
する半導体構造の一例を示す平面図である。
【図８】図７の線VIII−VIIIでの断面図である。
【図９】ＡおよびＢは、本発明により図７に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
【図１０】Ｃ〜Ｅは、本発明により図７に示した電流駆
動トランジスタの構造およびその隣接構造の製造工程を
示す断面図である。
動トランジスタの構造およびその隣接構造の製造工程を
示す断面図である。
【図１１】ＦおよびＧは、本発明により図７に示した電
流駆動トランジスタの構造およびその隣接構造の製造工
程を示す断面図である。
流駆動トランジスタの構造およびその隣接構造の製造工
程を示す断面図である。
【図１２】図３に示した半導体ＲＯＭ装置の一部分に対
応する半導体構造の他の例を示す平面図である。
応する半導体構造の他の例を示す平面図である。
【図１３】図１２の線XIII−XIIIでの断面図である。
【図１４】Ａ〜Ｃは、本発明により図１２に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
【図１５】Ｄ〜Ｆは、本発明により図１２に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
５０１ データラッチ素子 ７０１ 電流駆動トランジスタのエミッタ領域 ７０２ 電流駆動トランジスタのベース ７０３ ベースとエミッタとの内部接続およびエミッ
タとビットラインとの内部接続のためのコンタクトホー
ル ７０４ ビットライン ７０５ Ｐ形のウェル ７０６Ａ、７０６Ｂ ストリング選択ライン ７０７ 防止マスク ７０８Ａ、７０８Ｂ、７０８Ｃ、７０８Ｄ、７０８Ｅ、
７０８Ｆ、７０８Ｇ、７０８Ｈ ワードライン ７１０ ソース／ドレインおよびチャネルが形成され
るアクティブ領域 ８０１ 半導体基板 ８０２、８０３ ストリング選択トランジスタのソース
領域 ８０４、８０５、１００４ 絶縁層 ９０１、１２０１ Ｎ形の不純物 ９０２、９０４、９０６、９０７、９０８、１２０２、
１２０４、１２０６、１２０８ フォトレジストマスク
パターン ９０５、１２０３、１２０５、１２０７ イオン注入 １００１ コンタクトホール １００２ 電流駆動トランジスタのエミッタ領域 １００３ 電流駆動トランジスタのベース
タとビットラインとの内部接続のためのコンタクトホー
ル ７０４ ビットライン ７０５ Ｐ形のウェル ７０６Ａ、７０６Ｂ ストリング選択ライン ７０７ 防止マスク ７０８Ａ、７０８Ｂ、７０８Ｃ、７０８Ｄ、７０８Ｅ、
７０８Ｆ、７０８Ｇ、７０８Ｈ ワードライン ７１０ ソース／ドレインおよびチャネルが形成され
るアクティブ領域 ８０１ 半導体基板 ８０２、８０３ ストリング選択トランジスタのソース
領域 ８０４、８０５、１００４ 絶縁層 ９０１、１２０１ Ｎ形の不純物 ９０２、９０４、９０６、９０７、９０８、１２０２、
１２０４、１２０６、１２０８ フォトレジストマスク
パターン ９０５、１２０３、１２０５、１２０７ イオン注入 １００１ コンタクトホール １００２ 電流駆動トランジスタのエミッタ領域 １００３ 電流駆動トランジスタのベース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (13)
- 【請求項１】 多数のワードラインと、 多数のビットラインと、 それぞれエミッタ、コレクタおよびベースを含んで、エ
ミッタが対応するビットラインに結合されている多数の
電流駆動トランジスタと、 それぞれ対応する電流駆動トランジスタのベースと接地
の間に直列で結合されている多数のメモリ素子で構成さ
れており、各メモリ素子は所定プログラムにより第１メ
モリ素子と第２メモリ素子中選択されたいずれか１つで
構成されるものであり、第１メモリ素子は対応するワー
ドラインの信号に関係なく常に導通状態となり、第２メ
モリ素子は対応するワードラインの信号により導通／遮
断状態が異なるようになる多数のストリングを具備する
ことを特徴とする半導体メモリ装置。 - 【請求項２】 前記第１メモリ素子はデプリーションＭ
ＯＳトランジスタであり、前記第２メモリ素子はエンハ
ンスメントＭＯＳトランジスタであることを特徴とする
請求項１記載の半導体メモリ装置。 - 【請求項３】 ストリング選択信号が印加されるストリ
ング選択ラインと、 それぞれ対応する電流駆動トランジスタのベースと対応
するストリングの一端に直列で結合されており、その自
分のゲートが前記ストリング選択ラインに結合される多
数のストリング選択トランジスタを更に具備することを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項４】 多数のワードラインと、 多数のビットラインと、 それぞれ直列で結合された多数のメモリ素子で構成さ
れ、一端が接地されるものであり、各メモリ素子は所定
プログラムにより第１メモリ素子と第２メモリ素子中選
択されたいずれか１つで構成されるが、第１メモリ素子
は対応するワードラインの信号に関係なく常に導通状態
となり第２メモリ素子は対応するワードラインの信号に
より導通／遮断状態が異なるようになる多数のストリン
グと、 それぞれ対応するストリング選択信号が印加される多数
のストリング選択ラインと、 それぞれソース、ドレインおよびゲートを含むが、ソー
スは対応するストリングの他端に結合されており、ゲー
トは対応するストリング選択ラインに結合されている多
数のストリング選択トランジスタと、 それぞれコレクタ、エミッタ、ベースを含んで構成され
その自分のベースが隣接した２つの選択トランジスタの
ドレインに共通的に結合されており、その自分のエミッ
タが対応するビットラインに結合されている多数の電流
駆動トランジスタを具備することを特徴とする半導体メ
モリ装置。 - 【請求項５】 前記第１メモリ素子はデプリーションＭ
ＯＳトランジスタであり、前記第２メモリ素子はエンハ
ンスメントＭＯＳトランジスタであることを特徴とする
請求項４記載の半導体メモリ装置。 - 【請求項６】 ビットラインと、 反転ビットラインと、 ワードラインと、 エミッタ、コレクタおよびベースを含んでその自分のエ
ミッタが前記ビットラインに結合されている第１電流駆
動トランジスタと、 エミッタ、コレクタおよびベースを含んでその自分のエ
ミッタが前記反転ビットラインに結合されている第２電
流駆動トランジスタと、 第１ノードおよび第２ノードを含んで第１ノードおよび
第２ノードの間の電圧差を以てデータをラッチするデー
タラッチ素子と、 前記第１電流駆動トランジスタのベースと前記データラ
ッチ素子の第１ノードの間に結合されており、前記ワー
ドライン信号により導通／遮断状態が決定される第１ア
クセストランジスタと、 前記第２電流駆動トランジスタのベースと前記データラ
ッチ素子の第２ノードの間に結合されており前記ワード
ライン信号により導通／遮断状態が決定される第２アク
セストランジスタを具備することを特徴とする半導体Ｓ
ＲＡＭメモリセル回路。 - 【請求項７】 半導体基板と、 第１絶縁層を介し前記半導体基板の上部に形成されてい
る多数のワードラインと、 第２絶縁層を介し前記第１絶縁層の上部に形成されてい
る多数のビットラインと、 前記半導体基板上に形成され、それぞれ直列で結合され
ている多数のメモリ素子で構成されその一端が接地され
ており、各メモリ素子は所定のプログラムにより第１メ
モリ素子と第２メモリ素子中選択されたいずれか一つで
構成されるが第１メモリ素子は対応するワードラインの
信号に関係なく常に導通状態となり第２メモリ素子は対
応するワードラインの信号により導通／遮断状態が異な
るようになる多数のストリングと、 それぞれ対応するストリングメモリ素子の他端に結合さ
れているソース、対応するストリング選択信号が印加さ
れるゲートラインおよび相互隣接した２つ毎に１つずつ
形成されている共通ドレイン領域を有する多数のストリ
ング選択トランジスタと、 それぞれウェル領域で構成されているコレクタ、前記ウ
ェルの上部に位置する共通ドレイン領域で構成されたベ
ースおよび前記第１絶縁層と前記第２絶縁層の間に形成
されており、第１絶縁層に形成されたコンタクトホール
を通じて共通ドレイン領域に結合され第２絶縁層に形成
されているコンタクトホールを通じて対応するビットラ
インに結合される半導体層で構成されるエミッタを含む
絶縁層上に形成されている半導体層で構成される多数の
電流駆動トランジスタを具備することを特徴とする半導
体メモリ構造。 - 【請求項８】 前記選択トランジスタの共通ドレイン領
域であると同時に前記電流駆動トランジスタのベースと
して作用する領域はＮ形の不純物が１０17〜１０19dopa
nts ／ｃｍ2の濃度でドーピングされていることを特徴
とする請求項７記載の半導体メモリ構造。 - 【請求項９】 前記電流駆動トランジスタのエミッタと
して作用する半導体層は 500Å〜 1,500Åの厚さのポリ
シリコン層であることを特徴とする請求項７記載の半導
体メモリ構造。 - 【請求項１０】 前記電流駆動トランジスタのコレクタ
として作用するウェルには１０14〜１０16dopants ／ｃ
ｍ2の濃度の不純物がドーピングされていることを特徴
とする請求項７記載の半導体メモリ構造。 - 【請求項１１】 半導体基板と、 第１絶縁層を介し前記半導体基板の上部に形成されてい
る多数のワードラインと、 第２絶縁層を介し前記第１絶縁層の上部に形成されてい
る多数のビットラインと、 前記半導体基板上に形成され、それぞれ直列で結合され
ている多数のメモリ素子で構成されその一端が接地に結
合され、各メモリ素子は所定プログラムにより第１メモ
リ素子と第２メモリ素子中選択されたいずれか１つで構
成されるが、第１メモリ素子は対応するワードラインの
信号に関係なく常に導通状態となり第２メモリ素子は対
応するワードラインの信号により導通／遮断状態が異な
るようになる多数のストリングメモリ素子と、 それぞれ対応するストリングメモリ素子の他端に結合さ
れているソース、対応するストリング選択信号が印加さ
れるゲートラインおよび共通ドレイン領域を含むが、共
通ドレイン領域が２つの隣接したストリング選択トラン
ジスタのドレインとして作用する多数の選択トランジス
タと、 それぞれその自分のコレクタがウェル領域で構成され、
前記選択トランジスタの共通ドレイン領域が前記ウェル
の上部に位置しその自分のベースとして作用し、その自
分のエミッタが前記共通ドレイン領域内に形成されてい
るドーピング領域より構成されるものであり所定のコン
タクトホールを通じて前記第２絶縁層上に形成されてい
る対応するビットラインに結合される多数の電流駆動ト
ランジスタを具備することを特徴とする半導体メモリ構
造。 - 【請求項１２】 前記選択トランジスタの共通ドレイン
領域であると同時に前記電流駆動トランジスタのベース
として作用する領域はＮ形の不純物が１０17〜１０19do
pants ／ｃｍ2の濃度でドーピングされており、 0.1μm
〜0.5 μmの深さを有することを特徴とする請求項１１
記載の半導体メモリ構造。 - 【請求項１３】 前記電流駆動トランジスタのコレクタ
として作用するウェルには１０14〜１０16dopants ／ｃ
ｍ2の濃度の不純物がドーピングされていることを特徴
とする請求項１１記載の半導体メモリ構造。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P3299 | 1993-03-05 | ||
| KR1019930003299A KR960012252B1 (ko) | 1993-03-05 | 1993-03-05 | 반도체 메모리장치 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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