JPH077090A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH077090A
JPH077090A JP6034453A JP3445394A JPH077090A JP H077090 A JPH077090 A JP H077090A JP 6034453 A JP6034453 A JP 6034453A JP 3445394 A JP3445394 A JP 3445394A JP H077090 A JPH077090 A JP H077090A
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memory
memory element
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semiconductor
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正達 崔
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Abstract

(57)【要約】 【目的】 動作速度が速く高集積度の半導体メモリ装置
を提供する。 【構成】 半導体メモリ装置はビットライン電流を増加
させるために対応するビットラインBL−1、BL−
2、BL−3の結合されるバイポーラトランジスタで構
成される電流駆動トランジスタを含む。電流駆動トラン
ジスタQ4、Q5、Q6のコレクタは接地されているウ
ェルで構成され、ベースは2つの隣接したストリング選
択トランジスタの共通ドレイン領域で構成される。電流
駆動トランジスタQ4、Q5、Q6のエミッタは第1絶
縁層および第2絶縁層の間に形成されており、コンタク
トホールを通じてベース領域およびビットラインに結合
される別のポリシリコン層で構成される。そうでなけれ
ば、電流駆動トランジスタQ4、Q5、Q6のエミッタ
は2つの隣接したストリング選択トランジスタの共通ド
レインとして作用するベース領域の中に形成されている
ドーピング領域となる。

Description

【発明の詳細な説明】
【産業上の利用分野】本発明は半導体メモリ装置に係
り、特にビット線電流が増加し高速で動作できる半導体
メモリ装置に関する。
【従来の技術】半導体メモリ装置には読み取りおよび書
き込み動作の両者が可能なRAMと読み取り動作のみが
可能なROMがある。RAMにはDRAMおよびSRA
Mがあり、ROMにはマスクROMおよびプログラマブ
ルROM等がある。メモリはマトリックス形で配列され
ている多数のメモリセルを含んで構成され、各メモリセ
ルは少なくとも1つのワードラインおよび少なくとも1
つのビットラインにより限定される。ワードラインはメ
モリセルへのアクセスを制御する信号が印加されること
であり、ワードラインがアクティブなら、対応するメモ
リセルへのアクセスが許されそうでない場合にはアクセ
スが許されない。データはビットラインを通じてメモリ
セルへ伝達されたりメモリセルから伝達される。メモリ
データからのデータ検出はNANDロジック回路および
NORロジック回路を使用し、電源供給端子はロードを
通じてビットラインに結合されビットラインの他端はセ
ンス増幅器に結合される。NANDロジック回路を使用
するメモリ装置において、多数のメモリセルは1つのス
トリングを構成し、集積度の増加のために多数のストリ
ングは1つのビットラインに結合され得る。1つのビッ
トラインに結合されるストリングの数が増加するほどビ
ットラインの浮遊容量およびビットラインとストリング
の間に存する接合容量が増加し、結果的にビットライン
に関連された全体的な容量が増加し、それによりビット
ラインでの時間遅延が増加するようになる問題点があ
る。
【発明が解決しようとする課題】本発明の目的は高速で
動作することのできる半導体メモリ装置を提供すること
である。
【課題を解決するための手段】前記目的を達成するため
に、本発明の1類型による半導体メモリ装置は多数のワ
ードラインと、多数のビットラインと、それぞれエミッ
タ、コレクタおよびベースを含んで、エミッタが対応す
るビットラインに結合されている多数の電流駆動トラン
ジスタと、それぞれ対応する電流駆動トランジスタのベ
ースと接地の間に直列で結合されている多数のメモリ素
子で構成されており、各メモリ素子は所定プログラムに
より第1メモリ素子と第2メモリ素子中選択されたいず
れか1つで構成されるものであり、第1メモリ素子は対
応するワードラインの信号に関係なく常に導通状態とな
り、第2メモリ素子は対応するワードラインの信号によ
り導通/遮断状態が異なるようになる多数のストリング
を具備する。実施例において、前記第1メモリ素子はデ
プリーションMOSトランジスタであり、前記第2メモ
リ素子はエンハンスメントMOSトランジスタより構成
される。また、ストリング選択信号が印加されるストリ
ング選択ラインと、それぞれ対応する電流駆動トランジ
スタのベースと対応するストリングの一端に直列で結合
されており、その自分のゲートが前記ストリング選択ラ
インに結合される多数のストリング選択トランジスタを
さらに含む。前記目的を達成するために、本発明の第2
類型による半導体メモリ装置は多数のワードラインと、
多数のビットラインと、それぞれ直列で結合された多数
のメモリ素子で構成され、一端が接地されるものであ
り、各メモリ素子は所定プログラムにより第1メモリ素
子と第2メモリ素子中選択されたいずれか1つで構成さ
れるが、第1メモリ素子は対応するワードラインの信号
に関係なく常に導通状態となり第2メモリ素子は対応す
るワードラインの信号により導通/遮断状態が異なるよ
うになる多数のストリングと、それぞれ対応するストリ
ング選択信号が印加される多数のストリング選択ライン
と、それぞれソース、ドレインおよびゲートを含むが、
ソースは対応するストリングの他端に結合されており、
ゲートは対応するストリング選択ラインに結合されてい
る多数のストリング選択トランジスタと、それぞれコレ
クタ、エミッタ、ベースを含んで構成されその自分のベ
ースが隣接した2つの選択トランジスタのドレインに共
通的に結合されており、その自分のエミッタが対応する
ビットラインに結合されている多数の電流駆動トランジ
スタを具備する。実施例において、前記第1メモリ素子
はデプリーションMOSトランジスタであり、前記第2
メモリ素子はエンハンスメントMOSトランジスタより
構成される。前記目的を達成するために、本発明の第3
類型による半導体SRAMセル回路はビットラインと、
反転ビットラインと、ワードラインと、エミッタ、コレ
クタおよびベースを含んでその自分のエミッタが前記ビ
ットラインに結合されている第1電流駆動トランジスタ
と、エミッタ、コレクタおよびベースを含んでその自分
のエミッタが前記反転ビットラインに結合されている第
2電流駆動トランジスタと、第1ノードおよび第2ノー
ドを含んで第1ノードおよび第2ノードの間の電圧差を
以てデータをラッチするデータラッチ素子と、前記第1
電流駆動トランジスタのベースと前記データラッチ素子
の第1ノードの間に結合されており、前記ワードライン
信号により導通/遮断状態が決定される第1アクセスト
ランジスタと、前記第2電流駆動トランジスタのベース
と前記データラッチ素子の第2ノードの間に結合されて
おり前記ワードライン信号により導通/遮断状態が決定
される第2アクセストランジスタを具備する。前記目的
を達成するために、本発明の第4類型による半導体メモ
リ構造は半導体基板と、第1絶縁層を介し前記半導体基
板の上部に形成されている多数のワードラインと、第2
絶縁層を介し前記第1絶縁層の上部に形成されている多
数のビットラインと、前記半導体基板上に形成され、そ
れぞれ直列で結合されている多数のメモリ素子で構成さ
れその一端が接地されており、各メモリ素子は所定のプ
ログラムにより第1メモリ素子と第2メモリ素子中選択
されたいずれか1つで構成されるが第1メモリ素子は対
応するワードラインの信号に問わず常に導通状態となり
第2メモリ素子は対応するワードラインの信号に応じて
導通/遮断状態が異なるようになる多数のストリング
と、それぞれ対応するストリングメモリ素子の他端に結
合されているソース、対応するストリング選択信号が印
加されるゲートラインおよび相互隣接した2つ毎に1つ
ずつ形成されている共通ドレイン領域を有する多数のス
トリング選択トランジスタと、それぞれウェル領域で構
成されているコレクタ、前記ウェルの上部に位置する共
通ドレイン領域で構成されたベースおよび前記第1絶縁
層と前記第2絶縁層の間に形成されており、第1絶縁層
に形成されたコンタクトホールを通じて共通ドレイン領
域に結合され第2絶縁層に形成されているコンタクトホ
ールを通じて対応するビットラインに結合される半導体
層で構成されるエミッタを含む絶縁層上に形成されてい
る半導体層で構成される多数の電流駆動トランジスタを
具備する。実施例において、前記選択トランジスタの共
通ドレイン領域であると同時に前記電流駆動トランジス
タのベースとして作用する領域はN形の不純物が1017
〜1019dopants /cm2の濃度でドーピングされてい
る。前記電流駆動トランジスタのエミッタとして作用す
る半導体層は 500Å〜 1,500Åの厚さのポリシリコン層
で構成される。前記電流駆動トランジスタのコレクタと
して作用するウェルには1014〜1016dopants /cm
2の濃度の不純物がドーピングされている。前記目的を
達成するために、本発明の第5類型による半導体メモリ
構造は半導体基板と、第1絶縁層を介し前記半導体基板
の上部に形成されている多数のワードラインと、第2絶
縁層を介し前記第1絶縁層の上部に形成されている多数
のビットラインと、前記半導体基板上に形成され、それ
ぞれ直列で結合されている多数のメモリ素子で構成され
その一端が接地に結合され、各メモリ素子は所定プログ
ラムにより第1メモリ素子と第2メモリ素子中選択され
たいずれか1つで構成されるが、第1メモリ素子は対応
するワードラインの信号に関係なく常に導通状態となり
第2メモリ素子は対応するワードラインの信号により導
通/遮断状態が異なるようになる多数のストリングメモ
リ素子と、それぞれ対応するストリングメモリ素子の他
端に結合されているソース、対応するストリング選択信
号が印加されるゲートラインおよび共通ドレイン領域を
含むが、共通ドレイン領域が2つの隣接したストリング
選択トランジスタのドレインとして作用する多数の選択
トランジスタと、それぞれその自分のコレクタがウェル
領域で構成され、前記選択トランジスタの共通ドレイン
領域が前記ウェルの上部に位置しその自分のベースとし
て作用し、その自体のエミッタが前記共通ドレイン領域
内に形成されているドーピング領域より構成されるもの
であり、所定のコンタクトホールを通じて前記第2絶縁
層上に形成されている対応するビットラインに結合され
る多数の電流駆動トランジスタを具備する。実施例にお
いて、前記選択トランジスタの共通ドレイン領域である
と同時に前記電流駆動トランジスタのベースとして作用
する領域はN形の不純物が1017〜1019dopants /c
2の濃度でドーピングされており、 0.1μm 〜 0.5μm
の深さを有する。前記電流駆動トランジスタのコレク
タとして作用するウェルには1014〜1016dopants /
cm2の濃度の不純物がドーピングされている。
【作用】本発明によるメモリはビットラインにメモリが
結合されコレクタが接地されるバイポーラ電流駆動トラ
ンジスタを含むものであり、電流駆動能力が向上されそ
れにより動作速度が増加する。
【実施例】以下、添付した図面に基づき本発明をさらに
詳しく説明する。図1は本発明の一類型によるメモリ装
置の概略的な回路図であり、NAND−ROMのセルア
レイ構造の一部分を示した図面である。ROMにはNO
Rロジックを使用するNOR−ROMとNANDロジッ
クを使用するNAND−ROMがある。NOR−ROM
は各メモリセルが接地されているので、動作速度が非常
に速いという長所を有する反面、各セル毎にコンタクト
が要求されるので効果的にチップ面積を使用することが
できず、コストが高くなる短所がある。反面、NAND
−ROMは効果的にチップ面積が使用できるという長所
を有するが、電流駆動能力が落ち、それにより動作速度
が低いという問題点がある。本発明の思想による電流駆
動トランジスタは特にNAND−ROMで効果的である
と見ることができる。図1を参照すれば、多数のワード
ライン(WL−1〜WL−8)と多数のビットライン
(BL−1〜BL−3)が形成されている。各ビットラ
インは所定負荷(Q1〜Q3)を通じて電源ソース端子
DDに結合されており、1つのストリングのメモリセル
に貯蔵されているデータ中いずれか1つに対応するデー
タを伝送する。1つのストリングをなす多数のメモリセ
ルは相互直列で結合されており、図面に示した通りスト
リングの一端は接地に結合されており他端は電流駆動ト
ランジスタのベースに結合されている。1つのストリン
グは普通8個または16個のメモリセルで構成される。
(図1で1つのストリングは8個のメモリセルより構成
されている)各メモリセルはワードラインカラムを有す
るマトリックス形で配列されており、所定のプログラム
により第1メモリ素子と第2メモリ素子中選択されたい
ずれか1つで構成される。第1メモリ素子はワードライ
ンの信号に関係なく常に導通状態となり、第2メモリ素
子はワードラインの信号により導通/遮断状態が決定さ
れる。電流駆動トランジスタQ4、Q5、Q6がバイポ
ーラトランジスタより構成され、エミッタが対応するビ
ットラインに結合され、コレクタが接地され、ベースが
ストリングの1番目メモリセルに結合されている。望ま
しくは電流駆動トランジスタは垂直形トランジスタより
構成される。このような構造を有するROMの動作を見
ると、多数のワードライン中選択されたいずれか1つの
ワードラインにアクティブの信号が印加され、選択され
たワードラインに対応するメモリセルのプログラム状態
によるデータが各ビットラインを通じて検出される。即
ち、選択されたワードラインにおいて、メモリセルが第
1メモリ素子の場合には対応するビットラインは第1状
態となり、メモリセルが第2メモリセルの場合には対応
するビットラインは第2状態となる。ROMで各メモリ
セルをプログラミングする方法としてはフィールドオキ
サイドプログラミング、イオン注入プログラミング、ス
ルーホールコンタクトプログラミング等がある。フィー
ルドオキサイドプログラミングはゲートオキサイドの厚
さを異にすることによりMOSトランジスタのスレショ
ルド電圧を異なるようにする方法である。イオン注入プ
ログラミングはチャネルに注入されるイオンの導電形を
異にすることによりMOSトランジスタのスレショルド
電圧を異なるようにする方法である。NAND−ROM
で第1メモリ素子はチャネルにソース/ドレインの導電
形と同一の導電形の不純物を高濃度を注入することによ
り永久的に“オン”状態が保たれるようにする。スルー
ホールコンタクトプログラミングは選択的にコンタクト
ホールを形成する。ここで、第1メモリ素子がデプリー
ション形NMOSトランジスタ(図4A)であり、第2
メモリ素子がエンハンスメント形のNMOSトランジス
タ(図4B)より構成される場合の動作を見ると次の通
りである。選択されたワードラインには“ロー”レベル
である選択信号が印加され、エンハンスメント形のNM
OSトランジスタは“オフ”され対応するストリングに
流れる電流は遮断される。そして、対応するビットライ
ンの電位は“ハイ”レベルとなる。反面、デプリーショ
ン形のNMOSトランジスタはワードライン信号に関係
なく常に“オン”状態を維持するので、対応するストリ
ングを通じて電流が流れるようになり対応するビットラ
インの電位がほぼ接地電位(“ロー”レベル)と等しく
なる。図2は本発明の他の類型による半導体メモリ装置
を示した概略的な回路図であり、特にNANDロジック
とNORロジックを兼用で使用するROM回路である。
図2において、各ビットラインは少なくとも2以上のス
トリングと結合されている。各ストリングには対応する
ストリングを選択するための選択トランジスタQ7、Q
8、Q9、Q10、Q11、Q12が形成されている。
選択トランジスタQ7、Q8、Q9、Q10、Q11、
Q12のゲートはストリング選択信号が印加されるスト
リング選択ラインS−1、S−2に結合されている。こ
こで、ストリング選択ラインは選択的にいずれか1つの
みがアクティブされる。例えば、ストリング選択ライン
はS−1がアクティブされる場合にはWL−11〜WL
−18として指定されるメモリセルよりなるストリング
が選択され、ストリング選択ラインはS−2がアクティ
ブされる場合にはWL−21〜WL−28として指定さ
れるメモリセルよりなるストリングが選択される。電流
駆動トランジスタQ4、Q5、Q6において、それぞれ
のベースは隣接した2つの選択トランジスタのドレイン
と結合されており、コレクタは接地されておりエミッタ
は対応するビットラインに結合されている。電流駆動ト
ランジスタのベースと隣接した2つの選択トランジスタ
のドレインは1つの領域で形成できる。このような構成
は具現の際要求されるチップの面積を増加させず電流駆
動ト1ンジスタをさらに含むようにできる。また、図2
とは異なり、多数個のストリングが1つの電流駆動トラ
ンジスタを共有するようにできる。図3は本発明のまた
他の類型による半導体ROM装置の概略的な回路図であ
る。 図3で、各ビットラインBL−1、BL−2、B
L−3は少なくとも3つのストリングに結合されてお
り、各ストリングは少なくとも2つの選択トランジスタ
を含む。もし選択ラインS1、S2にアクティブの信号
が印加されれば、選択トランジスタQ13、Q14、Q
15、Q7、Q8、Q9が“オン”され、ワードライン
WL−11〜WL−18により限定されるストリングが
選択される。もし、選択ラインS3、S4にアクティブ
の信号が印加されれば、選択トランジスタQ10、Q1
1、Q12、Q16、Q17、Q18が“オン”され、
ワードラインWL−21〜WL−28により限定される
ストリングが選択される。図5は本発明のまた他の類型
による半導体SRAM装置の概略的な回路図であり、半
導体SRAMメモリ装置はビットラインBL、反転ビッ
トライン/BL、ワードラインWL、2つの電流駆動ト
ランジスタQ21、Q24、2つのアクセストランジス
タQ22、Q23およびデータラッチ素子501を含
む。電流駆動トランジスタQ21において、エミッタは
ビットラインBLに結合されており、コレクタは接地さ
れており、ベースはアクセストランジスタQ22のドレ
インに結合されている。対応的に、電流駆動トランジス
タQ24のエミッタには前記反転ビットライン/BLに
結合されており、コレクタは接地されており、ベースは
アクセストランジスタQ23のドレインに結合されてい
る。アクセストランジスタQ22、Q23のゲートはワ
ードラインWLに結合されており、アクセストランジス
タQ22のソースはノードN1に結合されており、アク
セストランジスタQ22のソースはノードN2に結合さ
れている。データラッチ素子501はノードN1および
ノードN2の間の電位差を以てデータを貯蔵する。この
ような構成を有するSRAMメモリセルはビットライン
に流れる電流が増加するので、動作速度が速くなるとい
う利点を有する。ここでも電流駆動トランジスタQ2
1、Q24を垂直形バイポーラトランジスタで構成する
ことが望ましい。図6は図5に示したデータラッチ素子
の一例を示したものであり、データラッチ素子は2つの
ロードL1、L2および2つのフルダウントランジスタ
Q25、Q26を含む。図6を参照すれば、電源供給端
子VCCとノードN1の間に負荷L1が結合されており、
電源供給端子VCCとノードN2の間に負荷L2が結合さ
れている。トランジスタQ25のドレインおよびソース
はそれぞれノードN1および接地に結合されており、ゲ
ートはノードN2および接地に結合されており、トラン
ジスタQ26のドレインソースはそれぞれノードN2お
よび接地に結合されており、トレンジスタQ26のゲー
トはノードN1に結合されている。このような構造は2
つの安定状態を有するが、一方の状態ではノードN1が
“ハイ”レベルでありノードN2が“ロー”レベルであ
り、他方の状態ではノードN1が“ロー”レベルであり
ノードN2が“ハイ”レベルである。図7は図3に示し
た半導体ROM装置の一部分に対応する半導体構造の一
例を示す平面図である。図7において、706A、70
6Bはそれぞれストリング選択トランジスタのゲートと
して作用するストリング選択ラインを示す。708A〜
708Hはワードラインを示すが、各メモリ素子はエン
ハンスメントMOSトランジスタとデプリーションMO
Sトランジスタ中選択されたいずれか1つで構成され
る。また、各ワードラインはメモリ素子である対応する
MOSトランジスタのゲートとして作用する。701は
P形不純物をドーピングされたポリシリコン層より構成
された電流駆動トランジスタのエミッタ領域を示す。7
02は電流駆動トランジスタのベースを示し、703は
ベースとエミッタとの内部接続およびエミッタとビット
ラインとの内部接続のためのコンタクトホールを示す。
704はビットラインを示し、707はソース/ドレイ
ン形成のためのイオン注入の際用いられる防止マスクを
示す。710はソース/ドレインおよびチャネルが形成
されるアクティブ領域を示す。図8は図7の線VIII−VI
IIでの断面図である。図8で、半導体基板801上には
電流駆動トランジスタのコレクタとして作用するP形の
ウェル705が形成されている。ここで、P形のウェル
705は接地されることができ、接地より低い電位を供
給するノードに結合されることもできる。ドーピング領
域702は電流駆動トランジスタのベースおよび2つの
隣接したストリング選択トランジスタの共通ドレインと
して作用する。802、803は2つの隣接したストリ
ング選択トランジスタのソース領域を示す。半導体層7
01は絶縁層804および絶縁層805の間に形成され
ており、電流駆動トランジスタのエミッタとして作用す
る。半導体層701は絶縁層804に形成されているコ
ンタクトホールを通じてドーピング領域702に結合さ
れると同時に絶縁層805に形成されているコンタクト
ホールを通じて対応するビットラインに結合される。図
9A〜図11Gは本発明により、図7に示した電流駆動
トランジスタの構造およびその隣接構造の製造工程を示
す断面図である。図9Aを参照すれば、P形のウェル7
05が半導体基板801上に形成された後、ゲート絶縁
膜804Aおよびポリシリコンゲート706AがP形の
ウェル705の上に形成される。ここで、ポリシリコン
ゲート706Aは各ストリング選択ラインとして作用す
る。また、ワードライン708A〜708Hはポリシリ
コンゲート706Aの形成工程と同じ工程で形成され
る。リンのようなN形の不純物901、n−ドーピング
領域802A、702A、803Aを形成するために3.
2×1013 dopants/cm2の濃度で60KeV のエネルギ
ーで注入される。ドーピング領域802Aは1つの選択
トランジスタのソースを限定し、ドーピング領域803
Aは他の1つの選択トランジスタのソースを限定し、ド
ーピング領域702Aは2つの隣接したトランジスタの
共通ドレインおよび電流駆動トランジスタのベースを限
定する。次いで、図9Bに示した通り、ドーピング領域
702Aの一部を露出させるフォトレジストマスクパタ
ーン902がフォトリソグラフィ工程により形成された
後、リンのようなN形の不純物が2×1013〜6×10
13 dopants/cm2の濃度で100KeV 〜180KeV の
エネルギーをもって注入され、n−ドーピング領域70
2を形成する。ここで、ドーピング領域802A、80
3Aとドーピング領域702との短絡およびパンチスル
ーを防止するために、ドーピング領域702とポリシリ
コンゲート706Aとの間の距離とドーピング領域70
2の深さを調節する。図10Cを参照すれば、スペーサ
804Bが各ポリシリコンゲート706Aの側面上に形
成される。ソース領域802A、803Aを露出させる
フォトレジストマスクパターン904が形成された後、
イオン注入905が遂行されるが、アセニックAsのよ
うなN形の不純物が5×1015 dopants/cm2の濃度
で40KeV のエネルギーをもってドーピングされ、各選
択トランジスタのLDD構造ソース領域802、803
を形成する。マスク904を取り除いた後、層間絶縁膜
としてHTO層804CおよびBPSG層804Dを順
次的に形成する。次に、BPSG層804Dの表面上
に、コンタクトホールを限定するフォトレジストマスク
パターン906を形成してから絶縁層804D、804
Cを選択的に食刻しコンタクトホールを形成する。次い
で、図10Eに示した通り、フォトレジストマスクパタ
ーン906を取り除きp +ポリシリコン層701Aを 50
0〜 1,500Åの厚さで形成するが、層間絶縁層804
C、804Dに形成されているコンタクトホールを通じ
てドーピング領域702に結合されるようにする。ここ
で、p+ポリシリコン層701Aの形成はイン−シチュ
ー(in-situ )蒸着工程で遂行されたり、不純物のドー
ピングされていないポリシリコン層を蒸着した後ボロン
Bをドーピングすることにより遂行される。その後、電
流駆動トランジスタのエミッタを限定するフォトレジス
トマスクパターン907を使用しp+ポリシリコン層7
01Aを選択的に食刻する。図11Fを参照すれば、B
PSG層間絶縁層804Dおよびp+ポリシリコン層7
01Aの表面上には、層間絶縁層としてHTO/BPS
G層805が蒸着された後リフロー工程が遂行されHT
O/BPSG層805の表面を平坦化させる。次に、p
+ポリシリコンエミッタ層701を露出させるコンタク
トホールを限定するフォトレジストマスクパターン90
8をフォトリソグラフィ工程により形成した後、HTO
/BPSG層間絶縁層805を選択的に食刻してコンタ
クトホールを形成する。その後、図11Gのように、ア
ルミニウムのような金属で構成されたビットライン70
4が結果物上に形成され、ビットライン704がp+
リシリコン層701に結合される。図12は図3に示し
た半導体ROM装置の一部分に対応する半導体構造の他
の例を示す平面図である。図12で、706A、706
Bはストリング選択ラインを示し、708A〜708H
はワードラインを示す。1002は電流駆動トランジス
タのエミッタ領域を示し、1003は電流駆動トランジ
スタのベースを示す。1001は電流駆動トランジスタ
のエミッタとビットラインとの内部接続のためのコンタ
クトホールを示す。704はビットラインを示し、70
7はソース/ドレイン形成のためのイオン注入の際用い
られる防止マスクを示す。710はN+ ソース、ドレイ
ンおよびチャネルを形成するためのアクティブ領域を示
す。図13は図12の線XIII−XIIIでの断面図である。
図13において、ドーピング領域1003は2つの隣接
した選択トランジスタの共通ドレインと同時に電流駆動
トランジスタのベースとして作用する。ドーピング領域
102は電流駆動トランジスタのエミッタとして作用し
絶縁層1004に形成されているコンタクトホールを通
じて対応するビットライン704に結合されている。図
14A〜図15Fは本発明により、図10に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。図14Aを参照すれば、電流駆動
トランジスタのコレクタとして作用するP形のウェル7
05が半導体基板801上に形成されてからゲート絶縁
膜1004Aおよびポリシリコンゲート706AがP形
ウェル705の上に形成される。N形不純物1201が
注入されn-ドーピング領域802A、1003A、8
03Aが形成される。次に、図14Bに示した通り、ド
ーピング領域1003Aの一部を露出させるフォトレジ
ストマスクパターン1202がフォトリソグラフィ工程
により形成された後、リンのようなN形の不純物120
3が2×1013〜6×1013 dopants/cm2の濃度で
130KeV 〜180KeV のエネルギーをもって注入さ
れ、nドーピング領域1003を形成する。マスクパタ
ーン1202を取り除いた後図14Cに示した通り、電
流駆動トランジスタのエミッタを限定するフォトレジス
トマスクパターン1204を形成してからエミッタ形成
のためのイオン注入1205を遂行するがBF2 +のよ
うなP形不純物を2×1015〜4×1015 dopants/c
2の濃度で40KeV 〜80KeV のエネルギーで注入す
る。次に、マスクパターン1204を取り除いた後図1
4Dに示した通りスペース1004Bを各ポリシリコン
ゲート706Aの側面上に形成する。2つの隣接したス
トリング選択トランジスタのソース領域802A、80
3Aを露出させるフォトレジストマスクパターン120
7を形成してからイオン注入1207を遂行するが、ア
セニックAsのようなN形不純物を5×1015 dopants
/cm2の濃度で40KeV のエネルギーをもって注入さ
せ各選択トランジスタのLDD構造のソース領域80
2、803を形成する。マスクパターン1206を取り
除いた後、HTO層1004CおよびBPSG層100
4Dを層間絶縁層として順次的に形成する(図15
E)。次に、BPSG層1004Dの表面上に、コンタ
クトホールを限定するフォトレジストマスクパターン1
208を形成してから絶縁層1004C、1004Dを
選択的に食刻してコンタクトホールを形成する。次い
で、図15Fに示した通り、フォトレジストマスクパタ
ーン1208を取り除いた後アルミニウムのような金属
で構成されるビットライン704を結果物上に形成する
が、ビットライン704はエミッタ領域1002に結合
される。以上、本発明を具体的な例を挙げて説明した
が、本発明は前記実施例に限らず本発明の思想を逸脱し
ない範囲で種々の改変をなし得ることは無論である。
【発明の効果】本発明の思想による電流駆動トランジス
タを含む半導体メモリ装置は各ビットラインの電流が増
加し動作速度が増加し、メモリ素子の集積度が増加する
効果がある。従って、コストが減少するという効果があ
る。
【図面の簡単な説明】
【図1】本発明の半導体ROM装置の一実施例を示す図
である。
【図2】本発明の半導体ROM装置の他の実施例を示す
図である。
【図3】本発明の半導体ROM装置のまた他の実施例を
示す図である。
【図4】AおよびBは、第1メモリ素子および第2メモ
リ素子の例をそれぞれ示す図である。
【図5】本発明の半導体SRAM装置の一実施例を示す
図である。
【図6】図5に示したデータラッチ素子の一例を示す回
路図である。
【図7】図3に示した半導体ROM装置の一部分に対応
する半導体構造の一例を示す平面図である。
【図8】図7の線VIII−VIIIでの断面図である。
【図9】AおよびBは、本発明により図7に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
【図10】C〜Eは、本発明により図7に示した電流駆
動トランジスタの構造およびその隣接構造の製造工程を
示す断面図である。
【図11】FおよびGは、本発明により図7に示した電
流駆動トランジスタの構造およびその隣接構造の製造工
程を示す断面図である。
【図12】図3に示した半導体ROM装置の一部分に対
応する半導体構造の他の例を示す平面図である。
【図13】図12の線XIII−XIIIでの断面図である。
【図14】A〜Cは、本発明により図12に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
【図15】D〜Fは、本発明により図12に示した電流
駆動トランジスタの構造およびその隣接構造の製造工程
を示す断面図である。
【符号の説明】
501 データラッチ素子 701 電流駆動トランジスタのエミッタ領域 702 電流駆動トランジスタのベース 703 ベースとエミッタとの内部接続およびエミッ
タとビットラインとの内部接続のためのコンタクトホー
ル 704 ビットライン 705 P形のウェル 706A、706B ストリング選択ライン 707 防止マスク 708A、708B、708C、708D、708E、
708F、708G、708H ワードライン 710 ソース/ドレインおよびチャネルが形成され
るアクティブ領域 801 半導体基板 802、803 ストリング選択トランジスタのソース
領域 804、805、1004 絶縁層 901、1201 N形の不純物 902、904、906、907、908、1202、
1204、1206、1208 フォトレジストマスク
パターン 905、1203、1205、1207 イオン注入 1001 コンタクトホール 1002 電流駆動トランジスタのエミッタ領域 1003 電流駆動トランジスタのベース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/788 29/792

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 多数のワードラインと、 多数のビットラインと、 それぞれエミッタ、コレクタおよびベースを含んで、エ
    ミッタが対応するビットラインに結合されている多数の
    電流駆動トランジスタと、 それぞれ対応する電流駆動トランジスタのベースと接地
    の間に直列で結合されている多数のメモリ素子で構成さ
    れており、各メモリ素子は所定プログラムにより第1メ
    モリ素子と第2メモリ素子中選択されたいずれか1つで
    構成されるものであり、第1メモリ素子は対応するワー
    ドラインの信号に関係なく常に導通状態となり、第2メ
    モリ素子は対応するワードラインの信号により導通/遮
    断状態が異なるようになる多数のストリングを具備する
    ことを特徴とする半導体メモリ装置。
  2. 【請求項2】 前記第1メモリ素子はデプリーションM
    OSトランジスタであり、前記第2メモリ素子はエンハ
    ンスメントMOSトランジスタであることを特徴とする
    請求項1記載の半導体メモリ装置。
  3. 【請求項3】 ストリング選択信号が印加されるストリ
    ング選択ラインと、 それぞれ対応する電流駆動トランジスタのベースと対応
    するストリングの一端に直列で結合されており、その自
    分のゲートが前記ストリング選択ラインに結合される多
    数のストリング選択トランジスタを更に具備することを
    特徴とする請求項1記載の半導体メモリ装置。
  4. 【請求項4】 多数のワードラインと、 多数のビットラインと、 それぞれ直列で結合された多数のメモリ素子で構成さ
    れ、一端が接地されるものであり、各メモリ素子は所定
    プログラムにより第1メモリ素子と第2メモリ素子中選
    択されたいずれか1つで構成されるが、第1メモリ素子
    は対応するワードラインの信号に関係なく常に導通状態
    となり第2メモリ素子は対応するワードラインの信号に
    より導通/遮断状態が異なるようになる多数のストリン
    グと、 それぞれ対応するストリング選択信号が印加される多数
    のストリング選択ラインと、 それぞれソース、ドレインおよびゲートを含むが、ソー
    スは対応するストリングの他端に結合されており、ゲー
    トは対応するストリング選択ラインに結合されている多
    数のストリング選択トランジスタと、 それぞれコレクタ、エミッタ、ベースを含んで構成され
    その自分のベースが隣接した2つの選択トランジスタの
    ドレインに共通的に結合されており、その自分のエミッ
    タが対応するビットラインに結合されている多数の電流
    駆動トランジスタを具備することを特徴とする半導体メ
    モリ装置。
  5. 【請求項5】 前記第1メモリ素子はデプリーションM
    OSトランジスタであり、前記第2メモリ素子はエンハ
    ンスメントMOSトランジスタであることを特徴とする
    請求項4記載の半導体メモリ装置。
  6. 【請求項6】 ビットラインと、 反転ビットラインと、 ワードラインと、 エミッタ、コレクタおよびベースを含んでその自分のエ
    ミッタが前記ビットラインに結合されている第1電流駆
    動トランジスタと、 エミッタ、コレクタおよびベースを含んでその自分のエ
    ミッタが前記反転ビットラインに結合されている第2電
    流駆動トランジスタと、 第1ノードおよび第2ノードを含んで第1ノードおよび
    第2ノードの間の電圧差を以てデータをラッチするデー
    タラッチ素子と、 前記第1電流駆動トランジスタのベースと前記データラ
    ッチ素子の第1ノードの間に結合されており、前記ワー
    ドライン信号により導通/遮断状態が決定される第1ア
    クセストランジスタと、 前記第2電流駆動トランジスタのベースと前記データラ
    ッチ素子の第2ノードの間に結合されており前記ワード
    ライン信号により導通/遮断状態が決定される第2アク
    セストランジスタを具備することを特徴とする半導体S
    RAMメモリセル回路。
  7. 【請求項7】 半導体基板と、 第1絶縁層を介し前記半導体基板の上部に形成されてい
    る多数のワードラインと、 第2絶縁層を介し前記第1絶縁層の上部に形成されてい
    る多数のビットラインと、 前記半導体基板上に形成され、それぞれ直列で結合され
    ている多数のメモリ素子で構成されその一端が接地され
    ており、各メモリ素子は所定のプログラムにより第1メ
    モリ素子と第2メモリ素子中選択されたいずれか一つで
    構成されるが第1メモリ素子は対応するワードラインの
    信号に関係なく常に導通状態となり第2メモリ素子は対
    応するワードラインの信号により導通/遮断状態が異な
    るようになる多数のストリングと、 それぞれ対応するストリングメモリ素子の他端に結合さ
    れているソース、対応するストリング選択信号が印加さ
    れるゲートラインおよび相互隣接した2つ毎に1つずつ
    形成されている共通ドレイン領域を有する多数のストリ
    ング選択トランジスタと、 それぞれウェル領域で構成されているコレクタ、前記ウ
    ェルの上部に位置する共通ドレイン領域で構成されたベ
    ースおよび前記第1絶縁層と前記第2絶縁層の間に形成
    されており、第1絶縁層に形成されたコンタクトホール
    を通じて共通ドレイン領域に結合され第2絶縁層に形成
    されているコンタクトホールを通じて対応するビットラ
    インに結合される半導体層で構成されるエミッタを含む
    絶縁層上に形成されている半導体層で構成される多数の
    電流駆動トランジスタを具備することを特徴とする半導
    体メモリ構造。
  8. 【請求項8】 前記選択トランジスタの共通ドレイン領
    域であると同時に前記電流駆動トランジスタのベースと
    して作用する領域はN形の不純物が1017〜1019dopa
    nts /cm2の濃度でドーピングされていることを特徴
    とする請求項7記載の半導体メモリ構造。
  9. 【請求項9】 前記電流駆動トランジスタのエミッタと
    して作用する半導体層は 500Å〜 1,500Åの厚さのポリ
    シリコン層であることを特徴とする請求項7記載の半導
    体メモリ構造。
  10. 【請求項10】 前記電流駆動トランジスタのコレクタ
    として作用するウェルには1014〜1016dopants /c
    2の濃度の不純物がドーピングされていることを特徴
    とする請求項7記載の半導体メモリ構造。
  11. 【請求項11】 半導体基板と、 第1絶縁層を介し前記半導体基板の上部に形成されてい
    る多数のワードラインと、 第2絶縁層を介し前記第1絶縁層の上部に形成されてい
    る多数のビットラインと、 前記半導体基板上に形成され、それぞれ直列で結合され
    ている多数のメモリ素子で構成されその一端が接地に結
    合され、各メモリ素子は所定プログラムにより第1メモ
    リ素子と第2メモリ素子中選択されたいずれか1つで構
    成されるが、第1メモリ素子は対応するワードラインの
    信号に関係なく常に導通状態となり第2メモリ素子は対
    応するワードラインの信号により導通/遮断状態が異な
    るようになる多数のストリングメモリ素子と、 それぞれ対応するストリングメモリ素子の他端に結合さ
    れているソース、対応するストリング選択信号が印加さ
    れるゲートラインおよび共通ドレイン領域を含むが、共
    通ドレイン領域が2つの隣接したストリング選択トラン
    ジスタのドレインとして作用する多数の選択トランジス
    タと、 それぞれその自分のコレクタがウェル領域で構成され、
    前記選択トランジスタの共通ドレイン領域が前記ウェル
    の上部に位置しその自分のベースとして作用し、その自
    分のエミッタが前記共通ドレイン領域内に形成されてい
    るドーピング領域より構成されるものであり所定のコン
    タクトホールを通じて前記第2絶縁層上に形成されてい
    る対応するビットラインに結合される多数の電流駆動ト
    ランジスタを具備することを特徴とする半導体メモリ構
    造。
  12. 【請求項12】 前記選択トランジスタの共通ドレイン
    領域であると同時に前記電流駆動トランジスタのベース
    として作用する領域はN形の不純物が1017〜1019do
    pants /cm2の濃度でドーピングされており、 0.1μm
    〜0.5 μmの深さを有することを特徴とする請求項11
    記載の半導体メモリ構造。
  13. 【請求項13】 前記電流駆動トランジスタのコレクタ
    として作用するウェルには1014〜1016dopants /c
    2の濃度の不純物がドーピングされていることを特徴
    とする請求項11記載の半導体メモリ構造。
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