JP3212714B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3212714B2 JP3212714B2 JP26378292A JP26378292A JP3212714B2 JP 3212714 B2 JP3212714 B2 JP 3212714B2 JP 26378292 A JP26378292 A JP 26378292A JP 26378292 A JP26378292 A JP 26378292A JP 3212714 B2 JP3212714 B2 JP 3212714B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ（Ｂｉ）素
子と相補性絶縁ゲート型（ＣＭＯＳ）素子とを混載した
Ｂｉ−ＣＭＯＳ型の半導体集積回路（ＩＣ）に係り、特
にメモリセルアレイを有するＩＣにおけるメモリセルア
レイのワード線を駆動するためのワード線ドライブ回路
に関する。
子と相補性絶縁ゲート型（ＣＭＯＳ）素子とを混載した
Ｂｉ−ＣＭＯＳ型の半導体集積回路（ＩＣ）に係り、特
にメモリセルアレイを有するＩＣにおけるメモリセルア
レイのワード線を駆動するためのワード線ドライブ回路
に関する。
【０００２】
【従来の技術】Ｂｉ−ＣＭＯＳ型のメモリＬＳＩ（大規
模集積回路）、例えばＳＲＡＭ（スタティック型ランダ
ムアクセスメモリ）においては、メモリセルアレイの領
域に隣接して配置されるワード線ドライブ回路として、
高速駆動を図るためにＢｉ−ＣＭＯＳ型のワード線ドラ
イブ回路を用いている。
模集積回路）、例えばＳＲＡＭ（スタティック型ランダ
ムアクセスメモリ）においては、メモリセルアレイの領
域に隣接して配置されるワード線ドライブ回路として、
高速駆動を図るためにＢｉ−ＣＭＯＳ型のワード線ドラ
イブ回路を用いている。
【０００３】図８は、Ｂｉ−ＣＭＯＳ型ワード線ドライ
ブ回路の１個の回路構成を示している。ここで、Ｖccは
電源電位、Ｖssは接地電位、ＷＬはメモリセルアレイの
ワード線、Ｑ１はワード線電位プルアップ用のＮＰＮト
ランジスタ、Ｑ２はワード線電位プルダウン用のＮＰＮ
トランジスタ、ＲＤはワード線選択信号（デコード出力
信号）、ＴＰは前記プルアップ用ＮＰＮトランジスタＱ
１を駆動するためのＰチャネルＭＯＳトランジスタ、Ｔ
Ｎは前記プルダウン用ＮＰＮトランジスタＱ２を駆動す
るためのＮチャネルＭＯＳトランジスタ、Ｒ１およびＲ
２は抵抗である。従来のＢｉ−ＣＭＯＳ型ワード線ドラ
イブ回路は、メモリセルアレイのセルピッチ当り１／２
個のバイポーラトランジスタを配置している。
ブ回路の１個の回路構成を示している。ここで、Ｖccは
電源電位、Ｖssは接地電位、ＷＬはメモリセルアレイの
ワード線、Ｑ１はワード線電位プルアップ用のＮＰＮト
ランジスタ、Ｑ２はワード線電位プルダウン用のＮＰＮ
トランジスタ、ＲＤはワード線選択信号（デコード出力
信号）、ＴＰは前記プルアップ用ＮＰＮトランジスタＱ
１を駆動するためのＰチャネルＭＯＳトランジスタ、Ｔ
Ｎは前記プルダウン用ＮＰＮトランジスタＱ２を駆動す
るためのＮチャネルＭＯＳトランジスタ、Ｒ１およびＲ
２は抵抗である。従来のＢｉ−ＣＭＯＳ型ワード線ドラ
イブ回路は、メモリセルアレイのセルピッチ当り１／２
個のバイポーラトランジスタを配置している。
【０００４】図９は、上記したようなＢｉ−ＣＭＯＳ型
のワード線ドライブ回路が多数配列されて設けられた領
域の一部（主として、前記ワード線電位プルアップ用の
ＮＰＮトランジスタＱ１の領域）の平面パターンを示し
ている。図１０は、図９中のＢ−Ｂ線に沿う断面構造を
示している。
のワード線ドライブ回路が多数配列されて設けられた領
域の一部（主として、前記ワード線電位プルアップ用の
ＮＰＮトランジスタＱ１の領域）の平面パターンを示し
ている。図１０は、図９中のＢ−Ｂ線に沿う断面構造を
示している。
【０００５】ここで、８０は半導体基板（Ｐ型シリコン
基板）、８１は上記基板内に埋め込み形成されたＮ+ 型
埋込み層、８２は上記埋込み層上に形成されたエピタキ
シャル成長層からなるＮ- コレクタ領域、８３は上記コ
レクタ領域の一部で前記埋込み層に連なるように拡散形
成されたコレクタ取り出し領域、８４は前記コレクタ領
域の表層部の一部に形成されたＰ- 真性ベース領域（内
部ベース領域）、８５は前記コレクタ領域の表層部の一
部に形成されたＰ+ 外部ベース領域、８６は前記内部ベ
ース領域の表層部の一部に形成されたエミッタ領域であ
る。８７は基板内のバイポーラトランジスタ相互間に形
成された素子分離領域、８８は基板表面の一部に形成さ
れた素子分離用のフィールド酸化膜、８９は基板上に形
成された層間絶縁膜である。
基板）、８１は上記基板内に埋め込み形成されたＮ+ 型
埋込み層、８２は上記埋込み層上に形成されたエピタキ
シャル成長層からなるＮ- コレクタ領域、８３は上記コ
レクタ領域の一部で前記埋込み層に連なるように拡散形
成されたコレクタ取り出し領域、８４は前記コレクタ領
域の表層部の一部に形成されたＰ- 真性ベース領域（内
部ベース領域）、８５は前記コレクタ領域の表層部の一
部に形成されたＰ+ 外部ベース領域、８６は前記内部ベ
ース領域の表層部の一部に形成されたエミッタ領域であ
る。８７は基板内のバイポーラトランジスタ相互間に形
成された素子分離領域、８８は基板表面の一部に形成さ
れた素子分離用のフィールド酸化膜、８９は基板上に形
成された層間絶縁膜である。
【０００６】９１は上記層間絶縁膜に開口されたコンタ
クトホールを通して前記エミッタ領域にコンタクトする
金属配線からなるエミッタ配線であり、前記メモリセル
アレイにおける１本のワード線に接続されている。９２
は前記層間絶縁膜に開口されたコンタクトホールを通し
て前記外部ベース領域にコンタクトする金属配線からな
るベース配線である。９３は前記層間絶縁膜に開口され
たコンタクトホールを通して前記コレクタ取り出し領域
にコンタクトする金属配線からなるコレクタ配線であ
る。
クトホールを通して前記エミッタ領域にコンタクトする
金属配線からなるエミッタ配線であり、前記メモリセル
アレイにおける１本のワード線に接続されている。９２
は前記層間絶縁膜に開口されたコンタクトホールを通し
て前記外部ベース領域にコンタクトする金属配線からな
るベース配線である。９３は前記層間絶縁膜に開口され
たコンタクトホールを通して前記コレクタ取り出し領域
にコンタクトする金属配線からなるコレクタ配線であ
る。
【０００７】図９において、７１はエミッタ配線のコン
タクト部、７２はベース配線のコンタクト部、７３はコ
レクタ配線のコンタクト部である。ａは金属配線と層間
絶縁膜に開口されたコンタクトホールとの余裕距離、ｂ
はコンタクトホールのサイズ、ｃは金属配線相互間距
離、ｄはバイポーラトランジスタのサイズ、ｅはバイポ
ーラトランジスタ相互間距離、ｆはトランジスタのベー
スと基板との間の分離領域、ｇはベースとコレクタ取り
出し用配線との間の距離である。
タクト部、７２はベース配線のコンタクト部、７３はコ
レクタ配線のコンタクト部である。ａは金属配線と層間
絶縁膜に開口されたコンタクトホールとの余裕距離、ｂ
はコンタクトホールのサイズ、ｃは金属配線相互間距
離、ｄはバイポーラトランジスタのサイズ、ｅはバイポ
ーラトランジスタ相互間距離、ｆはトランジスタのベー
スと基板との間の分離領域、ｇはベースとコレクタ取り
出し用配線との間の距離である。
【０００８】従って、バイポーラトランジスタのサイズ
ｄは、各電極の金属配線コンタクト部における金属配線
との合わせ余裕ａ、コンタクトホールのサイズｂ、金属
配線間隔ｃなどの各最小加工寸法の和と、ベース・基板
間の分離領域ｆ、ベース・コレクタ取り出し用配線間距
離ｇ、バイポーラトランジスタ相互間距離ｅにより規定
される。
ｄは、各電極の金属配線コンタクト部における金属配線
との合わせ余裕ａ、コンタクトホールのサイズｂ、金属
配線間隔ｃなどの各最小加工寸法の和と、ベース・基板
間の分離領域ｆ、ベース・コレクタ取り出し用配線間距
離ｇ、バイポーラトランジスタ相互間距離ｅにより規定
される。
【０００９】ところで、メモリ容量の増大および加工寸
法の縮小に伴ってメモリセルのサイズが小さくなると共
にセルピッチが縮小する場合、ワード線ドライブ回路の
バイポーラトランジスタをセルピッチ当り１個あるいは
１／２個づつ配置しようとすると、バイポーラトランジ
スタのサイズｄも小さくする必要がある。
法の縮小に伴ってメモリセルのサイズが小さくなると共
にセルピッチが縮小する場合、ワード線ドライブ回路の
バイポーラトランジスタをセルピッチ当り１個あるいは
１／２個づつ配置しようとすると、バイポーラトランジ
スタのサイズｄも小さくする必要がある。
【００１０】しかし、前記したような構造を有する従来
のバイポーラトランジスタは、トランジスタ相互間の素
子分離領域を含めたサイズｄをメモリセルのサイズと同
様に縮小することが困難である。
のバイポーラトランジスタは、トランジスタ相互間の素
子分離領域を含めたサイズｄをメモリセルのサイズと同
様に縮小することが困難である。
【００１１】例えば０．５μｍのデザイン・ルールを用
いた場合、ａ＝０．２μｍ、ｂ＝０．５μｍ、ｃ＝０．
５μｍ、ｅ＝３．０μｍ、ｆ＝２．０μｍ、ｇ＝１．０
μｍとなり、ｄ＝６ａ＋３ｂ＋ｃ＋ｇ＋ｆ＋ｅ＝９．２
μｍが限界になる。
いた場合、ａ＝０．２μｍ、ｂ＝０．５μｍ、ｃ＝０．
５μｍ、ｅ＝３．０μｍ、ｆ＝２．０μｍ、ｇ＝１．０
μｍとなり、ｄ＝６ａ＋３ｂ＋ｃ＋ｇ＋ｆ＋ｅ＝９．２
μｍが限界になる。
【００１２】上記ｆはＰ型領域間のＮ型分離領域幅であ
り、ｅはＮ型領域間のＰ型分離領域幅である。これらの
各分離領域幅は、それぞれのＮ型あるいはＰ型の不純物
濃度を高くすることにより、分離に必要な距離を小さく
することができる。しかしながら、上記したように不純
物濃度を高くすることは、ベース・コレクタ間容量やコ
レクタ・基板間容量を増大させることになり、バイポー
ラトランジスタの性能を落とすことになる。
り、ｅはＮ型領域間のＰ型分離領域幅である。これらの
各分離領域幅は、それぞれのＮ型あるいはＰ型の不純物
濃度を高くすることにより、分離に必要な距離を小さく
することができる。しかしながら、上記したように不純
物濃度を高くすることは、ベース・コレクタ間容量やコ
レクタ・基板間容量を増大させることになり、バイポー
ラトランジスタの性能を落とすことになる。
【００１３】デザイン・ルールが縮小されても、前記
ｅ、ｆ、ｇの値は変動しないので、ｄは６μｍ以下に縮
小される可能性がない。例えば４ＭビットのＳＲＡＭに
おけるメモリセルの縦方向の寸法は約５μｍであるの
で、ワード線ドライブ回路のバイポーラトランジスタを
たとえ２個のセルに対して１個配置（セルピッチ当り１
／２個づつ配置）しようとしても、不可能に近い。
ｅ、ｆ、ｇの値は変動しないので、ｄは６μｍ以下に縮
小される可能性がない。例えば４ＭビットのＳＲＡＭに
おけるメモリセルの縦方向の寸法は約５μｍであるの
で、ワード線ドライブ回路のバイポーラトランジスタを
たとえ２個のセルに対して１個配置（セルピッチ当り１
／２個づつ配置）しようとしても、不可能に近い。
【００１４】
【発明が解決しようとする課題】上記したように従来の
ＳＲＡＭは、メモリ容量の増大および加工寸法の縮小に
伴ってメモリセルのサイズが小さくなる場合、Ｂｉ−Ｃ
ＭＯＳ型のワード線ドライブ回路のバイポーラトランジ
スタのサイズをメモリセルのサイズと同様に縮小するこ
とが困難であり、上記バイポーラトランジスタをメモリ
セルアレイのセルピッチ当り１／２個づつ配置すること
が困難になるという問題があった。
ＳＲＡＭは、メモリ容量の増大および加工寸法の縮小に
伴ってメモリセルのサイズが小さくなる場合、Ｂｉ−Ｃ
ＭＯＳ型のワード線ドライブ回路のバイポーラトランジ
スタのサイズをメモリセルのサイズと同様に縮小するこ
とが困難であり、上記バイポーラトランジスタをメモリ
セルアレイのセルピッチ当り１／２個づつ配置すること
が困難になるという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、メモリ容量の増大および加工寸法の縮小に伴
ってメモリセルのサイズが小さくなる場合でも、ワード
線ドライブ回路のバイポーラトランジスタのサイズをメ
モリセルのサイズと同様に縮小することが容易に可能に
なり、上記バイポーラトランジスタをメモリセルアレイ
のセルピッチ当り１個あるいは１／２個づつ配置するこ
とが容易に可能になり、チップサイズを大幅に縮小化し
得る半導体集積回路を提供することを目的とする。
たもので、メモリ容量の増大および加工寸法の縮小に伴
ってメモリセルのサイズが小さくなる場合でも、ワード
線ドライブ回路のバイポーラトランジスタのサイズをメ
モリセルのサイズと同様に縮小することが容易に可能に
なり、上記バイポーラトランジスタをメモリセルアレイ
のセルピッチ当り１個あるいは１／２個づつ配置するこ
とが容易に可能になり、チップサイズを大幅に縮小化し
得る半導体集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、集積回路チッ
プ上に形成されたメモリセルアレイと、このメモリセル
アレイの領域に隣接して複数個配列されて設けられたワ
ード線ドライブ回路とを有する半導体集積回路におい
て、上記各ワード線ドライブ回路は、上記メモリセルア
レイのワード線の電位をプルアップするためのバイポー
ラトランジスタおよび上記ワード線をプルダウンするた
めのＮチャネルＭＯＳトランジスタを有するＢｉ−ＮＭ
ＯＳ型のワード線ドライブ回路であり、複数個配列され
たワード線ドライブ回路の各バイポーラトランジスタの
コレクタ層が共通に形成されていることを特徴とする。
プ上に形成されたメモリセルアレイと、このメモリセル
アレイの領域に隣接して複数個配列されて設けられたワ
ード線ドライブ回路とを有する半導体集積回路におい
て、上記各ワード線ドライブ回路は、上記メモリセルア
レイのワード線の電位をプルアップするためのバイポー
ラトランジスタおよび上記ワード線をプルダウンするた
めのＮチャネルＭＯＳトランジスタを有するＢｉ−ＮＭ
ＯＳ型のワード線ドライブ回路であり、複数個配列され
たワード線ドライブ回路の各バイポーラトランジスタの
コレクタ層が共通に形成されていることを特徴とする。
【００１７】
【作用】複数個配列されたワード線ドライブ回路の各バ
イポーラトランジスタのコレクタ層が共通に形成されて
おり、バイポーラトランジスタ相互間の素子分離領域を
省略することが可能になる。また、複数個配列されたワ
ード線ドライブ回路のうちの隣り合う少なくとも２個の
ワード線ドライブ回路を１組とする各組内で前記バイポ
ーラトランジスタのコレクタ取り出し電極を共通に形成
することが可能になる。
イポーラトランジスタのコレクタ層が共通に形成されて
おり、バイポーラトランジスタ相互間の素子分離領域を
省略することが可能になる。また、複数個配列されたワ
ード線ドライブ回路のうちの隣り合う少なくとも２個の
ワード線ドライブ回路を１組とする各組内で前記バイポ
ーラトランジスタのコレクタ取り出し電極を共通に形成
することが可能になる。
【００１８】従って、メモリ容量の増大および加工寸法
の縮小に伴ってメモリセルのサイズが小さくなる場合で
も、ワード線ドライブ回路のバイポーラトランジスタの
サイズをメモリセルのサイズと同様に縮小することが容
易に可能になり、上記バイポーラトランジスタをメモリ
セルアレイのセルピッチ当り１個あるいは１／２個づつ
配置することが容易に可能になり、チップサイズを大幅
に縮小化することが可能になる。
の縮小に伴ってメモリセルのサイズが小さくなる場合で
も、ワード線ドライブ回路のバイポーラトランジスタの
サイズをメモリセルのサイズと同様に縮小することが容
易に可能になり、上記バイポーラトランジスタをメモリ
セルアレイのセルピッチ当り１個あるいは１／２個づつ
配置することが容易に可能になり、チップサイズを大幅
に縮小化することが可能になる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＢｉ−Ｃ
ＭＯＳ型のＳＲＡＭの一部を示している。
に説明する。図１は、本発明の一実施例に係るＢｉ−Ｃ
ＭＯＳ型のＳＲＡＭの一部を示している。
【００２０】ＭＡはＩＣチップ上に形成されたメモリセ
ルアレイ、１０は上記メモリセルアレイの領域のロウ方
向一端側に設けられたロウデコーダ、１３は上記メモリ
セルアレイの領域のカラム方向一端側に設けられたセン
スアンプ・カラムデコーダである。図２は、図１のメモ
リセルアレイＭＡおよびロウデコーダ１０の一部を示す
回路図である。
ルアレイ、１０は上記メモリセルアレイの領域のロウ方
向一端側に設けられたロウデコーダ、１３は上記メモリ
セルアレイの領域のカラム方向一端側に設けられたセン
スアンプ・カラムデコーダである。図２は、図１のメモ
リセルアレイＭＡおよびロウデコーダ１０の一部を示す
回路図である。
【００２１】メモリセルアレイＭＡは、スタティック型
メモリセルＭＣ１、ＭＣ２…がｍ行×ｎ列の行列状に配
列されており、ここでは、２行×２カラム分を代表的に
取り出して示している。ＷＬ１、ＷＬ２はワード線、
（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ２）はビット
線対である。
メモリセルＭＣ１、ＭＣ２…がｍ行×ｎ列の行列状に配
列されており、ここでは、２行×２カラム分を代表的に
取り出して示している。ＷＬ１、ＷＬ２はワード線、
（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ２）はビット
線対である。
【００２２】ロウデコーダ１０は、メモリセルアレイＭ
Ａの各ロウに対応してユニットロウデコーダ１０１、１
０２…が設けられている。各ユニットロウデコーダ１０
１、１０２…は、ロウ選択アドレス信号をデコードする
ワード線選択回路１１と、このワード線選択回路１１の
出力信号（ワード線選択信号）ＲＤに応じてワード線駆
動信号を出力するＢｉ−ＮＭＯＳ型のワード線ドライブ
回路１２とを有し、このワード線ドライブ回路１２は前
記メモリセルアレイＭＡの領域のロウ方向一端側に隣接
して設けられている。
Ａの各ロウに対応してユニットロウデコーダ１０１、１
０２…が設けられている。各ユニットロウデコーダ１０
１、１０２…は、ロウ選択アドレス信号をデコードする
ワード線選択回路１１と、このワード線選択回路１１の
出力信号（ワード線選択信号）ＲＤに応じてワード線駆
動信号を出力するＢｉ−ＮＭＯＳ型のワード線ドライブ
回路１２とを有し、このワード線ドライブ回路１２は前
記メモリセルアレイＭＡの領域のロウ方向一端側に隣接
して設けられている。
【００２３】上記Ｂｉ−ＮＭＯＳ型ワード線ドライブ回
路１２は、前記ワード線選択信号ＲＤが入力するＣＭＯ
Ｓインバータ（ＰチャネルＭＯＳトランジスタＴＰ１お
よびＮチャネルＭＯＳトランジスタＴＮ１からなる）
と、このＣＭＯＳインバータの出力ノードにベースが接
続され、コレクタが電源電位（Ｖcc）ノードに接続さ
れ、エミッタがワード線に接続されているワード線電位
プルアップ用のＮＰＮトランジスタＱと、前記ワード線
と接地電位（Ｖss）ノードとの間に接続され、前記ワー
ド線選択信号ＲＤがゲートに入力するワード線電位プル
ダウン用のＮチャネルＭＯＳトランジスタＴＮとからな
る。図３は、図２のメモリセルアレイＭＡの変形例を示
す回路図である。
路１２は、前記ワード線選択信号ＲＤが入力するＣＭＯ
Ｓインバータ（ＰチャネルＭＯＳトランジスタＴＰ１お
よびＮチャネルＭＯＳトランジスタＴＮ１からなる）
と、このＣＭＯＳインバータの出力ノードにベースが接
続され、コレクタが電源電位（Ｖcc）ノードに接続さ
れ、エミッタがワード線に接続されているワード線電位
プルアップ用のＮＰＮトランジスタＱと、前記ワード線
と接地電位（Ｖss）ノードとの間に接続され、前記ワー
ド線選択信号ＲＤがゲートに入力するワード線電位プル
ダウン用のＮチャネルＭＯＳトランジスタＴＮとからな
る。図３は、図２のメモリセルアレイＭＡの変形例を示
す回路図である。
【００２４】メモリセルアレイＭＡは、ロウ方向に複数
個のブロック（部分セルアレイ）ＭＡ１、ＭＡ２…に分
割され、この部分セルアレイＭＡ１、ＭＡ２…に対応し
て部分ロウデコーダ１１１、１１２…が設けられてお
り、二重ワード線方式が採用されている。
個のブロック（部分セルアレイ）ＭＡ１、ＭＡ２…に分
割され、この部分セルアレイＭＡ１、ＭＡ２…に対応し
て部分ロウデコーダ１１１、１１２…が設けられてお
り、二重ワード線方式が採用されている。
【００２５】このメモリセルアレイＭＡにおいて、ＭＷ
Ｌ１、ＭＷＬ２…は前記ユニットロウデコーダ１０１、
１０２…からの主ワード線選択信号により選択される各
行の主ワード線である。
Ｌ１、ＭＷＬ２…は前記ユニットロウデコーダ１０１、
１０２…からの主ワード線選択信号により選択される各
行の主ワード線である。
【００２６】第１の部分ロウデコーダ１１１…におい
て、Ｇ１、Ｇ２…は第１の主ワード線ＭＷＬ１の信号と
ブロック選択信号（セクションデコード信号）との論理
積処理を行う副ワード線選択ゲート、Ｇ１、Ｇ２…は第
２の主ワード線ＭＷＬ２の信号とブロック選択信号との
論理積処理を行う副ワード線選択ゲートである。ＳＷＬ
１、ＳＷＬ２…は前記副ワード線選択ゲートＧ１、Ｇ２
…の出力線である副ワード線、ＳＷＬ３、ＳＷＬ４…は
前記副ワード線選択ゲートＧ１、Ｇ２…の出力線である
副ワード線である。
て、Ｇ１、Ｇ２…は第１の主ワード線ＭＷＬ１の信号と
ブロック選択信号（セクションデコード信号）との論理
積処理を行う副ワード線選択ゲート、Ｇ１、Ｇ２…は第
２の主ワード線ＭＷＬ２の信号とブロック選択信号との
論理積処理を行う副ワード線選択ゲートである。ＳＷＬ
１、ＳＷＬ２…は前記副ワード線選択ゲートＧ１、Ｇ２
…の出力線である副ワード線、ＳＷＬ３、ＳＷＬ４…は
前記副ワード線選択ゲートＧ１、Ｇ２…の出力線である
副ワード線である。
【００２７】第２の部分ロウデコーダ１１２…におい
て、Ｇ５、Ｇ６…は第１の主ワード線ＭＷＬ１の信号と
ブロック選択信号との論理積処理を行う副ワード線選択
ゲート、Ｇ７、Ｇ８…は第２の主ワード線ＭＷＬ２の信
号とブロック選択信号との論理積処理を行う副ワード線
選択ゲートである。ＳＷＬ５、ＳＷＬ６…は前記副ワー
ド線選択ゲートＧ５、Ｇ６…の出力線である副ワード
線、ＳＷＬ７、ＳＷＬ８…は前記副ワード線選択ゲート
Ｇ７、Ｇ８…の出力線である副ワード線である。図４
は、図２中のＢｉ−ＮＭＯＳ型ワード線ドライブ回路１
２の他の例を示している。
て、Ｇ５、Ｇ６…は第１の主ワード線ＭＷＬ１の信号と
ブロック選択信号との論理積処理を行う副ワード線選択
ゲート、Ｇ７、Ｇ８…は第２の主ワード線ＭＷＬ２の信
号とブロック選択信号との論理積処理を行う副ワード線
選択ゲートである。ＳＷＬ５、ＳＷＬ６…は前記副ワー
ド線選択ゲートＧ５、Ｇ６…の出力線である副ワード
線、ＳＷＬ７、ＳＷＬ８…は前記副ワード線選択ゲート
Ｇ７、Ｇ８…の出力線である副ワード線である。図４
は、図２中のＢｉ−ＮＭＯＳ型ワード線ドライブ回路１
２の他の例を示している。
【００２８】このワード線ドライブ回路は、図２中のワ
ード線ドライブ回路１２におけるＣＭＯＳインバータに
代えて、ゲートにワード線選択信号ＲＤが入力し、ドレ
イン・ソース間がＶCCノードと前記ワード線電位プルア
ップ用のＮＰＮトランジスタＱのベースとの間に接続さ
れたＰチャネルＭＯＳトランジスタＴＰ１と、上記ＮＰ
ＮトランジスタＱのベースとエミッタとの間に接続され
たベース電荷放電用の抵抗Ｒとが用いられたものであ
り、その他は図２中のワード線ドライブ回路１２と同様
である。
ード線ドライブ回路１２におけるＣＭＯＳインバータに
代えて、ゲートにワード線選択信号ＲＤが入力し、ドレ
イン・ソース間がＶCCノードと前記ワード線電位プルア
ップ用のＮＰＮトランジスタＱのベースとの間に接続さ
れたＰチャネルＭＯＳトランジスタＴＰ１と、上記ＮＰ
ＮトランジスタＱのベースとエミッタとの間に接続され
たベース電荷放電用の抵抗Ｒとが用いられたものであ
り、その他は図２中のワード線ドライブ回路１２と同様
である。
【００２９】図２あるいは図４に示したＢｉ−ＮＭＯＳ
型ワード線ドライブ回路１２…の動作電源電位Ｖccとし
ては、２Ｖ〜３．７Ｖの範囲内の電位（例えば３．３
Ｖ）が供給される。
型ワード線ドライブ回路１２…の動作電源電位Ｖccとし
ては、２Ｖ〜３．７Ｖの範囲内の電位（例えば３．３
Ｖ）が供給される。
【００３０】図５は、本実施例で用いるＢｉ−ＮＭＯＳ
型のワード線ドライブ回路および従来例で用いたＢｉ−
ＣＭＯＳ型のワード線ドライブ回路の１段当りの遅延時
間の電源依存特性の一例を示している。
型のワード線ドライブ回路および従来例で用いたＢｉ−
ＣＭＯＳ型のワード線ドライブ回路の１段当りの遅延時
間の電源依存特性の一例を示している。
【００３１】ＳＲＡＭの素子の微細化が進み、内部電源
電圧が低くなってくると、ワード線ドライブ回路の動作
速度に対する影響が生じる。即ち、ワード線ドライブ回
路の動作電源電位Ｖccとして、２Ｖ〜３．７Ｖの範囲内
の電位（例えば３．３Ｖ）が供給されるようになると、
図５に示すように、Ｂｉ−ＣＭＯＳ型のワード線ドライ
ブ回路よりもＢｉ−ＮＭＯＳ型のワード線ドライブ回路
の方が動作速度が速くなるので、本実施例は従来例より
もワード線駆動速度の点で優れている。
電圧が低くなってくると、ワード線ドライブ回路の動作
速度に対する影響が生じる。即ち、ワード線ドライブ回
路の動作電源電位Ｖccとして、２Ｖ〜３．７Ｖの範囲内
の電位（例えば３．３Ｖ）が供給されるようになると、
図５に示すように、Ｂｉ−ＣＭＯＳ型のワード線ドライ
ブ回路よりもＢｉ−ＮＭＯＳ型のワード線ドライブ回路
の方が動作速度が速くなるので、本実施例は従来例より
もワード線駆動速度の点で優れている。
【００３２】図６は、上記したようなＢｉ−ＮＭＯＳ型
のワード線ドライブ回路１２…が多数配列されて設けら
れた領域の一部（主として、前記ワード線電位プルアッ
プ用のＮＰＮトランジスタＱ…の領域）の平面パターン
を示している。ここで、４１はエミッタ配線６１のコン
タクト部、４２はベース配線６２のコンタクト部、４３
はコレクタ配線６３のコンタクト部である。図７は、図
６中のＢ−Ｂ線に沿う断面構造を示している。
のワード線ドライブ回路１２…が多数配列されて設けら
れた領域の一部（主として、前記ワード線電位プルアッ
プ用のＮＰＮトランジスタＱ…の領域）の平面パターン
を示している。ここで、４１はエミッタ配線６１のコン
タクト部、４２はベース配線６２のコンタクト部、４３
はコレクタ配線６３のコンタクト部である。図７は、図
６中のＢ−Ｂ線に沿う断面構造を示している。
【００３３】ここで、５０は半導体基板（Ｐ型シリコン
基板）、５１は上記基板内に埋め込み形成されたＮ+ 型
埋込み層、５２は上記埋込み層上に形成されたエピタキ
シャル成長層からなるＮ- コレクタ領域（真性コレクタ
領域）、５３は上記コレクタ領域の一部で前記埋込み層
に連なるように拡散形成されたコレクタ取り出し領域、
５４は前記コレクタ領域の表層部の一部に形成されたＰ
- 真性ベース領域（内部ベース領域）、５５は前記コレ
クタ領域の表層部の一部に形成されたＰ+ 外部ベース領
域、５６は前記内部ベース領域の表層部の一部に形成さ
れたエミッタ領域である。５７は基板表面の一部に形成
された素子分離用のフィールド酸化膜、５８は基板上に
形成された層間絶縁膜である。
基板）、５１は上記基板内に埋め込み形成されたＮ+ 型
埋込み層、５２は上記埋込み層上に形成されたエピタキ
シャル成長層からなるＮ- コレクタ領域（真性コレクタ
領域）、５３は上記コレクタ領域の一部で前記埋込み層
に連なるように拡散形成されたコレクタ取り出し領域、
５４は前記コレクタ領域の表層部の一部に形成されたＰ
- 真性ベース領域（内部ベース領域）、５５は前記コレ
クタ領域の表層部の一部に形成されたＰ+ 外部ベース領
域、５６は前記内部ベース領域の表層部の一部に形成さ
れたエミッタ領域である。５７は基板表面の一部に形成
された素子分離用のフィールド酸化膜、５８は基板上に
形成された層間絶縁膜である。
【００３４】６１は上記層間絶縁膜に開口されたコンタ
クトホールを通して前記エミッタ領域にコンタクトする
金属配線からなるエミッタ配線であり、前記メモリセル
アレイＭＡのワード線ＷＬに接続されている。６２は前
記層間絶縁膜に開口されたコンタクトホールを通して前
記外部ベース領域にコンタクトする金属配線からなるベ
ース配線である。
クトホールを通して前記エミッタ領域にコンタクトする
金属配線からなるエミッタ配線であり、前記メモリセル
アレイＭＡのワード線ＷＬに接続されている。６２は前
記層間絶縁膜に開口されたコンタクトホールを通して前
記外部ベース領域にコンタクトする金属配線からなるベ
ース配線である。
【００３５】６３は前記層間絶縁膜に開口されたコンタ
クトホールを通して前記コレクタ取り出し領域にコンタ
クトする金属配線からなるコレクタ取り出し電極および
コレクタ配線である。このコレクタ取り出し電極および
コレクタ配線６３は、上記エミッタ配線６１に対して並
行するように延長されている。
クトホールを通して前記コレクタ取り出し領域にコンタ
クトする金属配線からなるコレクタ取り出し電極および
コレクタ配線である。このコレクタ取り出し電極および
コレクタ配線６３は、上記エミッタ配線６１に対して並
行するように延長されている。
【００３６】この場合、隣り合う２個のワード線ドライ
ブ回路を１組とする各組内で前記バイポーラトランジス
タＱのコレクタ取り出し電極６３が共通に形成されてお
り、上記したようにコレクタ取り出し電極６３が共通に
形成された２個のワード線ドライブ回路が、図２あるい
は図３の回路図に示したようにメモリセルアレイＭＡの
ロウ方向に直交する方向（カラム方向）に繰り返し配置
されている。
ブ回路を１組とする各組内で前記バイポーラトランジス
タＱのコレクタ取り出し電極６３が共通に形成されてお
り、上記したようにコレクタ取り出し電極６３が共通に
形成された２個のワード線ドライブ回路が、図２あるい
は図３の回路図に示したようにメモリセルアレイＭＡの
ロウ方向に直交する方向（カラム方向）に繰り返し配置
されている。
【００３７】なお、上記メモリセルアレイＭＡが図３に
示したように二重ワード線方式を採用している場合に
は、そのメインワード線ＭＷＬ１、ＭＷＬ２…が上記ワ
ード線ＷＬに相当する。また、前記エミッタ配線６１
は、上記メモリセルアレイＭＡのワード線ＷＬの複数本
当り１本設けられる場合もある。
示したように二重ワード線方式を採用している場合に
は、そのメインワード線ＭＷＬ１、ＭＷＬ２…が上記ワ
ード線ＷＬに相当する。また、前記エミッタ配線６１
は、上記メモリセルアレイＭＡのワード線ＷＬの複数本
当り１本設けられる場合もある。
【００３８】上記実施例のＳＲＡＭにおいては、複数個
配列されたワード線ドライブ回路１２…の各バイポーラ
トランジスタＱのコレクタ層（Ｎ- コレクタ領域５２）
は共通に形成されており、バイポーラトランジスタＱ…
相互間の素子分離領域（図１０中の８７）が省略されて
いる。
配列されたワード線ドライブ回路１２…の各バイポーラ
トランジスタＱのコレクタ層（Ｎ- コレクタ領域５２）
は共通に形成されており、バイポーラトランジスタＱ…
相互間の素子分離領域（図１０中の８７）が省略されて
いる。
【００３９】また、複数個配列されたワード線ドライブ
回路１２…のうちの隣り合う少なくとも２個のワード線
ドライブ回路を１組とする各組内で前記バイポーラトラ
ンジスタＱのコレクタ取り出し電極６３が共通に形成さ
れている。
回路１２…のうちの隣り合う少なくとも２個のワード線
ドライブ回路を１組とする各組内で前記バイポーラトラ
ンジスタＱのコレクタ取り出し電極６３が共通に形成さ
れている。
【００４０】従って、メモリ容量の増大および加工寸法
の縮小に伴ってメモリセルのサイズが小さくなる場合で
も、ワード線ドライブ回路のバイポーラトランジスタＱ
のサイズをメモリセルのサイズと同様に縮小することが
容易に可能になり、上記バイポーラトランジスタＱをメ
モリセルアレイのセルピッチ当り１個あるいは１／２個
づつ配置することが容易に可能になり、チップサイズを
大幅に縮小化することが可能になる。
の縮小に伴ってメモリセルのサイズが小さくなる場合で
も、ワード線ドライブ回路のバイポーラトランジスタＱ
のサイズをメモリセルのサイズと同様に縮小することが
容易に可能になり、上記バイポーラトランジスタＱをメ
モリセルアレイのセルピッチ当り１個あるいは１／２個
づつ配置することが容易に可能になり、チップサイズを
大幅に縮小化することが可能になる。
【００４１】上記したようにバイポーラトランジスタを
配置した場合、バイポーラトランジスタのサイズＤは、
前述のａ、ｂ、ｃ、ｇのほかにエミッタ相互間分離距離
ｈにより決ま、Ｄ＝５ａ＋２．５ｂ＋ｃ＋ｇ＋０．５ｈ
となる。ここで、例えば０．５μｍのデザインルールを
用いた場合、ａ＝０．２μｍ、ｂ＝０．５μｍ、ｃ＝
０．５μｍ、ｇ＝１．０μｍ、ｈ＝２．０μｍであり、
Ｄ＝４．７５μｍに縮小される。例えば４ＭビットのＳ
ＲＡＭにおけるメモリセルの縦方向の寸法は約５μｍで
あるので、ワード線ドライブ回路のバイポーラトランジ
スタをセルピッチ当り１個づつ配置することが可能にな
る。
配置した場合、バイポーラトランジスタのサイズＤは、
前述のａ、ｂ、ｃ、ｇのほかにエミッタ相互間分離距離
ｈにより決ま、Ｄ＝５ａ＋２．５ｂ＋ｃ＋ｇ＋０．５ｈ
となる。ここで、例えば０．５μｍのデザインルールを
用いた場合、ａ＝０．２μｍ、ｂ＝０．５μｍ、ｃ＝
０．５μｍ、ｇ＝１．０μｍ、ｈ＝２．０μｍであり、
Ｄ＝４．７５μｍに縮小される。例えば４ＭビットのＳ
ＲＡＭにおけるメモリセルの縦方向の寸法は約５μｍで
あるので、ワード線ドライブ回路のバイポーラトランジ
スタをセルピッチ当り１個づつ配置することが可能にな
る。
【００４２】なお、前記コレクタ領域５２において、隣
り合う２個のワード線ドライブ回路を１組とする各組の
各エミッタ領域５６相互が向き合うので、上記各エミッ
タ領域５６直下で発生したホットキャリアに起因するノ
イズが発生するおそれがある。これを防止するために、
前記コレクタ領域５２において、隣り合う２個のワード
線ドライブ回路を１組とする各組の各エミッタ領域５６
相互間に、真性コレクタ領域５２よりも不純物濃度の高
いノイズ防止用の領域５９を拡散形成しておくことが望
ましい。即ち、真性コレクタ領域５２の不純物濃度が例
えば１０16〜１０17ｃｍ-3とすると、ノイズ防止用の領
域５９の不純物濃度を例えば１０18〜１０20ｃｍ-3にす
る。
り合う２個のワード線ドライブ回路を１組とする各組の
各エミッタ領域５６相互が向き合うので、上記各エミッ
タ領域５６直下で発生したホットキャリアに起因するノ
イズが発生するおそれがある。これを防止するために、
前記コレクタ領域５２において、隣り合う２個のワード
線ドライブ回路を１組とする各組の各エミッタ領域５６
相互間に、真性コレクタ領域５２よりも不純物濃度の高
いノイズ防止用の領域５９を拡散形成しておくことが望
ましい。即ち、真性コレクタ領域５２の不純物濃度が例
えば１０16〜１０17ｃｍ-3とすると、ノイズ防止用の領
域５９の不純物濃度を例えば１０18〜１０20ｃｍ-3にす
る。
【００４３】このようにエミッタ領域５６相互間に不純
物濃度の高い領域５９が存在することにより、真性コレ
クタ領域５２でコレクタ電流と高電界効果の相乗効果に
よるインパクトイオン化電流（即ち、インパクトイオン
化現象により発生するマイノリティキャリア、上記例の
場合にはホール）のライフタイムが高濃度領域５９で急
激に減少する。これにより、隣接するエミッタ領域５６
あるいはベース領域５４、５５まで到達することなく、
マジョリティキャリア（上記例の場合には電子）と再結
合を起こす。
物濃度の高い領域５９が存在することにより、真性コレ
クタ領域５２でコレクタ電流と高電界効果の相乗効果に
よるインパクトイオン化電流（即ち、インパクトイオン
化現象により発生するマイノリティキャリア、上記例の
場合にはホール）のライフタイムが高濃度領域５９で急
激に減少する。これにより、隣接するエミッタ領域５６
あるいはベース領域５４、５５まで到達することなく、
マジョリティキャリア（上記例の場合には電子）と再結
合を起こす。
【００４４】従って、前記実施例で示したように、共通
コレクタ構造において、高濃度領域５９を介してエミッ
タ領域５６相互を隣接させても、隣接するエミッタ領域
５６間でノイズによる動作不良を発生するおそれをなく
することができる。但し、上記インパクトイオン化現象
は、ワード線ドライブ回路のバイポーラトランジスタの
動作条件に依存する。
コレクタ構造において、高濃度領域５９を介してエミッ
タ領域５６相互を隣接させても、隣接するエミッタ領域
５６間でノイズによる動作不良を発生するおそれをなく
することができる。但し、上記インパクトイオン化現象
は、ワード線ドライブ回路のバイポーラトランジスタの
動作条件に依存する。
【００４５】
【発明の効果】上述したように本発明によれば、メモリ
容量の増大および加工寸法の縮小に伴ってメモリセルの
サイズが小さくなる場合でも、ワード線ドライブ回路の
バイポーラトランジスタのサイズをメモリセルのサイズ
と同様に縮小することが容易に可能になり、上記バイポ
ーラトランジスタをメモリセルアレイのセルピッチ当り
１個あるいは１／２個づつ配置することが容易に可能に
なり、チップサイズを大幅に縮小化し得るＩＣを実現す
ることができる。
容量の増大および加工寸法の縮小に伴ってメモリセルの
サイズが小さくなる場合でも、ワード線ドライブ回路の
バイポーラトランジスタのサイズをメモリセルのサイズ
と同様に縮小することが容易に可能になり、上記バイポ
ーラトランジスタをメモリセルアレイのセルピッチ当り
１個あるいは１／２個づつ配置することが容易に可能に
なり、チップサイズを大幅に縮小化し得るＩＣを実現す
ることができる。
【図１】本発明の第１実施例に係るＳＲＡＭの一部を示
すブロック図。
すブロック図。
【図２】図１中のメモリセルアレイおよびロウデコーダ
の一部を示す回路図。
の一部を示す回路図。
【図３】図２中のメモリセルアレイの変形例を示す回路
図。
図。
【図４】図２中のＢｉ−ＮＭＯＳ型ワード線ドライブ回
路の他の例を示す回路図。
路の他の例を示す回路図。
【図５】本発明で用いるＢｉ−ＮＭＯＳ型ワード線ドラ
イブ回路および従来例のＢｉ−ＣＭＯＳ型ワード線ドラ
イブ回路の１段当りの遅延時間の電源依存特性の一例を
示す図。
イブ回路および従来例のＢｉ−ＣＭＯＳ型ワード線ドラ
イブ回路の１段当りの遅延時間の電源依存特性の一例を
示す図。
【図６】本発明で用いるＢｉ−ＮＭＯＳ型ワード線ドラ
イブ回路の平面パターンの一例を示す図。
イブ回路の平面パターンの一例を示す図。
【図７】図６中のＢ−Ｂ線に沿う構造の一例を示す断面
図。
図。
【図８】従来のＢｉ−ＣＭＯＳ型ワード線ドライブ回路
を示す回路図。
を示す回路図。
【図９】図８のワード線ドライブ回路の平面パターンの
一例を示す図。
一例を示す図。
【図１０】図９中のＢ−Ｂ線に沿う構造の一例を示す断
面図。
面図。
ＭＡ…メモリセルアレイ、ＭＡ１、ＭＡ２…部分セルア
レイ、１０…ロウデコーダ、１０１、１０２…ユニット
ロウデコーダ、１１１、１１２…部分ロウデコーダ、１
１…ワード線選択回路、１２…ワード線ドライブ回路、
ＷＬ、ＷＬ１、ＷＬ２…ワード線、ＭＷＬ１、ＭＷＬ２
…主ワード線、ＳＷＬ１〜ＳＷＬ８…副ワード線、Ｑ…
ワード線電位プルアップ用のＮＰＮトランジスタ、ＴＮ
…ワード線電位プルダウン用のＮチャネルＭＯＳトラン
ジスタ、４１…エミッタ配線のコンタクト部、４２…ベ
ース配線のコンタクト部、４３…コレクタ配線のコンタ
クト部、５０…Ｐ型基板、５１…Ｎ+ 型埋込み層、５２
…Ｎ- コレクタ領域（真性コレクタ領域）、５３…コレ
クタ取り出し領域、５４…Ｐ- 真性ベース領域（内部ベ
ース領域）、５５…Ｐ+ 外部ベース領域、５６…エミッ
タ領域、５７…フィールド酸化膜、５８…層間絶縁膜、
５９…ノイズ防止用の領域、６１…エミッタ配線、６２
…ベース配線、６３…コレクタ配線（コレクタ取り出し
電極）。
レイ、１０…ロウデコーダ、１０１、１０２…ユニット
ロウデコーダ、１１１、１１２…部分ロウデコーダ、１
１…ワード線選択回路、１２…ワード線ドライブ回路、
ＷＬ、ＷＬ１、ＷＬ２…ワード線、ＭＷＬ１、ＭＷＬ２
…主ワード線、ＳＷＬ１〜ＳＷＬ８…副ワード線、Ｑ…
ワード線電位プルアップ用のＮＰＮトランジスタ、ＴＮ
…ワード線電位プルダウン用のＮチャネルＭＯＳトラン
ジスタ、４１…エミッタ配線のコンタクト部、４２…ベ
ース配線のコンタクト部、４３…コレクタ配線のコンタ
クト部、５０…Ｐ型基板、５１…Ｎ+ 型埋込み層、５２
…Ｎ- コレクタ領域（真性コレクタ領域）、５３…コレ
クタ取り出し領域、５４…Ｐ- 真性ベース領域（内部ベ
ース領域）、５５…Ｐ+ 外部ベース領域、５６…エミッ
タ領域、５７…フィールド酸化膜、５８…層間絶縁膜、
５９…ノイズ防止用の領域、６１…エミッタ配線、６２
…ベース配線、６３…コレクタ配線（コレクタ取り出し
電極）。
フロントページの続き (72)発明者 百瀬 啓 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 松井 正貴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 昭61−218159（ＪＰ，Ａ) 特開 平１−264252（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 H01L 27/10
Claims (4)
- 【請求項１】 集積回路チップ上に形成されたメモリセ
ルアレイと、このメモリセルアレイの領域に隣接して複
数個配列されて設けられたワード線ドライブ回路とを有
する半導体集積回路において、 上記各ワード線ドライブ回路は、上記メモリセルアレイ
のワード線の電位をプルアップするためのバイポーラト
ランジスタおよび上記ワード線をプルダウンするための
ＮチャネルＭＯＳトランジスタを有するＢｉ−ＮＭＯＳ
型のワード線ドライブ回路であり、 上記複数個配列されたワード線ドライブ回路の各バイポ
ーラトランジスタのコレクタ層は共通に形成され、 かつ上記複数個配列されたワード線ドライブ回路のうち
隣り合う少なくとも２個のワード線ドライブ回路を１組
とする各組内で上記バイポーラトランジスタのコレクタ
取り出し電極が共通に形成され、 さらに上記コレクタ層のうち隣り合う組の各エミッタ領
域相互間に、真性コレクタ領域よりも不純物濃度の高い
領域が形成されていることを特徴とする半導体集積回
路。 - 【請求項２】 前記ワード線ドライブ回路の動作電源と
して２Ｖ〜３．７Ｖが供給されることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項３】 前記メモリセルアレイおよびワード線ド
ライブ回路はＳＲＡＭ集積回路に設けられていることを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記バイポーラトランジスタは、第１導
電型の半導体基板と、前記半導体基板に形成され、第１
導電型とは反対導電型の第２導電型のコレクタ領域と、
前記コレクタ領域に形成された第２導電型の前記真性コ
レクタ領域と、前記コレクタ領域に接続され、前記真性
コレクタ領域内に不純物を拡散して形成されたコレクタ
取り出し領域と、前記真性コレクタ領域の一部表面に形
成された第１導電型の内部ベース領域と、前記真性コレ
クタ領域の一部表面に形成された第１導電型の外部ベー
ス領域と、前記内部ベース領域の一部表面に形成された
第２導電型の前記エミッタ領域と、前記ワード線と並行
するように前記エミッタ領域から引き出されたエミッタ
配線と、前記エミッタ配線と並行するように延長された
コレクタ配線とから構成されていることを特徴とする請
求項１または２記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26378292A JP3212714B2 (ja) | 1991-12-04 | 1992-10-01 | 半導体集積回路 |
| US07/985,109 US5243557A (en) | 1991-12-04 | 1992-12-03 | Bi-CMOS semiconductor integrated circuit |
| KR2019960021213U KR960008149Y1 (ko) | 1991-12-04 | 1996-07-18 | 반도체 집적 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-320377 | 1991-12-04 | ||
| JP32037791 | 1991-12-04 | ||
| JP26378292A JP3212714B2 (ja) | 1991-12-04 | 1992-10-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242679A JPH05242679A (ja) | 1993-09-21 |
| JP3212714B2 true JP3212714B2 (ja) | 2001-09-25 |
Family
ID=26546195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26378292A Expired - Lifetime JP3212714B2 (ja) | 1991-12-04 | 1992-10-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5243557A (ja) |
| JP (1) | JP3212714B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469947B2 (en) | 1999-06-29 | 2002-10-22 | Hyundai Electronics Co., Ltd. | Semiconductor memory device having regions with independent word lines alternately selected for refresh operation |
| KR100361863B1 (ko) | 1999-06-29 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US9786363B1 (en) * | 2016-11-01 | 2017-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Word-line enable pulse generator, SRAM and method for adjusting word-line enable time of SRAM |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448296A (en) * | 1987-05-01 | 1989-02-22 | Texas Instruments Inc | Hybrid cmos bipolar memory cell |
-
1992
- 1992-10-01 JP JP26378292A patent/JP3212714B2/ja not_active Expired - Lifetime
- 1992-12-03 US US07/985,109 patent/US5243557A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5243557A (en) | 1993-09-07 |
| JPH05242679A (ja) | 1993-09-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
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