KR102053348B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자는, 기판과, 상기 기판에 형성되고, 비트라인과 상보 비트라인 중 어느 하나로부터 전압을 입력받는 제1 인버터와, 상기 제1 인버터 위에 위치하는 반도체층을 포함한다. 상기 반도체층은 공통 소스 영역을 포함한다. 상기 반도체 소자는 상기 반도체층에 형성되고, 상기 제1 인버터의 문턱전압을 상기 비트라인과 상보 비트라인 중 어느 하나의 전압 레벨로 조절하는 제1 및 제3 스위치 소자를 포함한다. 상기 공통 소스 영역은 상기 제1 및 제3 스위치 소자에 의해 공유된다.

Description

반도체 소자 {Semiconductor device}
본 발명의 기술적 사상은 센스 앰프를 구성하는 반도체 소자에 관한 것으로, 미스매치 보상이 가능한 반도체 소자에 관한 것이다.
반도체 메모리 장치들은 사용자들의 요구에 따라 대용량화와 저전력 고속 동작이 요구되는 추세이다. 반도체 메모리 장치들의 대용량화에 따른 미세 공정으로 인해 센스 앰프에 연결되는 비트라인과 상보 비트라인 사이의 로딩 미스매치(loading mismatch) 또는 센스 앰프 내의 트랜지스터들 간의 문턱전압 미스매치 현상이 야기되고 있다. 이러한 현상은 센스 앰프의 센싱 마진 및 센싱 속도 등의 센싱 효율을 저하시키는 요인이 된다.
센싱 효율을 개선하기 위해, 교차 연결된(cross-coupled) 인버터들을 구성하는 MOS 트랜지스터들에 스위치 소자를 연결하는 센스 앰프 구조가 제안되었다. 하지만, 이 경우 스위치 소자의 추가 배치로 인해, 센스 앰프가 차지하는 면적이 증가하는 반면 반도체 메모리 장치의 셀 영역이 감소되는 문제가 발생한다. 또한, 메모리 장치의 셀 영역 감소를 막고 기존 면적을 유지한 상태에서 스위치 소자를 추가 배치하는 경우, 공정 마진의 확보가 어려워 콘택(contact) 패턴 형성 불량 등의 문제가 발생한다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 미스매치 보상을 통해 센싱 효율을 높이면서도, 공정 마진 확보 및 소형화가 가능한 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 기판과, 상기 기판에 형성되고, 비트라인과 상보 비트라인 중 어느 하나로부터 전압을 입력받는 제1 인버터와, 상기 제1 인버터 위에 위치하는 반도체층을 포함하되, 상기 반도체 층은 공통 소스 영역을 포함한다. 반도체 소자는 상기 반도체층에 형성되고, 상기 제1 인버터의 문턱전압을 상기 비트라인과 상보 비트라인 중 어느 하나의 전압 레벨로 조절하는 제1 및 제3 스위치 소자를 포함하고, 상기 공통 소스 영역은 상기 제1 및 제3 스위치 소자에 의해 공유된다.
일부 실시예에서, 상기 반도체층은, 다결정 실리콘으로 이루어질 수 있다.
일부 실시예에서, 상기 반도체층은, 상기 제1 및 제3 스위치 소자 각각의 채널 영역을 포함할 수 있고, 상기 채널 영역은, 완전 공핍될 수 있다.
일부 실시예에서, 상기 반도체층은, 상기 제1 및 제3 스위치 소자의 드레인 영역들을 포함할 수 있고, 상기 제1 및 제3 스위치 소자 각각의 공통 소스 영역 및 드레인 영역들은, 저면이 상기 반도체층의 저면과 동일 평면을 이룰 수 있다.
일부 실시예에서, 상기 제1 인버터는, NMOS 및 PMOS 트랜지스터 쌍으로 구성될 수 있고, 상기 기판은, 상기 NMOS 및 PMOS 트랜지스터 각각의 소스/드레인 영역들을 포함할 수 있고, 상기 NMOS 및 PMOS 트랜지스터 각각의 소스/드레인 영역들은, 상기 기판의 저면과 이격될 수 있다.
일부 실시예에서, 상기 제1 인버터는, NMOS 트랜지스터 및 PMOS 트랜지스터 쌍으로 구성될 수 있고, 상기 기판은, 제1 방향으로 연장되는 상기 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 채널 영역을 포함할 수 있고, 상기 반도체층은, 상기 제1 방향 또는 상기 제1 방향과 다른 제2 방향으로 연장되는 상기 제1 및 제3 스위치 소자 각각의 채널 영역을 포함할 수 있다.
일부 실시예에서, 상기 제1 인버터는, NMOS 트랜지스터 및 PMOS 트랜지스터 쌍으로 구성될 수 있고, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터는, 각각 상기 기판에 형성된 채널 영역과, 상기 기판에서 상기 채널 영역의 양측에 형성되는 소스/드레인 영역들, 및 상기 채널 영역 위에 형성된 게이트 구조체를 포함할 수 있고, 상기 NMOS 트랜지스터의 소스/드레인 영역들 중 하나는, 상기 PMOS 트랜지스터의 소스 드레인 영역들 중 하나와 전기적으로 연결될 수 있고, 상기 NMOS 트랜지스터의 게이트 구조체는, 상기 PMOS 트랜지스터의 게이트 구조체와 전기적으로 연결될 수 있다.
일부 실시예에서, 상기 제1 및 제3 스위치 소자는, 각각, 상기 반도체층에 형성된 채널 영역과, 상기 반도체층에서 상기 채널 영역의 양측에 형성되는 상기 공통 소스 영역 및 드레인 영역, 및 상기 채널 영역 위에 형성된 게이트 구조체를 포함할 수 있다.
일부 실시예에서, 상기 비트라인 및 상보 비트라인은, 상기 제1 및 제3 스위치 소자 위에 위치할 수 있고, 상기 상보 비트라인은, 상기 반도체층에 형성된 상기 제1 스위치 소자의 드레인 영역과 전기적으로 연결될 수 있고, 상기 비트라인은, 상기 반도체층에 형성된 상기 제3 스위치 소자의 드레인 영역과 전기적으로 연결될 수 있다.
일부 실시예에서, 상기 기판에 형성되고, 상기 제1 인버터와 교차 연결(cross-coupled)되고, 상기 비트라인과 상보 비트라인 중 어느 하나로부터 전압을 입력받는 제2 인버터, 및 상기 반도체층에 형성되고, 상기 제2 인버터의 문턱전압을 상기 비트라인과 상보 비트라인 중 어느 하나의 전압 레벨로 조절하는 제2 및 제4 스위치 소자를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는, 미스매치 보상을 위한 스위치 소자들이 인버터와 동일 평면 상에 형성되지 않고 수직방향으로 높은 레벨의 평면 상에 형성됨으로써, 센싱 효율을 향상시킴과 동시에 동일 평면 상에 스위치 소자들의 추가 배치에 따른 면적 증가 문제를 방지한다. 이에 따라, 반도체 소자는, 반도체 소자가 포함되는 반도체 메모리 장치의 신뢰성 확보를 비롯하여 소형화 및 고집적화를 가능하게 하며, 공정 마진의 확보를 통해 제조 단계에서 발생되는 불량이 감소될 수 있도록 한다.
또한, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 시 스위치 소자가 형성되는 반도체층을 비정질 실리콘을 열처리하여 다결정 실리콘으로 변환시키는 방식을 통해 형성함으로써, 제조 공정의 간소화 및 제조 비용의 저감이 가능해진다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 등가 회로도이다.
도 2는 도 1에서 제1 및 제2 스위치 소자(SW1, SW2)가 '온' 이고, 제3 및 제4 스위치 소자(SW3, SW4)가 '오프'일 때 반도체 소자의 동작을 설명하기 위한 도면이다.
도 3은 도 1에서 제1 및 제2 스위치 소자(SW1, SW2)가 '오프' 이고, 제3 및 제4 스위치 소자(SW3, SW4)가 '온'일 때 반도체 소자의 동작을 설명하기 위한 도면이다.
도 4a는 도 1의 반도체 소자의 개략적인 평면 레이아웃이고, 도 4b는 도 4a의 AA - AA' 선을 따라 취한 일부 구성들을 나타낸 사시도이고, 도 4c는 도 4b의 'L' 부분을 확대한 단면도이고, 도 4d는 도 4b의 'M' 부분을 확대한 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 개략적인 평면 레이아웃이고, 도 5b는 도 5a의 BB - BB' 선을 따라 취한 일부 구성들을 나타낸 사시도이다.
도 6a 내지 도 6f는 도 1의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 8은 도 7의 반도체 메모리 장치를 포함하는 메모리 모듈을 개략적으로 나타내는 블록도이다.
도 9는 도 7의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(10)의 등가 회로도이다. 도 1에서 제1 내지 제4 스위치 소자(SW1 내지 SW4) 각각은 트랜지스터로 도시되고 있으나, 이에 한정되는 것은 아니며, 제1 내지 제4 스위치 소자(SW1 내지 SW4)는 전송 게이트로 구현될 수 있다. 이하에서는, 설명의 편의를 위해, 제1 내지 제4 스위치 소자(SW1 내지 SW4)가 트랜지스터로 구현되는 경우를 예로 들어 설명한다.
도 1을 참조하면, 반도체 소자(10)는 비트라인(BL)과 상보 비트라인(BLB) 사이의 전위차를 센싱하여 증폭하는 센스 앰프일 수 있으며, 제1 및 제2 인버터들(12, 14), 및 제1 내지 제4 스위치 소자들(SW1 내지 SW4)을 포함할 수 있다. 제1 및 제2 인버터들(12, 14)과, 제1 내지 제4 스위치 소자들(SW1 내지 SW4)은 각각 Z 방향을 따르는 서로 다른 평면에 배치될 수 있다. 즉, 제1 내지 제4 스위치 소자들(SW1 내지 SW4)이 형성된 반도체층(도 4b의 200 참조)은, 제1 및 제2 인버터들(12, 14)이 형성된 소정의 반도체 기판(도 4b의 100 참조) 위에 위치하며, 제1 내지 제4 스위치 소자들(SW1 내지 SW4)이 제1 및 제2 인버터들(12, 14) 상에 수직적으로 적층된 구조를 가질 수 있다.
제1 인버터(12)와 제2 인버터(14)는 비트라인(BL)과 상보 비트라인(BLB) 사이에서 교차 연결(cross-coupled)될 수 있다. 상세하게는, 제1 인버터(12)는 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1) 쌍으로 구성될 수 있고, 제1 인버터(12)의 입력단(in1)이 상보 비트라인(BLB)과 연결되어 상보 비트라인(BLB)의 전압을 입력받을 수 있다. 제2 인버터(14)는 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2) 쌍으로 구성될 수 있고, 입력단(in2)이 비트라인(BL)과 연결되어 비트라인(BL)의 전압을 입력받을 수 있다. 그리고, 제1 PMOS 트랜지스터(P1)의 일단이 제2 PMOS 트랜지스터(P2)의 일단과 상호 연결될 수 있고, 제1 NMOS 트랜지스터(N1)의 일단과 제1 NMOS 트랜지스터(N2)의 일단이 상호 연결될 수 있다.
도 1에서는, 제1 인버터(12)가 상보 비트라인(BLB)의 전압을 입력받고 제2 인버터(14)가 비트라인(BL)의 전압을 입력받도록 교차 연결되는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서 제1 인버터(12)와 제2 인버터(14)는, 비트라인(BL)과 상보 비트라인(BLB) 사이에서 도 1과 반대로 교차 연결될 수 있다. 예를 들어, 제1 인버터(12)가 비트라인(BL)의 전압을 입력받고, 제2 인버터(14)가 상보 비트라인(BLB)의 전압을 입력받도록 교차 연결될 수 있다.
제1 스위치 소자(SW1)는 제1 인버터(12)의 입력단(in1)과 출력단(out1) 사이에 연결될 수 있다. 제1 스위치 소자(SW1)의 일단은 제1 인버터(12)의 입력단(in1)을 통해 상보 비트라인(BLB)에 연결될 수 있다. 제1 스위치 소자(SW1)의 다른 일단은 제1 인버터(12)의 출력단(out1)을 통해 제3 스위치 소자(SW3)의 일단과 연결될 수 있다. 제3 스위치 소자(SW3)의 다른 일단은 비트라인(BL)과 연결될 수 있다.
제2 스위치 소자(SW2)는 제2 인버터(14)의 입력단(in2)과 출력단(out2) 사이에 연결될 수 있다. 제2 스위치 소자(SW2)의 일단은 제2 인버터(14)의 입력단(in2)을 통해 비트라인(BL)에 연결될 수 있다. 제2 스위치 소자(SW2)의 다른 일단은 제2 인버터(14)의 출력단(out2)을 통해 제4 스위치 소자(SW4)의 일단과 연결될 수 있다. 제4 스위치 소자(SW4)의 다른 일단은 상보 비트라인(BLB)과 연결될 수 있다.
앞서 예시한 제1 인버터(12)가 비트라인(BL)의 전압을 입력받고 제2 인버터(14)가 상보 비트라인(BLB)의 전압을 입력받도록 교차 연결되는 경우에는, 도 1에서와 반대로 제3 스위치 소자(SW3)가 제1 인버터(12)의 출력단(out1)을 상보 비트라인(BLB)과 연결시킬 수 있으며, 제4 스위치 소자(SW4)가 제2 인버터(14)의 출력단(out2)을 비트라인(BL)과 연결시킬 수 있다.
제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)는 제1 제어신호(cont1)에 의해 '온(on)/오프(off)'가 제어될 수 있다. 예를 들어, 제1 스위치 소자(SW1)는 제1 제어신호(cont1)가 논리 '하이(high)'인 경우 '온'되어 제1 인버터(12)의 입력단(in1)과 출력단(out1)을 연결시킬 수 있다. 제2 스위치 소자(SW2)는 제1 제어신호(cont1)가 논리 '하이'인 경우 '온'되어 제2 인버터(14)의 입력단(in2)과 출력단(out2)을 연결시킬 수 있다.
제3 스위치 소자(SW3) 및 제4 스위치 소자(SW4)는 제2 제어신호(cont2)에 의해 '온/오프'가 제어될 수 있다. 예를 들어, 제3 스위치 소자(SW3)는 제2 제어신호(cont2)가 논리 '하이'인 경우 '온'되어 제1 인버터(12)의 출력단(out1)을 비트라인(BL)과 연결시킬 수 있다. 제4 스위치 소자(SW4)는 제2 제어신호(cont2)가 논리 '하이'인 경우 '온'되어 제2 인버터(14)의 출력단(out2)을 상보 비트라인(BLB)과 연결시킬 수 있다.
제1 및 제2 스위치 소자(SW1 및 SW2) 쌍과 제3 및 제4 스위치 소자(SW3 및 SW4) 쌍은 서로 배타적으로 동작할 수 있다. 이를 위해, 제1 제어 신호(cont1)와 제2 제어신호(cont2)는 서로 반전 관계인 것이 바람직하다.
도 1에서는 반도체 소자(10)에 제1 내지 제4 스위치 소자(SW1 내지 SW4)가 모두 구비되는 경우를 도시하고 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서는, 제1 인버터(12)와 연결되는 제1 스위치 소자(SW1) 및 제3 스위치 소자(SW3)만이 반도체 소자(10)에 구비될 수 있다. 다른 실시예에서는, 제2 인버터(14)와 연결되는 제2 스위치 소자(SW1) 및 제4 스위치 소자(SW4)만이 반도체 소자(10)에 구비될 수도 있다.
도 2는 도 1에서 제1 및 제2 스위치 소자(SW1, SW2)가 '온' 이고, 제3 및 제4 스위치 소자(SW3, SW4)가 '오프'일 때 반도체 소자(10)의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 소자(10)에서 제1 제어신호(cont1)가 논리 '하이'이고 제2 제어신호(cont2)가 '로우'인 경우에는, 제1 인버터(12)의 입력단(in1)과 출력단(out1)은 모두 상보 비트라인(BLB)에 연결되고, 제2 인버터(14)의 입력단(in2)과 출력단(out2)은 모두 비트라인(BL)에 연결된다. 이에 따라, 제1 인버터(12)의 문턱전압이 상보 비트라인(BLB)의 전압 레벨로 조절되고, 제2 인버터(14)의 문턱전압이 비트라인(BL)의 전압 레벨로 조절된다.
이와 같이, 제1 인버터(12)와 제2 인버터(14)의 문턱전압 레벨이 조절될 수 있어, 제1 인버터(12)와 제2 인버터(14) 사이의 문턱전압 차이를 비트라인(BL)과 비트라인(BLB) 사이의 전압 레벨 차이로 미리 적용하는 경우, 제1 인버터(12)와 제2 인버터(14) 사이의 문턱전압 미스매치가 보상될 수 있다.
도 3은 도 1에서 제1 및 제2 스위치 소자(SW1, SW2)가 '오프' 이고, 제3 및 제4 스위치 소자(SW3, SW4)가 '온'일 때 반도체 소자(10)의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 소자(10)에서 제1 제어신호(cont1)가 논리 '로우'이고 제2 제어신호(cont2)가 '하이'인 경우에는, 제1 인버터(12)의 입력단(in1)은 상보 비트라인(BLB)에 연결되고, 제1 인버터(12)의 출력단(out1)은 비트라인(BL)에 연결되고, 제2 인버터(14)의 입력단(in2)은 비트라인(BL)에 연결되고, 제2 인버터(14)의 출력단(out2)은 상보 비트라인(BLB)에 연결된다.
이 경우, 반도체 소자(10)는 통상적인 센스 앰프 회로와 같이 동작하며, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전위차를 센싱하고, 그 차이를 증폭한다.
이와 같이, 반도체 소자(10)는 제1 내지 제4 스위치 소자(SW1 내지 SW4)의 제어를 통해, 제1 인버터(12)와 제2 인버터(14) 사이의 미스매치를 보상하여 센싱 효율을 향상시킬 수 있다. 반도체 소자(10)는 제1 내지 제4 스위치 소자(SW1 내지 SW4)가 제1 인버터(12) 및 제2 인버터(14)와 수직적으로 다른 레벨에 배치됨에 따라, 한정된 레이아웃 면적을 효율적으로 활용할 수 있다. 이에 대해서는, 이하에서 더 자세히 설명한다.
도 4a는 도 1의 반도체 소자(10)의 개략적인 평면 레이아웃이고, 도 4b는 도 4a의 AA - AA' 선을 따라 취한 일부 구성들을 나타낸 사시도이고, 도 4c는 도 4b의 'L' 부분을 확대한 단면도이고, 도 4d는 도 4b의 'M' 부분을 확대한 단면도이다. 도 4a 내지 도 4b에서는, 설명의 편의를 위해 층간 절연층(inter layer dielectric)들의 도시를 생략하였다.
도 4a 및 도 4b를 참조하면, 기판(100)에 활성 영역을 정의하는 소자 분리막(104)이 형성되어 있다.
기판(100)은 실리콘(silicon), 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 일부 실시예에서, 기판(100)은 게르마늄(germanium), 또는 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide), 갈륨 아스나이드(gallium arsenide), 인듐 아스나이드(indium arsenide), 또는 인듐 포스파이드(indium phosphide)과 같은 반도체 또는 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 기판(100)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(100)은 BOL 층(buried oxide layer)을 포함할 수 있다. 다른 실시예에서, 기판(100)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(104)은 기판(100)의 상면으로부터 Z 방향으로 소정의 두께를 갖고 Y 방향으로 연장되며 상호 이격된 복수의 트렌치가 절연물질로 채워진 구조를 가질 수 있다. 상기 절연물질은, 예컨대 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물 중에서 선택된 적어도 하나의 물질로 이루어질 수 있다. 일부 실시예에서, 소자 분리막(104)은 상기 트렌치의 내측벽 및 저면을 덮는 라이너 절연막과 상기 라이너 절연막 상의 갭필 절연막으로 구성될 수 있다. 이 경우, 상기 라이너 절연막은 실리콘 질화물로 이루어질 수 있고, 상기 갭필 절연막은 실리콘 산화물로 이루어질 수 있다. 소자 분리막(104)의 저면은 기판(100)의 저면과 이격될 수 있다. 이웃하는 소자 분리막(104)은 소자들이 형성되는 활성 영역을 정의할 수 있다.
소자 분리막(104)에 의해 정의된 활성 영역에는 소스/드레인 영역(106)이 형성되어 있고, 소스/드레인 영역(106)에 의해 채널 영역(102)이 정의되어 있다.
도 4c를 더 참조하여 설명하면, 상기 Z 방향으로의 두께 d1을 갖는 기판(100)에, 상기 n 타입 또는 p 타입 분순물이 도핑되어 상기 Z 방향으로의 두께 d2를 갖는 소스/드레인 영역(106)이 형성될 수 있다. 상기 두께 d2의 크기는, 상기 두께 d1의 크기보다 작을 수 있다. 따라서, 소스/드레인 영역(106)의 저면은 기판(100)의 저면과 이격될 수 있다. 기판(100)과 소스/드레인 영역(106) 사이에는 공핍 영역(DR1)이 형성되며, 채널 영역(102)은 부분적으로 공핍(partially depleted)될 수 있다. 그러나, 이에 한정되는 것은 아니고, 채널 영역(102)은 완전하게 공핍(fully depleted)될 수도 있다. 한편, 소스/드레인 영역(106)의 저면은 기판(100)의 저면을 기준으로 소자 분리막(104)의 저면보다 높은 레벨에 위치할 수 있다.
소스/드레인 영역(106)은 상기 Y 방향으로 연장될 수 있다. 소스/드레인 영역(106)은 상기 Y 방향으로 단속적으로 형성될 수 있으며, 단속된 영역 별로 서로 다른 타입의 불순물이 도핑될 수 있다.
일부 실시예에서, 소스/드레인 영역(106)의 상부에는 금속 실리사이드층(도시 생략)이 형성될 수 있다. 상기 금속 실리사이드층은 예컨대, 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등의 금속 실리사이드 물질을 포함할 수 있다.
채널 영역(102)은 기판(100) 상부에서 서로 인접한 소스/드레인 영역(106) 사이의 영역일 수 있다. 채널 영역(102)은 서로 인접한 소스/드레인 영역(106) 사이의 거리에 대응하는 크기의 X 방향으로의 폭을 가질 수 있고, 상기 Y 방향을 따라 연장될 수 있다.
도 4b를 참조하면, 채널 영역(102) 상에는 게이트 구조체(110)가 형성되어 있다. 게이트 구조체(110)의 측벽 상에는 스페이서(120)가 형성되어 있다.
게이트 구조체(110)는 평면적 관점에서 상기 Y 방향으로 연장되는 라인 형태를 가질 수 있다. 게이트 구조체(110)는 소스/드레인 영역(106)에 대응하여 상기 Y 방향으로 단속적인 라인 형태를 가질 수 있으며, 단속적인 게이트 구조체(110) 및 소스/드레인 영역(106)들 별로 트랜지스터들이 정의될 수 있다. 도 4b에 도시된 트랜지스터들은, 각각, 도 1의 제1 인버터(12)를 구성하는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)에 대응할 수 있다.
게이트 구조체(110)는 순차적으로 적층된 게이트 절연막 패턴(112), 게이트 전극 패턴(114), 및 캡핑 패턴(116)을 포함할 수 있다. 게이트 절연막 패턴(112)은, 예컨대 산화물, 질화물, 산화 질화물 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화 알루미늄등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 게이트 전극 패턴(114)은, 도전성 물질로 이루어질 수 있다. 상기 도전성 물질은, 예컨대 도핑된 반도체, 도전성 금속 질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 도전성 금속 질화물은, 예컨대 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등일 수 있다. 상기 금속은 예컨대, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등일 수 있다. 캡핑 패턴(116)은, 절연 물질로 이루어질 수 있다. 예컨대, 상기 절연 물질은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
일부 실시예에서, 게이트 전극 패턴(114)과 캡핑 패턴(116) 사이에는 금속 실리사이드 패턴(도시 생략)이 개재될 수 있다. 상기 금속 실리사이드 패턴은, 예컨대 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등의 금속 실리사이드 물질로 이루어질 수 있다.
스페이서(120)는 게이트 구조체(110)의 측벽을 덮고, 소스/드레인 영역(106)의 상면의 적어도 일부를 덮을 수 있다. 스페이서(120)는 상기 Z 방향에서 두께가 달라질 수 있다. 예컨대, 스페이서(120)는 기판(100)의 상면으로부터 게이트 구조체(110)의 상면까지 두께가 점차 감소될 수 있다. 스페이서(120)는 절연 물질, 예컨대 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
한편, 도 4b에서는 게이트 구조체(110)의 저면이 채널 영역(102)의 상면과 접하는 것으로 도시되고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 게이트 구조체(110)는, 게이트 전극 패턴(114)의 적어도 일부가 채널 영역(102)에 매립되는 구조를 가질 수도 있다. 이 경우, 게이트 절연막 패턴(112)은 U-자 형태를 가질 수 있다.
NMOS 트랜지스터(N1)의 일 측의 소스/드레인 영역과 PMOS 트랜지스터(P1)의 일 측의 소스/드레인 영역은 서로 전기적으로 연결되어 있다.
상세하게는, NMOS 트랜지스터(N1)의 일 측의 소스/드레인 영역 및 PMOS 트랜지스터(P1)의 일 측의 소스/드레인 영역 상에 상기 Z 방향으로 연장되는 제1 플러그(132)들이 형성된다. 제1 플러그(132)들이 상기 Y 방향으로 연장되는 제1 도전라인(142)과 연결되어, NMOS 트랜지스터(N1)의 일 측의 소스/드레인 영역과 PMOS 트랜지스터(P1)의 일 측의 소스/드레인 영역이 서로 전기적으로 연결된다. 이에 따라, 도 1의 제1 인버터(12)를 구성하는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1) 쌍의 출력단(out1)이 형성될 수 있다.
NMOS 트랜지스터(N1)의 게이트 구조체와 PMOS 트랜지스터(P1)의 게이트 구조체는 서로 전기적으로 연결되어 있다.
상세하게는, NMOS 트랜지스터(N1)의 게이트 구조체와 PMOS 트랜지스터(P2)의 게이트 구조체 상에 상기 Z 방향으로 연장되는 제2 플러그(134)들이 형성된다. 제2 플러그(134)들이 상기 Y 방향으로 연장되는 제2 도전라인(144)과 연결되어, NMOS 트랜지스터(N1)의 게이트 구조체와 PMOS 트랜지스터(P1)의 게이트 구조체가 서로 전기적으로 연결된다. 이에 따라, 도 1의 제1 인버터(12)를 구성하는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1) 쌍의 입력단(in1)이 형성될 수 있다.
제1 및 제2 플러그(132, 134), 제1 및 제2 도전 라인(142, 144)은 도전 물질을 포함할 수 있다. 상기 도전 물질은, 예컨대 알루미늄, 구리, 은, 금 등으로 이루어질 수 있다.
제1 및 제2 도전 라인(142, 144) 위에 반도체층(200)이 형성되어 있다. 반도체층(200)에는 활성 영역을 정의하는 소자 분리막(204)이 형성되어 있다.
반도체층(200)은, 예컨대 다결정 실리콘으로 이루어질 수 있다.
소자 분리막(204)은 반도체층(200)의 상면으로부터 저면까지의 두께를 갖고 상기 Y 방향으로 연장되는 절연물질 영역일 수 있다. 상기 절연물질은, 예컨대 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물 중에서 선택된 적어도 하나의 물질로 이루어질 수 있다. 일부 실시예에서, 소자 분리막(204)은 기판(100)에 형성된 소자 분리막(104)과 같이 라이너 절연막과 갭필 절연막으로 구성될 수 있다. 소자 분리막(204)의 저면은 반도체층(200)의 저면과 동일 평면(coplanar)을 이룰 수 있다. 이웃하는 소자 분리막(204)은 소자들이 형성되는 활성 영역을 정의할 수 있다.
소자 분리막(204)에 의해 정의된 활성 영역에는 드레인 영역(206) 및 공통 소스 영역(208)이 형성되어 있고, 드레인 영역(206) 및 공통 소스 영역(208)에 의해 채널 영역(202)이 정의되어 있다.
도 4d를 더 참조하여 설명하면, 반도체층(200)의 상면으로부터 상기 Z 방향을 따라 반도체층(200)의 저면까지 n타입 또는 p타입 불순물이 도핑되어 드레인 영역(206) 및 공통 소스 영역(208)이 형성될 수 있다. 드레인 영역(206) 및 공통 소스 영역(208)의 저면은 반도체층(200)의 저면과 동일 평면을 이룰 수 있다. 즉, 반도체층(200), 드레인 영역(206) 및 공통 소스 영역(208)은 모두 상기 Z 방향으로의 두께 d3를 갖는다. 반도체층(200)에서 드레인 영역(206)과 공통 소스 영역(208) 사이에 공핍 영역(DR2)이 형성되며, 채널 영역(202)은 완전하게 공핍(fully depleted)될 수 있다. 이 때 상기 두께 d3의 크기는 약(about) 5 내지 20nm일 수 있다.
드레인 영역(206) 및 공통 소스 영역(208)은 상기 Y 방향으로 연장될 수 있다. 드레인 영역(206) 및 공통 소스 영역(208)은 상기 Y 방향으로 단속적으로 형성될 수도 있다.
일부 실시예에서, 드레인 영역(206) 및 공통 소스 영역(208)의 상부에는 금속 실리사이드층(도시 생략)이 형성될 수 있다. 상기 금속 실리사이드층은 예컨대, 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등의 금속 실리사이드 물질을 포함할 수 있다.
채널 영역(202)은 반도체층(200)에서 서로 인접한 드레인 영역(206) 및 공통 소스 영역(208) 사이의 영역일 수 있다. 채널 영역(202)은 서로 인접한 드레인 영역(206) 및 공통 소스 영역(208) 사이의 거리에 대응하는 크기의 폭을 가질 수 있고, 상기 Y 방향을 따라 연장될 수 있다.
채널 영역(202) 상에는 게이트 구조체(210)가 형성되어 있다. 게이트 구조체(210)의 측벽 상에는 스페이서(220)가 형성되어 있다.
게이트 구조체(210)는 상기 Y 방향으로 연장되는 라인 형태를 가질 수 있다. 게이트 구조체(210)는 드레인 영역(206) 및 공통 소스 영역(208)에 대응하여 상기 Y 방향으로 단속적인 라인 형태를 가질 수 있다. 인접한 드레인 영역(206)들 및 공통 소스 영역(208)과, 인접한 드레인 영역(206)들 및 공통 소스 영역(208) 사이의 채널 영역(202)들 상에 형성된 게이트 구조체(210)들 별로 트랜지스터들이 정의될 수 있다. 도 4b에 도시된 트랜지스터들은, 각각, 도 1의 제1 및 제3 스위치 소자들(SW1, SW3)에 대응할 수 있다.
게이트 구조체(210)는 순차적으로 적층된 게이트 절연막 패턴(212), 게이트 전극 패턴(214), 및 캡핑 패턴(216)을 포함할 수 있다. 게이트 절연막 패턴(212)은, 예컨대 산화물, 질화물, 산화 질화물 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화 알루미늄등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 게이트 전극 패턴(214)은, 도전성 물질로 이루어질 수 있다. 상기 도전성 물질은, 예컨대 도핑된 반도체, 도전성 금속 질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 도전성 금속 질화물은, 예컨대 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등일 수 있다. 상기 금속은 예컨대, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등일 수 있다. 캡핑 패턴(216)은, 절연 물질로 이루어질 수 있다. 예컨대, 상기 절연 물질은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
일부 실시예에서, 게이트 전극 패턴(214)과 캡핑 패턴(216) 사이에는 금속 실리사이드 패턴(도시 생략)이 개재될 수 있다. 상기 금속 실리사이드 패턴은, 예컨대 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등의 금속 실리사이드 물질로 이루어질 수 있다.
스페이서(220)는 게이트 구조체(210)의 측벽을 덮고, 드레인 영역(206) 및 공통 소스 영역(208) 각각의 적어도 일부를 덮을 수 있다. 스페이서(220)는 상기 Z 방향을 따라서 상기 X 방향으로의 폭이 달라질 수 있다. 예컨대, 스페이서(220)는 반도체층(200)의 상면으로부터 게이트 구조체(210)의 상면까지 상기 X 방향으로의 폭이 점차 감소될 수 있다. 스페이서(220)는 절연 물질, 예컨대 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 스위치 소자(SW1)와 제3 스위치 소자(SW3)는 공통 소스 영역(208)을 각각의 소스 영역으로 공유한다. 제1 스위치 소자(SW1)와 제3 스위치 소자(SW3)의 공통 소스 영역(208)은 제3 플러그(146)를 통해 제1 도전라인(142)과 전기적으로 연결되어 있다. 즉, 제1 스위치 소자(SW1)와 제3 스위치 소자(SW3)가 각각 도 1의 제1 인버터(12)의 출력단(out1)과 전기적으로 연결될 수 있다.
제3 스위치 소자(SW3)의 일 측의 드레인 영역은 상기 X 방향으로 연장되는 제3 도전라인(242)과 전기적으로 연결되어 있다.
상세하게는, 제3 스위치 소자(SW3)의 상기 일 측의 드레인 영역 상에 상기 Z 방향으로 연장되는 제4 플러그(232)가 형성된다. 제4 플러그(232)가 제3 도전라인(242)과 연결되어, 제3 스위치 소자(SW3)의 상기 일 측의 드레인 영역이 제3 도전라인(242)과 전기적으로 연결된다. 제3 도전라인(242)은 비트라인(도시 생략)과 전기적으로 연결된다.
제1 스위치 소자(SW1)의 일 측의 드레인 영역(206)은 상기 X 방향으로 연장되는 제4 도전라인(244)과 전기적으로 연결되어 있다. 또한, 제1 스위치 소자(SW1)의 상기 일 측의 드레인 영역은 제2 도전라인(144)과 전기적으로 연결되어 있다.
상세하게는, 제4 도전라인(244)으로부터 제1 스위치 소자(SW1)의 일 측의 드레인 영역을 관통하여 제2 도전라인(144)까지 상기 Z 방향을 따라 연장되는 제5 플러그(234)가 형성된다. 제5 플러그(234)에 의해 제4 도전라인(244), 제1 스위치 소자(SW1)의 상기 일측의 드레인 영역(206), 및 제2 도전라인(144)이 전기적으로 연결된다. 그리고 제4 도전라인(244)이 상보 비트라인(도시 생략)과 전기적으로 연결된다. 따라서, 도 1의 제1 인버터(12)의 입력단(in1)이 상보 비트라인(도시 생략)과 연결될 수 있다.
제3, 제4 및 제5 플러그(146, 232, 234), 제3 도전라인(242) 및 제4 도전라인(244)은 도전 물질을 포함할 수 있다. 상기 도전 물질은, 예컨대 알루미늄, 구리, 은, 금 등으로 이루어질 수 있다.
한편, 도 4b에서 제3 도전라인(242) 및 제4 도전라인(244)이 평행하게 상기 X 방향으로 연장되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 일부 실시예에서, 제3 도전라인(242) 및 제4 도전라인(244)은 평행하게 상기 Y 방향으로 연장될 수도 있다. 다른 실시예에서, 제3 도전라인(242) 및 제4 도전라인(244)은 서로 다른 레벨에 위치하여 서로 다른 방향으로 연장될 수도 있다.
그리고, 도 4b에서는 설명의 편의를 위해 제1 인버터(12), 제1 및 제3 스위치 소자(SW1, SW3)만을 도시하였는데, 제2 인버터(14)는 제1 인버터(12)와 실질적으로 동일한 구조로 기판(100) 상에 형성될 수 있고, 제2 및 제4 스위치 소자(SW2, SW4)는 제1 및 제3 스위치 소자(SW1, SW3)와 실질적으로 동일한 구조로 반도체층(200) 상에 형성될 수 있다.
하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 및 제4 스위치 소자(SW2, SW4)는 제1 및 제3 스위치 소자(SW1, SW3)와 실질적으로 동일한 구조를 갖되, 반도체층(200) 위의 또 다른 반도체층에 형성될 수도 있다.
기존과 같이 동일한 기판 상에 제1 및 제2 인버터를 비롯하여 센싱 효율 향상을 위한 제1 내지 제4 스위치 소자가 형성되는 경우에는, 반도체 소자가 차지하는 면적이 더 증가하게 된다. 이는, 반도체 소자가 채용되는 반도체 메모리 장치에서 메모리 셀 면적의 감소를 야기하게 된다. 이를 방지하기 위해 반도체 소자 면적을 한정한 상태에서 제1 내지 제4 스위치 소자를 추가로 형성하는 경우에는 공정 마진의 확보가 어려워, 콘택 패턴 형성을 위한 공정 등에서 불량이 발생하게 된다.
반면, 본 발명의 기술적 사상에 의한 반도체 소자(10)는 기판(100)에 제1 인버터(12)를 구성하는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)가 형성되고, 기판(100)보다 상기 Z 방향을 따라 높은 레벨에 위치하는 반도체층(200)에 센싱 효율 향상을 위한 제1 및 제3 스위치 소자(SW1, SW3)가 형성된다. 그리고, 도 4b에 도시하지는 않았으나, 기판(100)에 제2 인버터(14)를 구성하는 NMOS 트랜지스터(N2) 및 PMOS 트랜지스터(P2)가 형성되고, 반도체층(200)에 제2 및 제4 스위치 소자(SW2, SW4)가 형성된다. 이에 따라, 반도체 소자(10)는, 반도체 소자(10)가 채용되는 반도체 메모리 장치에서 메모리 셀 면적의 감소 문제를 해결할 수 있으며, 반도체 메모리 장치의 소형화 및 고집적화에 유리하다. 또한, 한정된 면적 하에서도 공정 마진의 확보가 가능하여, 제조 공정에서 발생되는 불량이 감소될 수 있도록 한다.
도 5a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자(10')의 개략적인 평면 레이아웃이고, 도 5b는 도 5a의 BB - BB' 선을 따라 취한 일부 구성들의 사시도이다. 도 5a 및 도 5b에서는, 도 4a 내지 도 4d에서와 동일한 일부 구성의 도시를 생략하다. 도 5a 및 도 5b를 설명함에 있어서, 도 4a 내지 도 4d에서와 중복되는 설명은 생략하고 차이점 위주로 설명한다.
도 5a 및 도 5b를 참조하면, 기판(100)에 활성 영역을 정의하는 소자 분리막(104)이 형성되어 있다. 소자 분리막(104)은 기판(100)의 상면으로부터 Z 방향으로 소정의 두께를 갖고 Y 방향으로 연장될 수 있다.
소자 분리막(104)에 의해 정의된 활성 영역에는 소스/드레인 영역(106)이 형성되어 있고, 소스/드레인 영역(106)에 의해 채널 영역(102)이 정의되어 있다. 소스/드레인 영역(106) 및 채널 영역(102)은 상기 Y 방향으로 연장될 수 있다.
채널 영역(102) 상에는 상기 Y 방향으로 연장되는 게이트 구조체(110)가 형성되어 있고, 게이트 구조체(110)의 측벽 상에는 스페이서(120)가 형성되어 있다.
반도체층(200)에는 활성 영역을 정의하는 소자 분리막(204)이 형성되어 있다. 소자 분리막(204)은 반도체층(200)의 상면으로부터 저면까지의 두께를 갖고 상기 Y 방향으로 연장될 수 있다.
소자 분리막(204)에 의해 정의된 활성 영역에는 드레인 영역(206) 및 공통 소스 영역(208)이 형성되어 있고, 드레인 영역(206) 및 공통 소스 영역(208)에 의해 채널 영역(202)이 정의되어 있다. 드레인 영역(206), 공통 소스 영역(208) 및 채널 영역(202)은 X 방향으로 연장될 수 있다.
채널 영역(202) 상에는 상기 X 방향으로 연장되는 게이트 구조체(210)가 형성되고 있고, 게이트 구조체(210)의 측벽 상에는 스페이서(220)가 형성되어 있다.
도 5b에 도시된 바와 같이, 기판(100)에 형성되는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)의 채널 영역(102)의 연장 방향과 반도체층(200)에 형성되는 제1 및 제3 스위치 소자(SW1, SW3)의 채널 영역(202)의 연장 방향이 서로 직교할 수 있다.
그러나, 이에 한정되는 것은 아니고, 기판(100)에 형성되는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)의 채널 영역(102)의 연장 방향과 반도체층(200)에 형성되는 제1 및 제3 스위치 소자(SW1, SW3)의 채널 영역(202)의 연장 방향은 다양하게 교차될 수 있다.
마찬가지로, 기판(100)에 형성되는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)의 게이트 구조체(110)의 연장 방향과 반도체층(200)에 형성되는 제1 및 제3 스위치 소자(SW1, SW3)의 게이트 구조체(210)의 연장 방향이 서로 직교할 수 있으나, 이에 한정되는 것은 아니다.
이와 같이, 서로 다른 레벨에 위치하는 기판(100)과 반도체층(200) 각각에 인버터 소자와 스위치 소자가 구분되어 형성됨에 따라, 기판(100)과 반도체층(200) 각각의 활성 영역, 소스/드레인 영역, 채널 영역 등의 레이 아웃을 다양하게 변경할 수 있다.
도 6a 내지 도 6f는 도 1의 반도체 소자(10)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 6a 내지 도 6f는 도 4b의 AB - AB' 선 단면에 대응하는 단면도들이다. 도 6a 내지 도 6f를 설명함에 있어서, 도 4a 및 도 4b에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다. 그리고, 도 4a 및 도 4b에서와 마찬가지로, 제2 인버터(14)는 제1 인버터(12)와 같은 공정에서 기판(100) 상에 형성되고, 제2 및 제4 스위치 소자(SW2, SW4)는 제1 및 제3 스위치 소자(SW1, SW3)와 같은 공정에서 반도체층(200) 상에 형성되므로, 이들에 대한 상세한 설명은 생략한다.
도 6a를 참조하면, 기판(100) 상에 마스크 패턴(도시 생략)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 기판(100)에 트렌치를 형성한다. 상기 식각 공정은 습식 식각 또는 건식 식각 공정을 이용할 수 있다. 기판(100) 상면을 덮고 상기 트렌치를 채우도록 절연물질층(도시 생략)을 형성하고, 평탄화 공정, 예컨대 화학적 기계적 연마(chemical mechanical polishig, CMP) 공정을 통해 기판(100) 상면에서 소자 분리막(104)을 노출 시키고, 활성 영역을 정의한다.
기판(100) 상면에 화학 기상 증착(chemical vapor deposition, CVD) 공정, 물리 기상 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layer deposition, ALD) 공정을 통해 게이트 절연막, 게이트 전극층, 캡핑 물질막을 순차적으로 형성한다(도시 생략). 일부 실시예에서, 상기 게이트 전극층을 형성하기 전에, 상기 게이트 절연막이 형성된 기판(100) 상에 질소화 처리(nitridation) 또는 오존 처리에 의한 표면 처리 공정을 수행할 수 있다. 상기 표면 처리 공정에 의해서, 상기 게이트 절연막과 상기 게이트 전극층 사이의 계면에 이물질에 의한 막들이 형성되는 것을 최소화하여, 후속 공정에 의해 형성되는 트랜지스터들의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
상기 캡핑 물질막 위에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 게이트 절연막 패턴(112), 게이트 전극(114) 및 캡핑 패턴(116)을 포함하는 게이트 구조체(110)를 형성한다.
게이트 구조체(110)를 덮는 스페이서 물질층(도시 생략)을 형성하고, 평탄화 공정 또는 에치백 공정을 통해 게이트 구조체(110)의 측벽을 덮는 스페이서(120)를 형성한다.
기판(100) 상부의 게이트 구조체(110)의 양 측에 p형 또는 n형 불순물을 도핑하여 소스/드레인 영역(106)을 형성하고, 게이트 구조체(110) 하면에 채널 영역(102)을 정의하여, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1, 도 4a 참조)를 형성한다.
도 6b를 참조하면, 기판(100)의 상면, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1, 도 4a 참조)를 덮는 제1 층간 절연층(130)을 형성한다. 제1 층간 절연층(130)은, 예컨대 CVD 공정을 통해 형성할 수 있다. 제1 층간 절연층(130)은 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나의 절연 물질을 포함할 수 있다.
제1 층간 절연층(130)을 관통하여 NMOS 트랜지스터(N1)의 소스/드레인 영역과 PMOS 트랜지스터(P1)의 소스 드레인 영역을 노출시키는 홀(도시 생략)들을 형성한다. 또한, 제1 층간 절연층(130)을 관통하여 NMOS 트랜지스터(N1)의 게이트 구조체 및 PMOS 트랜지스터(P1)의 게이트 구조체를 노출시키는 홀(도시 생략)들을 형성한다.
상기 홀들은, 제1 층간 절연층(130) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 제1 층간 절연층(130)을 건식 식각하여 형성할 수 있다.
제1 층간 절연층(130) 상면을 덮고 상기 홀들을 채우는 도전성 물질층을 형성하고, 제1 층간 절연층(130) 상면이 노출되도록 도전성 물질층을 식각 공정을 통해 제거하여 제1 플러그(132) 및 제2 플러그(134, 도 4b 참조)를 형성한다. 상기 도전성 물질층은 CVD 공정을 통해 형성하고, 상기 식각 공정은 건식 식각 공정 또는 CMP 공정 중에서 적어도 하나에 의해 수행될 수 있다.
제1 층간 절연층(130) 상면에 도전성 물질층을 형성하고, 패터닝을 통해 제1 플러그(132)와 연결되는 제1 도전라인(142), 제2 플러그(134)와 연결되는 제2 도전라인(144)을 형성한다. 제1 도전라인(142)와 제2 도전라인(144)은 서로 평행하게 연장될 수 있다.
도 6b에서는, 제1 도전라인(142)과 제2 도전라인(144)이 기판(100) 상면을 기준으로 동일한 레벨에 형성, 즉 제1 층간 절연층(132) 상면에 함께 형성되는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 제1 도전라인(142)과 제2 도전라인(144)은 기판(100) 상면을 기준으로 서로 다른 레벨에 형성될 수 있다. 제1 층간 절연층(130)을 복수의 층으로 구성하거나, 제1 층간 절연층(130) 상에 추가 절연층을 형성하여, 제1 도전라인(142)과 제2 도전라인(144)의 레벨 차이를 구현할 수 있다. 이 때, 제1 플러그(132) 및 제2 플러그(134)는 각각 제1 도전라인(142)과 제2 도전라인(144)의 서로 다른 레벨에 적응적으로 서로 다른 두께를 가질 수도 있다.
제1 층간 절연층(130)의 상면, 제1 도전라인(142) 및 제2 도전라인(144)을 덮는 제2 층간 절연층(140)을 형성한다. 제2 층간 절연층(140)은 CVD 공정을 통해 형성할 수 있다. 제2 층간 절연층(140)은 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나의 절연 물질을 포함할 수 있으며, 복수의 층으로 구성될 수도 있다.
도 6b에 도시되지는 않았으나, 후속 공정에서 형성되는 제1 및 제3 스위치 소자(SW1, SW3)의 공통 소스 영역(208, 도 6e 참조)과 제1 도전라인(142) 사이에서 제2 층간 절연층(140)을 관통하는 홀(도시 생략)들을 형성하고 도전성 물질로 채워 제3 플러그(146, 도 4b 참조)를 형성한다.
도 6c 및 도 6d를 참조하면, 제2 층간 절연층(140) 상에 예비 반도체층(200a)을 형성한다. 예비 반도체층(200a)은, 예컨대 비정질(amorphous) 실리콘으로 이루어질 수 있다. 예비 반도체층(200a)은, 예컨대 디-이소프로필아미노실란(DIPAS) 또는 다이실란(Si2H6) 등을 전구체로 이용하는 CVD 공정을 통해 형성할 수 있다. 상기 CVD 공정은 400℃의 온도에서 수행될 수 있다. 예비 반도체층(200a)은 후속 공정을 통해 형성되는 채널 영역(202, 도 6e 참조)이 완전 공핍될 수 있도록 비정질 실리콘 박막으로 형성될 수 있다. 예비 반도체층(200a)은, 예컨대 약 5 내지 20nm의 두께를 가지는 비정질 실리콘 박막으로 형성될 수 있다.
예비 반도체층(200a)에 열을 가하는 어닐링(annealing) 공정을 통해 비정질(amorphous) 실리콘층을 다결정(polycrystalline) 실리콘층으로 변화시켜 반도체층(200)을 형성한다. 상기 어닐링 공정은, 예컨대 또는 급속열처리(rapid thermal process) 공정으로 수행될 수도 있다.
이와 같이, 반도체층(200)은, 선택적 에피택셜 성장(selective epitaxial growth) 공정 및/또는 측면 에피택셜 성장(lateral epitaxial growth) 공정을 통해 단결정 실리콘층으로 형성하지 않고, 다결정 실리콘층으로 형성한다. 이에 따라, 제조 공정이 간소화될 수 있고, 제조 비용이 저감될 수 있다.
도 6e를 참조하면, 반도체층(200) 상에 식각 공정을 통해 트렌치를 형성하고, 상기 트렌치를 절연물질로 채워 소자 분리막(204)을 형성한다.
반도체층(200) 상에 마스크 패턴(도시 생략)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 반도체층(200)에 트렌치를 형성한다. 상기 식각 공정은 습식 식각 또는 건식 식각 공정을 이용할 수 있다. 반도체층(200) 상면을 덮고 상기 트렌치를 채우도록 절연물질층(도시 생략)을 형성하고, 평탄화 공정을 통해 반도체층(200) 상면에서 소자 분리막(204)을 노출 시키고, 활성 영역을 정의한다.
반도체층(200) 상면에 예컨대, CVD, PVD, 또는 ALD 공정을 이용하여 게이트 절연막, 게이트 전극층, 캡핑 물질막을 순차적으로 형성한다(도시 생략). 앞서 설명한 게이트 구조체(210)와 마찬가지로, 패터닝 공정을 통해 게이트 절연막 패턴(212), 게이트 전극(114) 및 캡핑 패턴(216)을 포함하는 게이트 구조체(110)를 형성하고, 게이트 구조체(210)의 측벽을 덮는 스페이서(220)를 형성한다.
반도체층(200) 상부의 게이트 구조체(210)의 양 측에 p형 또는 n형 불순물을 도핑하여, 드레인 영역(206) 및 공통 소스 영역(208)을 형성하고, 게이트 구조체(210) 하면에 채널 영역(202)을 정의하여, 제1 및 제3 스위치 소자(SW1, SW3)를 형성한다. 이 때, 드레인 영역(206) 및 공통 소스 영역(208)은, 저면이 반도체층(200)의 저면과 동일 평면을 이루도록 형성한다. 그리고, 공통 소스 영역(208)은 제3 플러그(146, 도 4b 참조)와 오버랩되도록 형성한다.
도 6f를 참조하면, 반도체층(200)의 상면, 제1 및 제3 스위치 소자(SW1, SW3)를 덮는 제3 층간 절연층(230)을 형성한다. 제3 층간 절연층(230)은, 예컨대 CVD 공정을 통해 형성할 수 있다. 제3 층간 절연층(230)은, 예컨대 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나의 물질을 포함할 수 있다.
제3 층간 절연층(230)을 관통하여 제3 스위치 소자(SW3)의 드레인 영역을 노출시키는 홀(도시 생략)들을 형성한다. 또한, 제3 층간 절연층(230)을 관통하여 제1 스위치 소자(SW1)의 드레인 영역을 노출시키는 홀(도시 생략)들을 형성한다.
상기 홀들을 채워 제4 플러그(232) 및 제5 플러그(234, 도 4d 참조)를 형성한다. 제3 층간 절연층(230) 상면에 제4 플러그(232)와 연결되는 제3 도전라인(242), 제5 플러그(234)와 연결되는 제4 도전라인(244)을 형성한다. 제3 도전라인(242) 및 제4 도전라인(244)은 서로 평행하게 형성될 수 있다. 제3 도전라인(242) 및 제4 도전라인(244)은 각각 비트라인(도시 생략) 및 상보 비트라인(도시 생략)에 연결되며, 이를 통해 반도체 소자(10)가 형성될 수 있다.
한편, 도 6f에서는, 제3 도전라인(242)과 제4 도전라인(244)이 반도체층(200)의 상면을 기준으로 동일한 레벨에 형성, 즉 제3 층간 절연층(230) 상면에 함께 형성되는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 제3 도전라인(242)과 제4 도전라인(244)은 반도체층(200)의 상면을 기준으로 서로 다른 레벨에 형성될 수 있다. 이 때, 제4 플러그(232) 및 제5 플러그(234)는 각각 제3 도전라인(242)과 제4 도전라인(244)의 서로 다른 레벨에 적응적으로 서로 다른 두께를 가질 수도 있다.
도 7은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 메모리 장치(1000)를 개략적으로 나타내는 블록도이다.
도 7을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100), 로우 디코더(1200), 센스 앰프(1300), 칼럼 디코더(1400), 제어부(1500), 커맨드 디코더(1500), MRS(mode register set) 회로(1700), 어드레스 버퍼(1800), 및 데이터 입출력 회로(1900)를 포함할 수 있다. 반도체 메모리 장치(1000)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(1100)는 수많은 메모리 셀들이 로우(row) 방향과 칼럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 상기 메모리 셀은, 예컨대 DRAM(Dynamic RAM) 셀, SRAM(Static RAM) 셀, RRAM(Resistive RAM) 셀, PRAM(Phase RAM) 셀, MRAM(Magnetic RAM) 셀, 또는 STT-MRAM(Spin-Transfer-Torque MRAM) 셀 중 어느 하나일 수 있다.
센스 앰프(1300)는 도 4b에 도시된 반도체 소자(10) 또는 도 5b에 도시된 반도체 소자(10') 중 어느 하나일 수 있다. 이에 따라, 반도체 메모리 장치(1000)는 센싱 효율 향상이 가능하면서도 소형화 및 고집적화에 유리하며, 공정 마진 확보에 따라 제조 시 불량 발생이 감소될 수 있다.
데이터 입출력 회로(1900)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(1100)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(1100)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(1900)를 통하여 외부로 출력된다. 데이터가 기입되거나 혹은 독출된 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(1800)로 입력된다. 어드레스 버퍼(1800)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(1200)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드라인을 지정하기 위하여 어드레스 버퍼(1800)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(1200)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(1800)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블한다.
칼럼 디코더(1400)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼(1800)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다.
커맨드 디코더(1600)는 외부로부터 인가되는 명령 신호(CMD), 예컨대, /CBR, /CKE 등의 신호를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호를 내부적으로 발생한다. MRS 회로(1700)는 반도체 메모리 장치(1000)의 동작 모드를 지정하기 위한 MRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 제어부(1500)는 커맨드 디코더(1600)에서 출력되는 명령에 응답하여 반도체 메모리 장치(1000)의 동작을 제어할 수 있다.
도 7에 도시되지는 않았지만, 반도체 메모리 장치(1000)는 클럭 신호를 발생하기 위한 클럭 회로(미도시), 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로(미도시) 등을 더 구비할 수 있다.
도 8은 도 7의 반도체 메모리 장치(1000)를 포함하는 메모리 모듈(2000)을 개략적으로 나타내는 블록도이다.
도 8을 참조하면, 메모리 모듈(2000)은 적어도 하나의 본 발명의 일 실시예에 따른 반도체 메모리 장치들(1000, 1000', 1000")을 포함할 수 있다. 반도체 메모리 장치들(1000, 1000', 1000")은 메모리 컨트롤러(2100)에 의해 제어될 수 있다. 반도체 메모리 장치들(1000, 1000', 1000")의 구성 및 동작은 상술한 반도체 메모리 장치(1000)와 동일/유사하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 반도체 메모리 장치들(1000, 1000', 1000") 및/또는 메모리 컨트롤러(2100)는 다양한 형태들의 패키지를 이용하여 메모리 모듈(2000)의 메인 보드(도시 생략)에 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 메모리 장치들(1000, 1000', 1000") 및/또는 메모리 컨트롤러(2100)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded ChipCarrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 상기 메인 보드에 실장될 수 있다.
도 9는 도 7의 반도체 메모리 장치(1000)를 포함하는 컴퓨팅 시스템(3000)을 개략적으로 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 시스템 컨트롤러(3200) 및 메모리 시스템(3300)을 포함한다.
컴퓨팅 시스템(3000)은 프로세서 버스(3510), 확장 버스(3520), 입력 장치(3410), 출력 장치(3420) 및 저장 장치(3430)를 더 포함할 수 있다. 메모리 시스템(3300)은 반도체 메모리 장치(3320) 및 메모리 컨트롤러(3310)를 포함한다. 반도체 메모리 장치(3320)는 적어도 하나의 본 발명의 일 실시예에 따른 반도체 메모리 장치(1000)일 수 있다. 메모리 컨트롤러(3310)는 시스템 컨트롤러(3200)에 포함될 수 있다.
프로세서(3100)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 시스템을 실행할 수 있다. 예를 들어, 프로세서(3100)는 마이크로 프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(3100)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(3510)를 통하여 시스템 컨트롤러(3200)에 연결될 수 있다. 시스템 컨트롤러(3200)는 주변 구성 요소 상호 연결(peripheral component interconnection, PCI) 버스와 같은 확장 버스(3520)에 연결된다. 이에 따라, 프로세서(3100)는 시스템 컨트롤러(3200)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(3410), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(3420) 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는 CD-ROM과 같은 하나 이상의 저장 장치(3430)를 제어할 수 있다.
메모리 컨트롤러(3310)는 프로세서(3100)에 의해 제공된 명령을 수행하도록 반도체 메모리 장치(3320)를 제어할 수 있다. 반도체 메모리 장치(3320)는 메모리 컨트롤러(3310)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(3310)에 제공할 수 있다. 반도체 메모리 장치(3320)는 복수의 메모리 칩들, 예를 들어, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 또는 비 휘발성 메모리 칩을 포함할 수 있다. 상기 컴퓨팅 시스템(3000)은 데스크 톱 컴퓨터, 노트북 컴퓨터, 워크 스테이션, 핸드 헬스 디바이스 등일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10, 10': 반도체 소자
1000: 반도체 메모리 장치 2000: 메모리 모듈
3000: 컴퓨팅 시스템

Claims (10)

  1. 기판;
    상기 기판에 형성되고, 비트라인과 상보 비트라인 중 어느 하나로부터 전압을 입력받는 제1 인버터;
    상기 제1 인버터 위에 위치하는 반도체층을 포함하되, 상기 반도체층은 공통 소스 영역을 포함하고; 및
    상기 반도체층에 형성되고, 상기 제1 인버터의 문턱전압을 상기 비트라인과 상보 비트라인 중 어느 하나의 전압 레벨로 조절하는 제1 및 제3 스위치 소자를 포함하되, 상기 공통 소스 영역은 상기 제1 및 제3 스위치 소자에 의해 공유되는 것;
    을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 반도체층은, 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 반도체층은, 상기 제1 및 제3 스위치 소자 각각의 채널 영역을 포함하고,
    상기 채널 영역은, 완전 공핍된(fully depleted) 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 반도체층은, 상기 제1 및 제3 스위치 소자의 드레인 영역들을 포함하고,
    상기 제1 및 제3 스위치 소자 각각의 공통 소스 영역 및 드레인 영역들은, 저면이 상기 반도체층의 저면과 동일 평면을 이루는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 인버터는, NMOS 및 PMOS 트랜지스터 쌍으로 구성되고,
    상기 기판은, 상기 NMOS 및 PMOS 트랜지스터 각각의 소스/드레인 영역들을 포함하고,
    상기 NMOS 및 PMOS 트랜지스터 각각의 소스/드레인 영역들은, 상기 기판의 저면과 이격되는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 인버터는, NMOS 트랜지스터 및 PMOS 트랜지스터 쌍으로 구성되고,
    상기 기판은, 제1 방향으로 연장되는 상기 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 채널 영역을 포함하고,
    상기 반도체층은, 상기 제1 방향 또는 상기 제1 방향과 다른 제2 방향으로 연장되는 상기 제1 및 제3 스위치 소자 각각의 채널 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 인버터는, NMOS 트랜지스터 및 PMOS 트랜지스터 쌍으로 구성되고,
    상기 NMOS 트랜지스터 및 PMOS 트랜지스터는, 각각 상기 기판에 형성된 채널 영역; 상기 기판에서 상기 채널 영역의 양측에 형성되는 소스/드레인 영역들; 및 상기 채널 영역 위에 형성된 게이트 구조체;를 포함하고,
    상기 NMOS 트랜지스터의 소스/드레인 영역들 중 하나는, 상기 PMOS 트랜지스터의 소스 드레인 영역들 중 하나와 전기적으로 연결되고,
    상기 NMOS 트랜지스터의 게이트 구조체는, 상기 PMOS 트랜지스터의 게이트 구조체와 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 및 제3 스위치 소자는, 각각, 상기 반도체층에 형성된 채널 영역; 상기 반도체층에서 상기 채널 영역의 양측에 형성되는 상기 공통 소스 영역 및 드레인 영역; 및 상기 채널 영역 위에 형성된 게이트 구조체;를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 비트라인 및 상보 비트라인은, 상기 제1 및 제3 스위치 소자 위에 위치하고,
    상기 상보 비트라인은, 상기 반도체층에 형성된 상기 제1 스위치 소자의 드레인 영역과 전기적으로 연결되고,
    상기 비트라인은, 상기 반도체층에 형성된 상기 제3 스위치 소자의 드레인 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 기판에 형성되고, 상기 제1 인버터와 교차 연결(cross-coupled)되고, 상기 비트라인과 상보 비트라인 중 어느 하나로부터 전압을 입력받는 제2 인버터; 및
    상기 반도체층에 형성되고, 상기 제2 인버터의 문턱전압을 상기 비트라인과 상보 비트라인 중 어느 하나의 전압 레벨로 조절하는 제2 및 제4 스위치 소자;를 더 포함하는 것을 특징으로 하는 반도체 소자.
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