KR20110106683A - 적층형 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 하부 메모리층 상에 절연층을 형성하고, 상기 절연층의 일부 영역에 단결정 반도체층을 형성함으로써, 신뢰성있는 적층형 반도체 소자를 제공한다. 본 발명의 일실시예에 따른 적층형 반도체 소자의 제조 방법은, 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계; 하부 메모리층 상에 절연층을 형성하는 단계; 절연층의 일부를 제거하여 트렌치를 형성하는 단계; 트렌치를 매립하는 예비 반도체층을 형성하는 단계; 및 예비 반도체층을 상전이하여 단결정 반도체층을 형성하는 단계;를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 적층형 반도체 소자의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 반도체 소자 대신에 적층형 반도체 소자가 고려되고 있다.
하지만, 이러한 적층형 반도체 소자는 그 제조 과정이 복잡해서 신뢰성이 떨어질 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 소자의 신뢰성을 높일 수 있는 적층형 반도체 소자의 제조 방법을 제공하는 데 있다.
하지만, 전술한 기술적 과제는 예로써 제공되었고, 본 발명이 이루고자하는 기술적 과제가 전술한 예에 의해서 제한되지는 않는다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 소자의 제조 방법은, 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계; 상기 하부 메모리층 상에 절연층을 형성하는 단계; 상기 절연층의 일부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 예비 반도체층을 형성하는 단계; 및 상기 예비 반도체층을 상전이하여 단결정 반도체층을 형성하는 단계;를 포함한다. 상기 단결정 반도체층은 복수의 결정립들을 가지는 다결정층으로 구성된 하측부 및 상기 복수의 결정립 중에 어느 하나가 상측 방향으로 단결정 성장된 단결정층으로 구성된 상측부를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 제 1 항에 있어서, 상기 예비 반도체층은 비정질층이거나 또는 다결정층일 수 있다. 또한, 상기 예비 반도체층은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 절연층을 형성하는 단계는, 상기 하부 메모리층 상에 식각 저지층을 형성하는 단계; 및 상기 식각 저지층 상에 절연층을 형성하는 단계;를 더 포함할 수 있다. 또한, 상기 트렌치를 형성하는 단계는, 상기 식각 저지층을 노출하도록 상기 트렌치를 형성할 수 있다. 또한, 상기 절연층과 상기 식각 저지층은 서로 다른 식각 선택비를 가질 수 있다. 또한, 상기 하부 메모리층 상에 식각 저지층을 형성하는 단계는, 상기 식각 저지층을 평탄화하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 단결정 반도체층을 형성하는 단계는, 상기 예비 반도체층을 용융시키는 단계; 및 용융된 상기 예비 반도체층으로부터 단결정을 성장시키는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 단결정 반도체층을 형성하는 단계는, 상기 예비 반도체층에 열을 가하거나 또는 레이저를 조사함으로써 수행될 수 있다. 또한, 상기 단결정 반도체층을 형성하는 단계는, 레이저 에피택시 성장, 고상 상전이 에피택시, 또는 금속 촉매를 이용한 결정화 공정을 이용하여 수행될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 단결정 반도체층을 형성하는 단계를 수행한 후에, 상기 단결정 반도체층을 활성 영역으로 이용하는 상부 메모리 구조물을 포함하는 상부 메모리층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 상부 메모리 구조물은 NAND형 메모리 구조물, NOR형 메모리 구조물, DRAM 형 메모리 구조물, SRAM 형 메모리 구조물, MRAM 형 메모리 구조물, RRAM 형 메모리 구조물, 또는 PRAM 형 메모리 구조물일 수 있다. 또한, 상기 하부 메모리 구조물은 NAND형 메모리 구조물, NOR형 메모리 구조물, DRAM 형 메모리 구조물, SRAM 형 메모리 구조물, MRAM 형 메모리 구조물, RRAM 형 메모리 구조물, 또는 PRAM 형 메모리 구조물일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 소자의 제조 방법은, 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계; 상기 하부 메모리층 상에 절연층을 형성하는 단계; 상기 절연층의 일부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 일부 영역에 제1 예비 반도체층을 형성하는 단계; 상기 제1 예비 반도체층을 상전이하여 제1 단결정 반도체층을 형성하는 단계; 상기 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성하는 단계; 및 상기 제2 예비 반도체층을 상전이하여 제2 단결정 반도체층을 형성하는 단계;를 포함한다. 상기 제1 단결정 반도체층은 복수의 결정립들을 가지는 다결정층으로 구성된 하측부 및 상기 복수의 결정립 중에 어느 하나가 상측 방향으로 단결정 성장된 단결정층으로 구성된 상측부를 포함할 수 있다.본 발명의 일부 실시예들에 있어서, 상기 제1 예비 반도체층을 형성하는 단계는, 상기 트렌치를 매립하도록 상기 트렌치 내에 예비 반도체 물질층을 형성하는 단계; 및 상기 예비 반도체 물질층을 식각하여 상기 트렌치 내로 리세스되는 상기 제1 예비 반도체층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 예비 반도체층은 상기 트렌치를 매립하도록 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 단결정 반도체층을 형성하는 단계 및 상기 제2 단결정 반도체층을 형성하는 단계는, 상기 제1 예비 반도체층 및 상기 제2 예비 반도체층에 열을 가하거나 또는 레이저를 조사함으로써 수행될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 단결정 반도체층과 상기 제2 단결정 반도체층은 서로 정합되는 결정구조를 가질 수 있다. 또한, 상기 제1 단결정 반도체층 및 상기 제2 단결정 반도체층 중 어느 하나는 스트레인드 층일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 소자의 제조 방법은, 하부 메모리 구조물을 포함하는 반도체층을 제공하는 단계; 상기 반도체층 상에 예비 반도체층을 형성하는 단계; 및 상기 예비 반도체층을 상전이하여 단결정 반도체층을 형성하는 단계;를 포함한다. 상기 단결정 반도체층은 복수의 결정립들을 가지는 다결정층으로 구성된 하측부 및 상기 복수의 결정립 중에 어느 하나가 상측 방향으로 단결정 성장된 단결정층으로 구성된 상측부를 포함할 수 있다.
본 발명의 적층형 반도체 소자의 제조 방법은 하부 메모리층 상에 절연층을 형성하고, 상기 절연층의 일부 영역에 단결정 반도체층을 형성함으로써, 신뢰성있는 적층형 반도체 소자를 제공한다. 특히, 상기 절연층의 일부 영역에 비정질 또는 다결정 반도체층을 형성한 후에 레이저 등을 이용한 열처리를 수행함으로써 상기 단결정 반도체층을 형성하므로, 신속하고 간단하게 적층형 반도체 소자를 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 소자의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 소자의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 3 및 도 4는 도 2의 절단선들 III - III' 및 IV- IV'를 따라 각각 취해진 단면도들이다.
도 5a 내지 도 5f는 본 발명의 일부 실시예들에 따른 적층형 반도체 소자의 제조 방법을 공정 단계별로 도시하는 단면도들이다.
도 6은 도 5f의 영역 A의 확대한 도면으로서, 단결정 반도체층의 구성을 설명하는 확대 단면도이다.
도 7a 내지 도 7e는 본 발명의 일부 실시예들에 따른 적층형 반도체 소자의 제조 방법을 공정 단계별로 도시하는 단면도들이다.
도 8은 본 발명의 일부 실시예들에 따른 메모리 카드를 보여주는 개략도이다.
도 9는 본 발명의 일부 실시예들에 따른 시스템을 보여주는 개략도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 소자의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 3 및 도 4는 도 2의 절단선들 III - III' 및 IV- IV'를 따라 각각 취해진 단면도들이다.
도 5a 내지 도 5f는 본 발명의 일부 실시예들에 따른 적층형 반도체 소자의 제조 방법을 공정 단계별로 도시하는 단면도들이다.
도 6은 도 5f의 영역 A의 확대한 도면으로서, 단결정 반도체층의 구성을 설명하는 확대 단면도이다.
도 7a 내지 도 7e는 본 발명의 일부 실시예들에 따른 적층형 반도체 소자의 제조 방법을 공정 단계별로 도시하는 단면도들이다.
도 8은 본 발명의 일부 실시예들에 따른 메모리 카드를 보여주는 개략도이다.
도 9는 본 발명의 일부 실시예들에 따른 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 소자의 블록도(block diagram)이다.
도 1을 참조하면, 적층형 반도체 소자는 메모리 셀 어레이(Memory Cell Array, 1), 페이지 버퍼(page buffer, 2), Y-게이팅 회로(Y-Gating Circuitry, 3), 제어 및 디코더 회로(Control/Decoder Circuitry, 4)를 구비할 수 있다.
상기 메모리 셀 어레이(1)는 복수의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 비휘발성 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 나아가 NAND 플래쉬 메모리 셀들 또는 NOR 플레쉬 메모리 셀들일 수 있다. 상기 페이지 버퍼(2)는 상기 메모리 셀 어레이(1)에 기록될 데이터, 또는 상기 메모리 셀 어레이(1)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(3)는 상기 페이지 버퍼(2)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(4)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력 받아, 상기 메모리 셀 어레이(1)에 데이터를 기입 또는 상기 메모리 셀 어레이(1)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(4)는 상기 페이지 버퍼(2)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(3)에 어드레스 정보를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 소자의 메모리 셀 어레이의 일부를 나타낸 레이아웃도로서, 도 1을 참조하여 설명한 메모리 셀 어레이(1)의 일부를 나타낼 수 있다. 도 3 및 도 4는 도 2의 절단선들 III - III' 및 IV- IV'를 따라 각각 취해진 단면도들이다.
도 2, 도 3 및 도 4를 참조하면, 메모리 셀 어레이(1)는 서로 적층된 하부 메모리층(10)과 상부 메모리층(20)을 포함한다. 하부 메모리층(10)은 복수의 하부 메모리 구조물(120)을 포함할 수 있고, 상부 메모리층(20)은 복수의 상부 메모리 구조물(220)을 포함할 수 있다.
메모리 셀 어레이(1)는 하부 반도체층(100) 내에 형성된 소자 분리막(110)에 의해 정의되거나, 상부 반도체층(100) 내에 형성된 소자 분리막(210)에 의해 정의된 다수개의 활성영역들(Act)을 구비할 수 있다. 하부 반도체층(100)은 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 상기 활성영역들(Act)은 라인 형상으로서 서로 평행할 수 있다. 상부 반도체층(200)은 하기에 설명하는 바와 같이, 단결정 물질로 이루어질 수 있고, 예를 들어 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다.
상기 활성영역들(Act) 상에 상기 활성영역들(Act)의 상부를 가로지르는 스트링 선택 라인(String Selection Line, SSL) 및 접지 선택 라인(Ground Selection Line, GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성영역들(Act)의 상부를 가로지르는 다수개의 워드라인들(WL1, WL2, WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL1, WL2, WLn-1, WLn)은 서로 평행할 수 있다. 상기 워드라인들(WL1, WL2, WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성영역들(101, 201)에 불순물 영역들이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 메모리 블록을 구성할 수 있다. 상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 활성영역들(101, 201)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 활성영역들(101, 201)은 접지 선택 트랜지스터의 소스 영역으로 정의될 수 있다.
워드라인(WL1, WL2, WLn-1, WLn) 각각은 하부 반도체층(100) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer, 121), 전하 저장층(charge storage layer, 122), 블로킹 절연층(blocking insulating layer, 123), 및 게이트 전극층(124)을 포함할 수 있다. 또한, 워드라인(WL1, WL2, WLn-1, WLn) 각각은 상부 반도체층(200) 상에 차례로 적층된 터널링 절연층(221), 전하 저장층(222), 블로킹 절연층(223), 및 게이트 전극층(224)을 포함할 수 있다. 또한, 워드라인(WL1, WL2, WLn-1, WLn) 각각은 게이트 전극층(124, 224) 상에 캡핑층(125, 225)을 더 구비할 수 있다.
터널링 절연층(121, 221) 및 전하 저장층(122, 222)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들 별로 분리될 수 있다. 이 경우, 소자 분리막(110, 210)의 상부면과 전하 저장층(122, 222)의 상부면은 실질적으로 동일한 레벨을 가질 수 있다. 터널링 절연층(121, 221)은 실리콘 산화층, 실리콘-게르마늄 산화층, 또는 게르마늄 산화층일 수 있다. 전하 저장층(122, 222)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 한편, 블로킹 절연층(123, 223)은 워드라인(WL1, WL2, WLn-1, WLn)의 방향으로 인접하는 셀 트랜지스터들에 공유될 수 있다. 또한, 블로킹 절연층(123, 223)은 다중층으로 형성될 수 있고, 예를 들어 실리콘 산화물과 고유전율(high-k) 유전물을 각각 포함하는 다중층일 수 있다. 터널링 절연층(121, 221) 및 전하 저장층(122, 222), 블로킹 절연층(123, 223), 및 셀 영역 게이트 전극층(124, 224)의 측벽들 상에 스페이서(126, 226)가 배치될 수 있다. 스페이서(126, 226)는 다중층으로 구성될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 상술한 바와 같이 워드라인(WL1, WL2, WLn-1, WLn)과 동일한 적층 구조를 가질 수 있다. 통상적으로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 워드라인(WL1, WL2, WLn-1, and WLn)의 폭에 비하여 클 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
워드라인들(WL1, WL2, WLn-1, WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 덮는 제1 층간 절연막(130, 230)이 제공된다. 제1 층간 절연막(130, 230)을 관통하여 접지 선택 라인(GSL)의 소스 영역에 접속하는 공통 소스 라인(Common Source Line, CSL)이 제공된다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL)과 평행하게 형성될 수 있다. 제1 층간 절연막(130, 230) 상에 제2 층간 절연막(140, 240)이 제공될 수 있다. 제2 층간 절연막(140, 240) 및 제1 층간 절연막(130, 230)을 관통하여 스트링 선택 라인(SSL)의 드레인 영역에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 제2 층간 절연막(140, 240) 상에 비트라인 플러그(BC)에 접속하면서 워드라인들(WL1, WL2, WLn-1, WLn)의 상부를 가로지르는 비트라인들(BL1, BL2, BLn-1, BLn)이 배치될 수 있다. 비트라인들(BL1, BL2, BLn-1, BLn)은 활성영역들(Act)과 평행하게 배치될 수 있다.
하부 메모리층(10)과 상부 메모리층(20) 사이에 식각 저지층(150)이 위치한다. 식각 저지층(150)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
도 5a 내지 도 5f는 본 발명의 일부 실시예들에 따른 적층형 반도체 소자의 제조 방법을 공정 단계별로 도시하는 단면도들이다.
도 5a를 참조하면, 하부 메모리 구조물(120)을 포함하는 하부 메모리층(10)을 제공한다. 상술한 바와 같이, 하부 메모리 구조물(120)은 NAND형 메모리 구조물일 수 있고, 이러한 경우에는 하부 메모리 구조물(120)은 터널링 절연층(121), 전하 저장층(122), 블로킹 절연층(123), 및 게이트 전극층(124)을 포함할 수 있다. 또한, 하부 메모리 구조물(120)을 덮는 제1 층간 절연막(130) 및 제2 층간 절연막(140)을 더 포함할 수 있다. 또한, 하부 메모리 구조물(120)과 전기적으로 연결된 비트라인(BL)을 더 포함할 수 있다. 그러나, 이러한 하부 메모리 구조물(120)이 NAND형 메모리 구조물인 것은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 하부 메모리 구조물(120)은 NOR형 메모리 구조물, DRAM(dynamic random access memory)형 메모리 구조물, SRAM(static RAM)형 메모리 구조물, MRAM(magnetic RAM)형 메모리 구조물, RRAM(resistive RAM)형 메모리 구조물, 또는 PRAM(phase change RAM)형 메모리 구조물일 수 있다.
도 5b를 참조하면, 하부 메모리층(10) 상에 식각 저지층(150)을 형성한다. 식각 저지층(150)은 비트라인(BL)을 덮도록 형성된다. 식각 저지층(150)은 산화물, 질화물, 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 산질화물, 하프늄 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 하프늄 탄탈륨 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물 및 금속 산화물 중 적어도 어느 하나일 수 있다. 또한, 선택적으로(optionally), 식각 저지층(150)은 에치백(etch-back) 또는 화학적 기계적 연마(chemical mechanical polishing)를 이용하여 평탄화될 수 있다.
도 5c를 참조하면, 하부 메모리층(10) 상에 절연층(212)을 형성한다. 식각 저지층(150)이 존재하는 경우에는, 식각 저지층(150) 상에 절연층(212)을 형성한다. 절연층(212)은 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 CVD(Low Pressure CVD, LPCVD), 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD), 원자층 증착법(Atomic Layer Deposition, ALD), 또는 스퍼터링(sputtering) 등을 이용하여 형성할 수 있다. 절연층(212)은 산화물, 질화물, 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 산질화물, 하프늄 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 하프늄 탄탈륨 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물 및 금속 산화물 중 적어도 어느 하나일 수 있다. 또한, 절연층(212)과 식각 저지층(150)은 다른 식각 선택비를 가질 수 있다. 예를 들어, 식각 저지층(150)이 실리콘 질화물을 포함하는 경우에는, 절연층(212)은 상기 실리콘 질화물과는 다른 식각 선택비를 가지는 실리콘 산화물을 포함할 수 있다.
도 5d를 참조하면, 절연층(212)의 일부를 제거하여 트렌치(T)를 형성한다. 도시되지는 않았지만, 트렌치(T)를 형성하는 방법은, 절연층(212) 상에 마스크 패턴층(미도시)을 형성하고, 상기 마스크 패턴층을 식각 마스크로 이용하여 절연층(212)의 노출된 영역을 식각하여 구현할 수 있다. 상술한 바와 같이, 절연층(212)과 식각 저지층(150)은 서로 다른 식각 선택비를 가지므로, 상기 식각은 식각 저지층(150)에서 종료될 수 있다. 이에 따라, 트렌치(T)에 의하여 식각 저지층(150)이 노출될 수 있다. 상기 식각에 의하여 식각되지 않고 잔존하는 절연층(212)의 잔존 부분은 소자 분리막(210)이 될 수 있다.
도 5e를 참조하면, 트렌치(T)의 적어도 일부 영역에 예비 반도체층(202)을 형성한다. 본 실시예에서는 트렌치(T)를 매립하도록 예비 반도체층(202)을 형성한다. 예비 반도체층(202)은 비정질층이거나 또는 다결정층일 수 있다. 예비 반도체층(202)은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다. 예비 반도체층(202)은 화학기상증착법(CVD), 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 원자층 증착법(ALD), 또는 스퍼터링(sputtering) 등을 이용하여 형성할 수 있다.
도 5f를 참조하면, 예비 반도체층(202)을 상전이하여 단결정 반도체층(200a)을 형성한다. 예를 들어, 상기 단계는 예비 반도체층(202)을 열처리하여, 예비 반도체층(202)의 적어도 일부를 단결정 반도체층(200a)으로 상전이함으로써 수행될 수 있다. 단결정 반도체층(200a)은 상술한 상부 반도체층(200)에 상응할 수 있다. 상기 열처리는 퍼니스(furnace) 등을 이용하여 수행될 수도 있다. 퍼니스를 이용하는 경우 600 내지 700도 정도의 온도에서 수 시간 동안 열처리함으로써 비정질 또는 다결정인 예비 반도체층(202)을 단결정 반도체층(200a)으로 상전이할 수 있다. 또한, 이러한 단계는 레이저 에피택시 성장(laser epitaxial growth), 고상 상전이 에피택시(solid phase epitaxy), 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization)을 이용하여 수행될 수 있다. 단결정 반도체층(200a)에 대하여는 도 6을 참조하여 하기에 상세하게 설명하기로 한다.
상기 레이저 에피택시 성장 공정을 수행하는 경우에 있어서, 사용되는 레이저는 예비 반도체층(202)을 완전히 용융시킬 수 있도록 하는 에너지 밀도를 갖는 것이 바람직하다. 보다 구체적으로, 레이저빔을 조사하여 예비 반도체층(202)을 용융시키면 비정질 또는 다결정인 예비 반도체층(202)이 고상에서 액상으로 변화한다. 예를 들어, 상기 레이저빔은 실리콘의 녹는점인 약 1,410℃의 온도 이상을 달성하도록 조사될 수 있다. 이어서, 열처리를 종료하면, 예를 들어 레이저 조사를 종료하거나 또는 그 강도를 감소시키면, 용융된 예비 반도체층(202)의 하측으로부터 단결정이 성장될 수 있고, 이에 따라 단결정 반도체층(200a)을 형성할 수 있다. 상기 레이저빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 레이저빔이 조사될 수 있도록 하기 위함이다. 또한, 레이저빔을 조사하는 경우에, 하부 메모리층(10)을 가열하는 것이 바람직하다. 이와 같이, 하부 메모리층(10)을 가열하는 것은 레이저빔을 조사하여 예비 반도체층(202)을 상변화시킬 때 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 예를 들어, 하부 메모리층(10)을 약 400도 정도의 온도로 가열할 수 있다.
이어서, 하부 메모리층(10) 상에 상부 메모리층(20)을 형성하여, 도 3 및 도 4의 구조를 완성한다. 상부 메모리층(20)은 복수의 상부 메모리 구조물들(220)을 포함한다. 상부 메모리 구조물들(220)에서는, 단결정 반도체층(200a)을 소스/드레인 영역 및 채널 영역과 같은 활성 영역으로 이용할 수 있다. 상술한 바와 같이, 상부 메모리 구조물(220)은 NAND형 메모리 구조물일 수 있고, 이러한 경우에는 상부 메모리 구조물(220)은 터널링 절연층(221), 전하 저장층(222), 블로킹 절연층(223), 및 게이트 전극층(224)을 포함할 수 있다. 또한, 상부 메모리 구조물(220)을 덮는 제1 층간 절연막(230) 및 제2 층간 절연막(240)을 더 포함할 수 있다. 또한, 상부 메모리 구조물(220)과 전기적으로 연결된 비트라인(BL)을 더 포함할 수 있다. 그러나, 이러한 상부 메모리 구조물(220)이 NAND형 메모리 구조물인 것은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 상부 메모리 구조물들(220)은 NOR형 메모리 구조물, DRAM 형 메모리 구조물, SRAM 형 메모리 구조물, MRAM 형 메모리 구조물, RRAM 형 메모리 구조물, 또는 PRAM 형 메모리 구조물일 수 있다.
도 6은 도 5f의 영역 A의 확대한 도면으로서, 단결정 반도체층(200a)의 구성을 설명하는 확대 단면도이다.
도 6을 참조하면, 단결정 반도체층(200a)은 복수의 결정립들(203a, 203b, 203c)을 가지는 다결정층으로 구성된 하측부(204) 및 복수의 결정립(203a, 203b, 203c) 중에 어느 하나가 상측 방향으로 단결정 성장된 단결정층으로 구성된 상측부(205)를 포함할 수 있다. 즉, 예비 반도체층(202)을 열처리하여 단결정 반도체층(200a)으로 상전이할 때에, 예비 반도체층(202)은 용융된 후 다시 응고될 수 있다. 이러한 응고가 진행되는 경우, 하측부(204)에는 복수의 결정립들(203a, 203b, 203c)의 핵생성과 결장 성장이 진행될 수 있고, 이에 따라 다결정층이 형성될 수 있다. 이러한 결정 성장이 진행되면서, 트렌치(T)의 측벽(S)에 평행하지 않은 결정립들(203a, 203b)은 측벽(S)에 의하여 결정 성장이 중단될 수 있고, 반면 측벽(S)에 평행한 결정립(203c)은 결정 성장이 상측 방향 및/또는 측 방향으로 계속 진행될 수 있다. 결과적으로, 단결정 반도체층(200a)의 상측부(205)에는 결정립(203c)으로부터 성장된 단결정층이 형성될 수 있다. 이러한 단결정층의 형성을 위하여, 열처리 조건들, 예를 들어 퍼니스의 온도 조건 및/또는 레이저의 조사 조건들을 조절하는 것을 본 기술분야의 당업자는 이해할 수 있다.도 7a 내지 도 7e는 본 발명의 일부 실시예들에 따른 적층형 반도체 소자의 제조 방법을 공정 단계별로 도시하는 단면도들이다. 본 실시예에 따른 제조 방법은 도 5a 내지 도 5f의 제조 방법에서 일부 공정을 변형한 것에 해당할 수 있고, 따라서 중복된 설명은 생략하기로 한다. 예를 들어, 도 7a의 제조 단계는 도 5d의 제조 단계를 수행한 후에 수행될 수 있다.
도 7a를 참조하면, 도 5d의 트렌치(T)를 매립하도록 트렌치(T) 내에 예비 반도체 물질층(301)를 형성한다. 예비 반도체 물질층(301)은 비정질층이거나 또는 다결정층일 수 있다. 예비 반도체 물질층(301)은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다. 예비 반도체 물질층(301)은 화학기상증착법(CVD), 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 원자층 증착법(ALD), 또는 스퍼터링(sputtering) 등을 이용하여 형성할 수 있다.
도 7b를 참조하면, 예비 반도체 물질층(301)을 식각하여 트렌치(T) 내로 리세스되는 제1 예비 반도체층(302a)을 형성한다. 제1 예비 반도체층(302a)은, 소자 분리막(210)을 식각 마스크로 이용하여 예비 반도체 물질층(301)을 식각하여 형성할 수 있다. 또는, 제1 예비 반도체층(302a)은, 소자 분리막(210) 상에 예비 반도체 물질층(301)을 노출하는 마스크 패턴층(미도시)을 형성하고, 상기 마스크 패턴층을 식각 마스크로 이용하여 예비 반도체 물질층(301)을 식각하여 형성할 수 있다.
도 7c를 참조하면, 제1 예비 반도체층(302a)을 상전이하여 제1 단결정 반도체층(300a)을 형성한다. 상기 제1 단결정 반도체층(300a)을 형성하는 단계는, 제1 예비 반도체층(302a)에 열을 가하거나 또는 레이저를 조사하여 상전이함으로써 수행될 수 있다. 이러한 열처리 단계는 도 5f를 참조하여 상술한 바와 같다. 또한, 제1 단결정 반도체층(300a)은, 도 6을 참조하여 상술한 바와 같이, 다결정층으로 구성된 하측부와 단결정층으로 구성된 상측부를 포함할 수 있다.
도 7d를 참조하면, 제1 단결정 반도체층(300a) 상에 제2 예비 반도체층(302b)을 형성한다. 제2 예비 반도체층(302b)은 트렌치(T)를 매립하도록 형성할 수 있다. 도시되지는 않았지만, 제2 예비 반도체층(302b)과 소자 분리막(210)이 동일한 높이를 가지도록 제2 예비 반도체층(302b)이 평탄화될 수 있다. 제2 예비 반도체층(302b)은 비정질층이거나 또는 다결정층일 수 있다. 제2 예비 반도체층(302b)은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함할 수 있다. 제2 예비 반도체층(302b)은 화학기상증착법(CVD), 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 원자층 증착법(ALD), 또는 스퍼터링(sputtering) 등을 이용하여 형성할 수 있다. 여기에서, 제1 예비 반도체층(302a) 및 제2 예비 반도체층(302b)은 서로 동일한 물질로 구성되거나, 또는 서로 다른 물질로 구성될 수 있다. 예를 들어, 제1 예비 반도체층(302a)이 실리콘으로 구성되고, 제2 예비 반도체층(302b)이 게르마늄 또는 실리콘-게르마늄으로 구성될 수 있다. 또는 이와 반대로 구성될 수 있다.
도 7e를 참조하면, 제2 예비 반도체층(302b)을 상전이하여 제2 단결정 반도체층(300b)을 형성한다. 상기 제2 단결정 반도체층(300b)을 형성하는 단계는, 제2 예비 반도체층(302b)에 열을 가하거나 또는 레이저를 조사하여 상전이함으로써 수행될 수 있다. 이러한 열처리 단계는 도 5f를 참조하여 상술한 바와 같다. 제1 단결정 반도체층(300a)과 제2 단결정 반도체층(300b)은 단결정 반도체층(300)을 구성한다.
제1 단결정 반도체층(300a)과 제2 단결정 반도체층(300b)은 서로 정합되는 결정구조를 가질 수 있다. 예를 들어, 제1 단결정 반도체층(300a)과 제2 단결정 반도체층(300b)이 동일한 물질로 형성되는 경우에는, 격자 크기가 동일하게 서로 정합되는 결정구조를 가질 수 있다. 반면, 제1 단결정 반도체층(300a)과 제2 단결정 반도체층(300b)이 서로 다른 물질로 형성되는 경우에는, 격자 크기가 다르지만 서로 정합되는 결정구조를 가질 수 있다. 제1 단결정 반도체층(300a)이 실리콘으로 형성되고, 제2 단결정 반도체층(300b)이 실리콘-게르마늄 또는 게르마늄으로 형성되는 경우에는, 상기 실리콘과 상기 게르마늄의 서로 다른 격자 크기에 의하여 제1 단결정 반도체층(300a) 및 제2 단결정 반도체층(300b) 중 어느 하나가 스트레인드(strained) 층일 될 수 있다.
또한, 제2 단결정 반도체층(300b)은 제1 단결정 반도체층(300a)으로부터 에피택셜 단결정 성장에 의하여 형성될 수 있다. 이러한 경우에는, 제2 예비 반도체층(302b)을 형성하는 단계 및 제2 예비 반도체층(302b)을 상전이하는 단계가 생략될 수 있다.
도 7a 내지 도 7e에 따른 실시예에 의하면, 제1 단결정 반도체층(300a)과 제2 단결정 반도체층(300b)을 분리하여 형성함으로써, 단결정 반도체층(300) 내의 보이드의 형성을 방지할 수 있고, 또한 스트레인드층과 같은 다양한 반도체층을 형성할 수 있다.
상술한 바와 같이, 본 발명은 하부 메모리 구조물(120)과 상부 메모리 구조물(220)이 모두 NAND 형 메모리 구조물이 경우에 대하여 예시적으로 설명되었으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 하부 메모리 구조물(120)과 상부 메모리 구조물(220)은 NOR형 메모리 구조물, DRAM형 메모리 구조물, SRAM형 메모리 구조물, MRAM형 메모리 구조물, RRAM형 메모리 구조물, 또는 PRAM형 메모리 구조물일 수 있다. 또한, 하부 메모리 구조물(120)과 상부 메모리 구조물(220)은 서로 다른 메모리 구조물로 구성될 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 카드(5000)를 보여주는 개략도이다.
도 8을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 적층형 반도체 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 적층형 반도체 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 9는 본 발명의 일부 실시예들에 따른 시스템(6000)을 보여주는 개략도이다.
도 9를 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 적층형 반도체 소자를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 메모리 셀 어레이, 2: 페이지 버퍼, 3, Y-게이팅 회로,
4: 제어 및 디코더 회로, 10: 하부 메모리층, 20: 상부 메모리층,
100: 하부 반도체층, 200: 상부 반도체층,
101, 201: 활성영역들, 110, 210: 소자 분리막, 120: 하부 메모리 구조물,
220: 상부 메모리 구조물, 121, 221: 터널링 절연층, 122, 222: 전하 저장층,
123, 223: 블로킹 절연층, 124, 224; 게이트 전극층, 125, 225; 캡핑층,
126, 226: 스페이서, 130, 230: 제1 층간 절연막, 140, 240: 제2 층간 절연막,
150: 식각 저지층, 200a, 300, 300a, 300b: 단결정 반도체층,
202, 302a, 302b: 예비 반도체층, 301: 예비 반도체 물질층
4: 제어 및 디코더 회로, 10: 하부 메모리층, 20: 상부 메모리층,
100: 하부 반도체층, 200: 상부 반도체층,
101, 201: 활성영역들, 110, 210: 소자 분리막, 120: 하부 메모리 구조물,
220: 상부 메모리 구조물, 121, 221: 터널링 절연층, 122, 222: 전하 저장층,
123, 223: 블로킹 절연층, 124, 224; 게이트 전극층, 125, 225; 캡핑층,
126, 226: 스페이서, 130, 230: 제1 층간 절연막, 140, 240: 제2 층간 절연막,
150: 식각 저지층, 200a, 300, 300a, 300b: 단결정 반도체층,
202, 302a, 302b: 예비 반도체층, 301: 예비 반도체 물질층
Claims (10)
- 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계;
상기 하부 메모리층 상에 절연층을 형성하는 단계;
상기 절연층의 일부를 제거하여 트렌치를 형성하는 단계;
상기 트렌치를 매립하는 예비 반도체층을 형성하는 단계; 및
상기 예비 반도체층을 상전이하여 단결정 반도체층을 형성하는 단계;
를 포함하고,
상기 단결정 반도체층은 복수의 결정립들을 가지는 다결정층으로 구성된 하측부 및 상기 복수의 결정립 중에 어느 하나가 상측 방향으로 단결정 성장된 단결정층으로 구성된 상측부를 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법. - 제 1 항에 있어서, 상기 예비 반도체층은 비정질층이거나 또는 다결정층인 것을 특징으로 하는 적층형 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 예비 반도체층은 실리콘, 실리콘-게르마늄, 또는 게르마늄을 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 절연층을 형성하는 단계는,
상기 하부 메모리층 상에 식각 저지층을 형성하는 단계; 및
상기 식각 저지층 상에 절연층을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법. - 제 4 항에 있어서, 상기 트렌치를 형성하는 단계는,
상기 식각 저지층을 노출하도록 상기 트렌치를 형성하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법. - 제 1 항에 있어서, 상기 단결정 반도체층을 형성하는 단계는,
상기 예비 반도체층을 용융시키는 단계; 및
용융된 상기 예비 반도체층으로부터 단결정을 성장시키는 단계;
를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법. - 제 1 항에 있어서, 상기 단결정 반도체층을 형성하는 단계는, 상기 예비 반도체층에 열을 가하거나 또는 레이저를 조사함으로써 수행되는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법.
- 제 1 항에 있어서,
상기 단결정 반도체층을 형성하는 단계를 수행한 후에,
상기 단결정 반도체층을 활성 영역으로 이용하는 상부 메모리 구조물을 포함하는 상부 메모리층을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법. - 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계;
상기 하부 메모리층 상에 절연층을 형성하는 단계;
상기 절연층의 일부를 제거하여 트렌치를 형성하는 단계;
상기 트렌치의 일부 영역에 제1 예비 반도체층을 형성하는 단계;
상기 제1 예비 반도체층을 상전이하여 제1 단결정 반도체층을 형성하는 단계;
상기 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성하는 단계; 및
상기 제2 예비 반도체층을 상전이하여 제2 단결정 반도체층을 형성하는 단계;
를 포함하고,
상기 제1 단결정 반도체층은 복수의 결정립들을 가지는 다결정층으로 구성된 하측부 및 상기 복수의 결정립 중에 어느 하나가 상측 방향으로 단결정 성장된 단결정층으로 구성된 상측부를 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법. - 제 10 항에 있어서, 상기 제1 예비 반도체층을 형성하는 단계는,
상기 트렌치를 매립하도록 상기 트렌치 내에 예비 반도체 물질층을 형성하는 단계; 및
상기 예비 반도체 물질층을 식각하여 상기 트렌치 내로 리세스되는 상기 제1 예비 반도체층을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법.
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