JPH1032265A - Ｓｒａｍセル及びその製造方法 - Google Patents
Ｓｒａｍセル及びその製造方法Info
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- JPH1032265A JPH1032265A JP9094621A JP9462197A JPH1032265A JP H1032265 A JPH1032265 A JP H1032265A JP 9094621 A JP9094621 A JP 9094621A JP 9462197 A JP9462197 A JP 9462197A JP H1032265 A JPH1032265 A JP H1032265A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ソフトエラーに対する、向上され
た免疫性を有するＳＲＡＭセル及びその製造方法を開示
する。 【解決手段】 本発明によりプルダウンデバイス及びア
クセスデバイスとプルアップデバイスとが備えられると
共に、プルダウンデバイスとアクセスデバイスとの共通
接合領域でセルノード接合を行うＳＲＡＭセルの製造方
法において、アクティブ領域が定義され、上部にゲート
及びゲート絶縁膜が形成された半導体基板を提供する段
階；プルダウンデバイス領域とアクセスデバイス領域の
ゲート両側の基板内にＮ- 接合領域を形成するが、セル
ノードでゲートと隣接すると共に、相互に隔離されるよ
うにＮ- 接合領域を形成する段階；ゲート両側壁に絶縁
膜スペーサを形成する段階；及び、プルダウンデバイス
領域とアクセスデバイス領域のスペーサ両側の基板内
に、Ｎ+ 接合領域を形成する段階を含むことを特徴とす
る。
た免疫性を有するＳＲＡＭセル及びその製造方法を開示
する。 【解決手段】 本発明によりプルダウンデバイス及びア
クセスデバイスとプルアップデバイスとが備えられると
共に、プルダウンデバイスとアクセスデバイスとの共通
接合領域でセルノード接合を行うＳＲＡＭセルの製造方
法において、アクティブ領域が定義され、上部にゲート
及びゲート絶縁膜が形成された半導体基板を提供する段
階；プルダウンデバイス領域とアクセスデバイス領域の
ゲート両側の基板内にＮ- 接合領域を形成するが、セル
ノードでゲートと隣接すると共に、相互に隔離されるよ
うにＮ- 接合領域を形成する段階；ゲート両側壁に絶縁
膜スペーサを形成する段階；及び、プルダウンデバイス
領域とアクセスデバイス領域のスペーサ両側の基板内
に、Ｎ+ 接合領域を形成する段階を含むことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリデバ
イス及びその製造方法に関するもので、特にソフトエラ
ーに対する免疫性を向上させることができるＳＲＡＭセ
ル及びその製造方法に関する。
イス及びその製造方法に関するもので、特にソフトエラ
ーに対する免疫性を向上させることができるＳＲＡＭセ
ル及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリデバイスは、記憶方式によ
ってＤＲＡＭ(Dynamic Random AccessMemory)とＳＲＡ
Ｍ(Static Random AccessMemory)とに分類される。ＳＲ
ＡＭは早い速度と低電力消耗及び単純作動によって駆動
されるデバイスで、非常に脚光を浴びているデバイスで
ある。また、ＤＲＡＭとは異なって、規則的に貯蔵され
た情報をリフレッシュする必要がないだけでなく、設計
が容易な長所を有する。一般的にＳＲＡＭセルは、プル
ダウン(pull-down) デバイスの２つの駆動トランジスタ
(drivertransistor)と、２つのアクセス(access)デバイ
ス及び２つのプルアップ(pullup)デバイスとから構成さ
れ、プルアップデバイスの形態によって、完全ＣＭＯＳ
セル(full CMOS cell)、ＨＲＬ(High Road Resistor)セ
ル及びＴＦＴ(Thin Film Transistor)セルとの３つの構
造に分類される。完全ＣＭＯＳセルは、Ｐチャンネルバ
ルクモスフェット(P-channel bulk MOSFET) がプルアッ
プデバイスとして使用され、ＨＲＬセルは高い抵抗値を
有するポリシリコンがプルアップデバイスとして使用さ
れ、ＴＦＴセルはＰチャンネルポリシリコンＴＦＴがプ
ルアップデバイスとして使用される。この時、完全ＣＭ
ＯＳセルの構造を有するＳＲＡＭセルは、デバイスの動
作特性が最も優秀で工程が単純であるが、１つの単位セ
ル内にＮＭＯＳ及びＰＭＯＳトランジスタが共に内蔵さ
れてセルの大きさが大きいので、ロジック半導体装置に
少量の記憶デバイスを使用する場合に適用される。一
方、ＨＲＬセルの構造を有するＳＲＡＭセルとＴＦＴセ
ル構造を有するＳＲＡＭセルとは、デバイスの動作特性
が優秀でなく工程が複雑であるが、セルの大きさを顕著
に減らすことができるので、記憶デバイス専用に使用さ
れる半導体記憶装置に適用される。
ってＤＲＡＭ(Dynamic Random AccessMemory)とＳＲＡ
Ｍ(Static Random AccessMemory)とに分類される。ＳＲ
ＡＭは早い速度と低電力消耗及び単純作動によって駆動
されるデバイスで、非常に脚光を浴びているデバイスで
ある。また、ＤＲＡＭとは異なって、規則的に貯蔵され
た情報をリフレッシュする必要がないだけでなく、設計
が容易な長所を有する。一般的にＳＲＡＭセルは、プル
ダウン(pull-down) デバイスの２つの駆動トランジスタ
(drivertransistor)と、２つのアクセス(access)デバイ
ス及び２つのプルアップ(pullup)デバイスとから構成さ
れ、プルアップデバイスの形態によって、完全ＣＭＯＳ
セル(full CMOS cell)、ＨＲＬ(High Road Resistor)セ
ル及びＴＦＴ(Thin Film Transistor)セルとの３つの構
造に分類される。完全ＣＭＯＳセルは、Ｐチャンネルバ
ルクモスフェット(P-channel bulk MOSFET) がプルアッ
プデバイスとして使用され、ＨＲＬセルは高い抵抗値を
有するポリシリコンがプルアップデバイスとして使用さ
れ、ＴＦＴセルはＰチャンネルポリシリコンＴＦＴがプ
ルアップデバイスとして使用される。この時、完全ＣＭ
ＯＳセルの構造を有するＳＲＡＭセルは、デバイスの動
作特性が最も優秀で工程が単純であるが、１つの単位セ
ル内にＮＭＯＳ及びＰＭＯＳトランジスタが共に内蔵さ
れてセルの大きさが大きいので、ロジック半導体装置に
少量の記憶デバイスを使用する場合に適用される。一
方、ＨＲＬセルの構造を有するＳＲＡＭセルとＴＦＴセ
ル構造を有するＳＲＡＭセルとは、デバイスの動作特性
が優秀でなく工程が複雑であるが、セルの大きさを顕著
に減らすことができるので、記憶デバイス専用に使用さ
れる半導体記憶装置に適用される。
【０００３】図１は完全ＣＭＯＳセルの構造を有するＳ
ＲＡＭセルを示した回路図である。図１の図示のとお
り、ＳＲＡＭセルはプルアップ用のＰＭＯＳトランジス
タＱ１、Ｑ２のソースＳ１、Ｓ２が電源電圧ＶＤＤに接
続される。ノードＮ１、Ｎ２でプルアップ用のＰＭＯＳ
トランジスタＱ１、Ｑ２のドレーンＤ１、Ｄ２と、プル
ダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のドレーン
Ｄ３、Ｄ４が直列接続される。プルダウン用のＮＭＯＳ
トランジスタＱ３、Ｑ４のソースＳ１とＳ２は、ＶＳＳ
に接続される。プルアップ用のＰＭＯＳトランジスタＱ
１、Ｑ２のゲートＧ１、Ｇ２と、プルダウン用のＮＭＯ
ＳトランジスタＱ３、Ｑ４のゲートＧ３、Ｇ４がそれぞ
れ互いに接続されると共に、この接続点とノードＮ１、
Ｎ２とがそれぞれクロスカップルされる。アクセス用の
ＮＭＯＳトランジスタＱ５、Ｑ６は、そのゲートＧ５、
Ｇ６がワードラインＷ／Ｌにそれぞれ接続され、そのソ
ースＳ５、Ｓ６がビットラインＢ／Ｌ１、Ｂ／Ｌ２にそ
れぞれ接続され、そのドレーンＤ５、Ｄ６がノードＮ
１、Ｎ２にそれぞれ接続される。
ＲＡＭセルを示した回路図である。図１の図示のとお
り、ＳＲＡＭセルはプルアップ用のＰＭＯＳトランジス
タＱ１、Ｑ２のソースＳ１、Ｓ２が電源電圧ＶＤＤに接
続される。ノードＮ１、Ｎ２でプルアップ用のＰＭＯＳ
トランジスタＱ１、Ｑ２のドレーンＤ１、Ｄ２と、プル
ダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のドレーン
Ｄ３、Ｄ４が直列接続される。プルダウン用のＮＭＯＳ
トランジスタＱ３、Ｑ４のソースＳ１とＳ２は、ＶＳＳ
に接続される。プルアップ用のＰＭＯＳトランジスタＱ
１、Ｑ２のゲートＧ１、Ｇ２と、プルダウン用のＮＭＯ
ＳトランジスタＱ３、Ｑ４のゲートＧ３、Ｇ４がそれぞ
れ互いに接続されると共に、この接続点とノードＮ１、
Ｎ２とがそれぞれクロスカップルされる。アクセス用の
ＮＭＯＳトランジスタＱ５、Ｑ６は、そのゲートＧ５、
Ｇ６がワードラインＷ／Ｌにそれぞれ接続され、そのソ
ースＳ５、Ｓ６がビットラインＢ／Ｌ１、Ｂ／Ｌ２にそ
れぞれ接続され、そのドレーンＤ５、Ｄ６がノードＮ
１、Ｎ２にそれぞれ接続される。
【０００４】前記の構成からなるＳＲＡＭのセルは、ノ
ードＮ１にＨＩＧＨのデータを貯蔵し、ノードＮ２にＬ
ＯＷのデータを貯蔵するために、ワードラインＷ／Ｌを
ターンオンさせて、アクセス用のＮＭＯＳトランジスタ
Ｑ５、Ｑ６をそれぞれターンオンさせる。そして、ビッ
トラインＢ／Ｌ１にＨＩＧＨを入力すると共に、ビット
ラインＢ／Ｌ２にＬＯＷを入力して、プルアップ用のＰ
ＭＯＳトランジスタＱ１及び、プルダウン用のＮＭＯＳ
トランジスタＱ４をターンオンさせると共に、プルアッ
プ用のＰＭＯＳトランジスタＱ２及び、プルダウン用の
ＮＭＯＳトランジスタＱ３をターンオフさせる。これに
よって、ノードＮ１ではＨＩＧＨ状態、ノードＮ２では
ＬＯＷ状態となり、ワードラインＷ／Ｌがターンオフさ
れても継けてラッチ(latch) されて、ノードＮ２では継
けてＬＯＷ状態が保持され、ノードＮ１では継けてＨＩ
ＧＨ状態が保持される。これによって、ノードＮ１、Ｎ
２にそれぞれのデータが貯蔵される。一方、ＳＲＡＭセ
ルにおいて考慮しなければならない一番重要な要因中の
１つは、ソフトエラー(soft error)で、ソフトエラーに
対する免疫性(immunity)は、プルアップデバイスのオン
状態における電流(ION) と、セルノードキャパシタンス
(cell node capacitance) とによって決定される。ノー
ドＮ１のＨＩＧＨ状態の電圧のＶＤＤがＶｈの場合、プ
ルアップデバイスのオン状態における電流(ION) と、セ
ルノードキャパシタンスは、ソフトエラーに対する免疫
性と下記のような関係を有する。
ードＮ１にＨＩＧＨのデータを貯蔵し、ノードＮ２にＬ
ＯＷのデータを貯蔵するために、ワードラインＷ／Ｌを
ターンオンさせて、アクセス用のＮＭＯＳトランジスタ
Ｑ５、Ｑ６をそれぞれターンオンさせる。そして、ビッ
トラインＢ／Ｌ１にＨＩＧＨを入力すると共に、ビット
ラインＢ／Ｌ２にＬＯＷを入力して、プルアップ用のＰ
ＭＯＳトランジスタＱ１及び、プルダウン用のＮＭＯＳ
トランジスタＱ４をターンオンさせると共に、プルアッ
プ用のＰＭＯＳトランジスタＱ２及び、プルダウン用の
ＮＭＯＳトランジスタＱ３をターンオフさせる。これに
よって、ノードＮ１ではＨＩＧＨ状態、ノードＮ２では
ＬＯＷ状態となり、ワードラインＷ／Ｌがターンオフさ
れても継けてラッチ(latch) されて、ノードＮ２では継
けてＬＯＷ状態が保持され、ノードＮ１では継けてＨＩ
ＧＨ状態が保持される。これによって、ノードＮ１、Ｎ
２にそれぞれのデータが貯蔵される。一方、ＳＲＡＭセ
ルにおいて考慮しなければならない一番重要な要因中の
１つは、ソフトエラー(soft error)で、ソフトエラーに
対する免疫性(immunity)は、プルアップデバイスのオン
状態における電流(ION) と、セルノードキャパシタンス
(cell node capacitance) とによって決定される。ノー
ドＮ１のＨＩＧＨ状態の電圧のＶＤＤがＶｈの場合、プ
ルアップデバイスのオン状態における電流(ION) と、セ
ルノードキャパシタンスは、ソフトエラーに対する免疫
性と下記のような関係を有する。
【０００５】ビットラインＢ／Ｌ１がＶＤＤの電圧であ
る場合、アクセス用のＮＭＯＳトランジスタＱ５がター
ンオンされると、ノードＮ１の電圧Ｖｈは、ＶＤＤから
ＮＭＯＳトランジスタＱ５のしきい電圧Ｖｔほど減少さ
れてＶＤＤ−Ｖｔとなる。この時、ＶＤＤ電源供給(pow
er supply)からプルアップ用のＰＭＯＳトランジスタＱ
１、Ｑ２を通じて流れる電流の量が充分であれば、Ｖｈ
は更にＶＤＤに増加される。このように、アクセス用の
ＮＭＯＳトランジスタＱ５がターンオンされて、Ｖｈが
ＶＤＤからＶＤＤ−Ｖｔに減少される時、セルノードキ
ャパシタンスが大きいほど、ＶｈがＶＤＤでＶＤＤ−Ｖ
ｔに減少される率が低くなる。またＶＤＤ電源供給によ
ってＶｈが更にＶＤＤに復元される時間は、プルアップ
デバイスのオン状態における電流(ION) が大きいほど、
またセルノードキャパシタンスが大きいほど速くなる。
る場合、アクセス用のＮＭＯＳトランジスタＱ５がター
ンオンされると、ノードＮ１の電圧Ｖｈは、ＶＤＤから
ＮＭＯＳトランジスタＱ５のしきい電圧Ｖｔほど減少さ
れてＶＤＤ−Ｖｔとなる。この時、ＶＤＤ電源供給(pow
er supply)からプルアップ用のＰＭＯＳトランジスタＱ
１、Ｑ２を通じて流れる電流の量が充分であれば、Ｖｈ
は更にＶＤＤに増加される。このように、アクセス用の
ＮＭＯＳトランジスタＱ５がターンオンされて、Ｖｈが
ＶＤＤからＶＤＤ−Ｖｔに減少される時、セルノードキ
ャパシタンスが大きいほど、ＶｈがＶＤＤでＶＤＤ−Ｖ
ｔに減少される率が低くなる。またＶＤＤ電源供給によ
ってＶｈが更にＶＤＤに復元される時間は、プルアップ
デバイスのオン状態における電流(ION) が大きいほど、
またセルノードキャパシタンスが大きいほど速くなる。
【０００６】一方、従来はホットキャリア(hot carrie
r) の特性を向上させるために、ソース／ドレーン接合
領域が、Ｎ- ソース／ドレーン接合領域とＮ+ ソース／
ドレーン接合領域とが備えられたＬＤＤ構造から形成さ
れることによって、ゲートの下でグレード接合(grade j
unction)を行うようになる。この時、Ｎ- ソース／ドレ
ーン領域はＰイオンによって形成され、Ｎ+ ソース／ド
レーン接合領域はＡｓイオンによって形成されるが、Ｐ
イオンの濃度プロファイルは緩慢して接合キャパシタン
スが少なく、Ａｓイオンの濃度プロファイルは非常に急
激して接合キャパシタンスが大きい。また、接合キャパ
シタンスは濃度のルート(root)倍となるので、Ｎ+ 接合
領域の濃度がＮ- 接合領域の濃度より１０乃至１００倍
程度大きいので、Ｎ+ 接合領域の接合キャパシタンスが
Ｎ- 接合領域の接合キャパシタンスより√１０から√１
００倍ほど大きい。しかし、前記のように、ソース／ド
レーン接合領域が グレード接合に形成されることによ
って、ＳＲＡＭのセルノード接合領域におけるセルノー
ドキャパシタンスがＮ- 領域によって減少されるので、
ソフトエラーに対する免疫性が低下されるようになる。
r) の特性を向上させるために、ソース／ドレーン接合
領域が、Ｎ- ソース／ドレーン接合領域とＮ+ ソース／
ドレーン接合領域とが備えられたＬＤＤ構造から形成さ
れることによって、ゲートの下でグレード接合(grade j
unction)を行うようになる。この時、Ｎ- ソース／ドレ
ーン領域はＰイオンによって形成され、Ｎ+ ソース／ド
レーン接合領域はＡｓイオンによって形成されるが、Ｐ
イオンの濃度プロファイルは緩慢して接合キャパシタン
スが少なく、Ａｓイオンの濃度プロファイルは非常に急
激して接合キャパシタンスが大きい。また、接合キャパ
シタンスは濃度のルート(root)倍となるので、Ｎ+ 接合
領域の濃度がＮ- 接合領域の濃度より１０乃至１００倍
程度大きいので、Ｎ+ 接合領域の接合キャパシタンスが
Ｎ- 接合領域の接合キャパシタンスより√１０から√１
００倍ほど大きい。しかし、前記のように、ソース／ド
レーン接合領域が グレード接合に形成されることによ
って、ＳＲＡＭのセルノード接合領域におけるセルノー
ドキャパシタンスがＮ- 領域によって減少されるので、
ソフトエラーに対する免疫性が低下されるようになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、セル
ノードキャパシタンスを増加させて、ソフトエラーに対
する向上された免疫性を有するＳＲＡＭセル及びその製
造方法を提供する。
ノードキャパシタンスを増加させて、ソフトエラーに対
する向上された免疫性を有するＳＲＡＭセル及びその製
造方法を提供する。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、ＬＤＤ構造の接合領域を有するプルダウンデバイ
ス及びアクセスデバイスとプルアップデバイスとがそれ
ぞれ備えられ、 プルダウンデバイスとアクセスデバイ
スとの共通接合領域でセルノード接合を行うＳＲＡＭセ
ルにおいて、共通接合領域は、Ｎ+ 接合領域とＮ- 接合
領域とが、Ｎ+接合領域の両側の一定部分のみで重なる
ことを特徴とする。また、前記の目的を達成するため
に、半導体基板；基板上に形成され、両側壁に絶縁層ス
ペーサが備えられた第１及び第２ゲートと；第１及び第
２ゲート両側の下部の基板内にそれぞれ形成され、前記
第１及び第２ゲート間で、１つが共通に共有された高濃
度の接合領域；及び、高濃度の接合領域の下部に形成さ
れて高濃度の接合領域と重なるようになり、共通の高濃
度の接合領域ではこの領域両側の所定部分のみで重なる
ように形成された、低濃度接合領域を含むことを特徴と
する。また、前記の目的を達成するために、プルダウン
デバイス及びアクセスデバイスとプルアップデバイスと
が備えられると共に、プルダウンデバイスとアクセスデ
バイスとの共通接合領域でセルノード接合を行うＳＲＡ
Ｍセルの製造方法において、アクティブ領域が定義さ
れ、上部にゲート絶縁層及びゲートが形成された半導体
基板を提供する段階；プルダウンデバイス領域とアクセ
スデバイス領域との前記ゲート両側の基板内に、Ｎ- 接
合領域を形成するが、セルノードでゲートに隣接すると
共に、相互に隔離されるようにＮ- 接合領域を形成する
段階；ゲートの両側壁に絶縁層スペーサを形成する段
階；及び、プルダウンデバイス領域とアクセスデバイス
領域のスペーサ両側の基板内に、Ｎ+ 接合領域を形成す
る段階を含むことを特徴とする。
めに、ＬＤＤ構造の接合領域を有するプルダウンデバイ
ス及びアクセスデバイスとプルアップデバイスとがそれ
ぞれ備えられ、 プルダウンデバイスとアクセスデバイ
スとの共通接合領域でセルノード接合を行うＳＲＡＭセ
ルにおいて、共通接合領域は、Ｎ+ 接合領域とＮ- 接合
領域とが、Ｎ+接合領域の両側の一定部分のみで重なる
ことを特徴とする。また、前記の目的を達成するため
に、半導体基板；基板上に形成され、両側壁に絶縁層ス
ペーサが備えられた第１及び第２ゲートと；第１及び第
２ゲート両側の下部の基板内にそれぞれ形成され、前記
第１及び第２ゲート間で、１つが共通に共有された高濃
度の接合領域；及び、高濃度の接合領域の下部に形成さ
れて高濃度の接合領域と重なるようになり、共通の高濃
度の接合領域ではこの領域両側の所定部分のみで重なる
ように形成された、低濃度接合領域を含むことを特徴と
する。また、前記の目的を達成するために、プルダウン
デバイス及びアクセスデバイスとプルアップデバイスと
が備えられると共に、プルダウンデバイスとアクセスデ
バイスとの共通接合領域でセルノード接合を行うＳＲＡ
Ｍセルの製造方法において、アクティブ領域が定義さ
れ、上部にゲート絶縁層及びゲートが形成された半導体
基板を提供する段階；プルダウンデバイス領域とアクセ
スデバイス領域との前記ゲート両側の基板内に、Ｎ- 接
合領域を形成するが、セルノードでゲートに隣接すると
共に、相互に隔離されるようにＮ- 接合領域を形成する
段階；ゲートの両側壁に絶縁層スペーサを形成する段
階；及び、プルダウンデバイス領域とアクセスデバイス
領域のスペーサ両側の基板内に、Ｎ+ 接合領域を形成す
る段階を含むことを特徴とする。
【０００９】
【作用】前記の構成からなる本発明によると、ＳＲＡＭ
のセルノード接合領域が、ゲートに隣接された一定の領
域のみでＮ- 接合領域とＮ+ 接合領域とが重なったグレ
ード接合を行うようになることにより、接合キャパシタ
ンスが増加される。これにより、ＳＲＡＭのセルのセル
ノードキャパシターが増加されるので、ソフトエラーに
対する免疫性が向上される。
のセルノード接合領域が、ゲートに隣接された一定の領
域のみでＮ- 接合領域とＮ+ 接合領域とが重なったグレ
ード接合を行うようになることにより、接合キャパシタ
ンスが増加される。これにより、ＳＲＡＭのセルのセル
ノードキャパシターが増加されるので、ソフトエラーに
対する免疫性が向上される。
【００１０】
【実施例】以下、添付図面を参照して、本発明の実施例
を説明する。図２は、本発明の実施例による、完全ＣＭ
ＯＳセル構造を有するＳＲＡＭセルを具現するための平
面図である。図１と図２を参照すると、Ａ１、Ａ２はプ
ルアップ用のＰＭＯＳトランジスタＱ１、Ｑ２のアクテ
ィブ領域で、Ｂ１、Ｂ２はプルダウン用のＮＭＯＳトラ
ンジスタＱ３、Ｑ５とアクセス用のＮＭＯＳトランジス
タＱ４、Ｑ６とのアクティブ領域で、Ｃ１〜Ｃ６はコン
タクト領域である。Ｃ１及びＣ２は、ノードＮ１、Ｎ２
コンタクト領域を示し、プルダウン用のＮＭＯＳトラン
ジスタＱ３、Ｑ４とアクセス用のＮＭＯＳトランジスタ
Ｑ５、Ｑ６とは、アクティブ領域Ｂ１、 Ｂ２でそれぞ
れのノードコンタクト領域Ｃ１、Ｃ２を共有する。そし
て、Ｃ３及びＣ４は、アクセス用のＮＭＯＳトランジス
タＱ５、Ｑ６のソースＳ５、Ｓ６コンタクト領域で、Ｃ
５はプルアップ用のＰＭＯＳトランジスタＱ１、Ｑ２の
それぞれのソースＳ１、Ｓ２コンタクト領域で、Ｃ６は
プルダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のそれ
ぞれのソースＳ３、Ｓ４コンタクト領域である。
を説明する。図２は、本発明の実施例による、完全ＣＭ
ＯＳセル構造を有するＳＲＡＭセルを具現するための平
面図である。図１と図２を参照すると、Ａ１、Ａ２はプ
ルアップ用のＰＭＯＳトランジスタＱ１、Ｑ２のアクテ
ィブ領域で、Ｂ１、Ｂ２はプルダウン用のＮＭＯＳトラ
ンジスタＱ３、Ｑ５とアクセス用のＮＭＯＳトランジス
タＱ４、Ｑ６とのアクティブ領域で、Ｃ１〜Ｃ６はコン
タクト領域である。Ｃ１及びＣ２は、ノードＮ１、Ｎ２
コンタクト領域を示し、プルダウン用のＮＭＯＳトラン
ジスタＱ３、Ｑ４とアクセス用のＮＭＯＳトランジスタ
Ｑ５、Ｑ６とは、アクティブ領域Ｂ１、 Ｂ２でそれぞ
れのノードコンタクト領域Ｃ１、Ｃ２を共有する。そし
て、Ｃ３及びＣ４は、アクセス用のＮＭＯＳトランジス
タＱ５、Ｑ６のソースＳ５、Ｓ６コンタクト領域で、Ｃ
５はプルアップ用のＰＭＯＳトランジスタＱ１、Ｑ２の
それぞれのソースＳ１、Ｓ２コンタクト領域で、Ｃ６は
プルダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のそれ
ぞれのソースＳ３、Ｓ４コンタクト領域である。
【００１１】３４ａ、３４ｂ、５４はワードラインで、
ＭはＮＭＯＳトランジスタＱ３〜Ｑ６のＬＤＤ領域の形
成時に使用されるマスクパターンである。この時、マス
クパターンＭはプルダウン用のＮＭＯＳトランジスタＱ
３、Ｑ４とアクセス用のＮＭＯＳトランジスタＱ５、Ｑ
６のソースＳ３〜Ｓ６を露出すると共に、プルダウン用
のＮＭＯＳトランジスタＱ３、Ｑ４とアクセス用のＮＭ
ＯＳトランジスタＱ３、Ｑ５の共通領域を、所定部分露
出させるためにその内部がオープンされたパターンであ
る。一方、本発明の平面図は、完全ＣＭＯＳ型ＳＲＡＭ
セルに対してのみ図示しているが、ＨＲＬ ＳＲＡＭ及
びＰチャンネルポリシリコンＴＦＴ ＳＲＡＭセルにも
同様に使用され得ることができる。図３Ａ及び図３Ｂ
は、図２のＸ−Ｘ’線によるＳＲＡＭセルのプルダウン
用のＮＭＯＳトランジスタＱ３とアクセス用のＮＭＯＳ
トランジスタＱ５の断面図であって、図３Ａ及び図３Ｂ
を参照して、前記ＳＲＡＭセルの製造方法を詳細に説明
する。
ＭはＮＭＯＳトランジスタＱ３〜Ｑ６のＬＤＤ領域の形
成時に使用されるマスクパターンである。この時、マス
クパターンＭはプルダウン用のＮＭＯＳトランジスタＱ
３、Ｑ４とアクセス用のＮＭＯＳトランジスタＱ５、Ｑ
６のソースＳ３〜Ｓ６を露出すると共に、プルダウン用
のＮＭＯＳトランジスタＱ３、Ｑ４とアクセス用のＮＭ
ＯＳトランジスタＱ３、Ｑ５の共通領域を、所定部分露
出させるためにその内部がオープンされたパターンであ
る。一方、本発明の平面図は、完全ＣＭＯＳ型ＳＲＡＭ
セルに対してのみ図示しているが、ＨＲＬ ＳＲＡＭ及
びＰチャンネルポリシリコンＴＦＴ ＳＲＡＭセルにも
同様に使用され得ることができる。図３Ａ及び図３Ｂ
は、図２のＸ−Ｘ’線によるＳＲＡＭセルのプルダウン
用のＮＭＯＳトランジスタＱ３とアクセス用のＮＭＯＳ
トランジスタＱ５の断面図であって、図３Ａ及び図３Ｂ
を参照して、前記ＳＲＡＭセルの製造方法を詳細に説明
する。
【００１２】まず、図３Ａの図示のように、半導体基板
１上の所定部分に素子分離絶縁膜２が形成され、素子分
離絶縁膜２間の基板上に、プルダウン用のＮＭＯＳトラ
ンジスタＱ３及びアクセス用のＮＭＯＳトランジスタＱ
５のゲート絶縁膜３３、 ５３と、ゲート３４ａ、５４
がそれぞれ形成される。その後、図３Ａには図示されて
いないが、基板１上にプルダウン用のＮＭＯＳトランジ
スタＱ３と、アクセス用のＮＭＯＳトランジスタＱ５の
ソース予定領域とを露出させると共に、共通ドレーン領
域すなわち、ＳＲＡＭセルのノードＮ１領域を、一定部
分のみ露出させるマスクパターンＭ( 図２参照）が形成
される。次いで、前記マスクパターンＭによって露出さ
れた基板に、Ｎ- 不純物イオン、好ましくはＰイオンを
約１×１０13乃至５×１０13イオン／cm2 の濃度でイオ
ン注入する。これによって、プルダウン用のＮＭＯＳト
ランジスタＱ３とアクセス用のＮＭＯＳトランジスタＱ
５のＮ- ソース領域３５ａ、５５ａとがそれぞれ形成さ
れると共に、ゲート３４ａ、５４と隣接してノードＮ1
領域で、相互に離隔されたＮ- ト゛レーン領域３５ｂ、５
５ｂがそれぞれ形成される。その後、前記のマスクパタ
ーンＭが除去される。
１上の所定部分に素子分離絶縁膜２が形成され、素子分
離絶縁膜２間の基板上に、プルダウン用のＮＭＯＳトラ
ンジスタＱ３及びアクセス用のＮＭＯＳトランジスタＱ
５のゲート絶縁膜３３、 ５３と、ゲート３４ａ、５４
がそれぞれ形成される。その後、図３Ａには図示されて
いないが、基板１上にプルダウン用のＮＭＯＳトランジ
スタＱ３と、アクセス用のＮＭＯＳトランジスタＱ５の
ソース予定領域とを露出させると共に、共通ドレーン領
域すなわち、ＳＲＡＭセルのノードＮ１領域を、一定部
分のみ露出させるマスクパターンＭ( 図２参照）が形成
される。次いで、前記マスクパターンＭによって露出さ
れた基板に、Ｎ- 不純物イオン、好ましくはＰイオンを
約１×１０13乃至５×１０13イオン／cm2 の濃度でイオ
ン注入する。これによって、プルダウン用のＮＭＯＳト
ランジスタＱ３とアクセス用のＮＭＯＳトランジスタＱ
５のＮ- ソース領域３５ａ、５５ａとがそれぞれ形成さ
れると共に、ゲート３４ａ、５４と隣接してノードＮ1
領域で、相互に離隔されたＮ- ト゛レーン領域３５ｂ、５
５ｂがそれぞれ形成される。その後、前記のマスクパタ
ーンＭが除去される。
【００１３】図３Ｂの図示のように、図３Ａの構造上に
絶縁層、好ましくは酸化膜または窒化膜が蒸着され、ゲ
ート３４ａ、５４表面が露出されるように異方性ブラン
ケット蝕刻されることによって、ゲート３４ａ、５４両
側壁にＬＤＤ(Lightly DopedDrain)用の絶縁膜スペーサ
６が形成される。次いで、基板１にＮ+ 不純物イオン、
好ましくはＡｓイオンを約１×１０15乃至７×１０15イ
オン／cm2 の濃度でイオン注入して、Ｎ+ ソース及びド
レーン領域３７ａ、３７ｂ／５７ｂ、５７ａが形成され
ることによって、ＬＤＤ構造のソース及びドレーン領域
が完成される。これによって、プルダウン用のＮＭＯＳ
トランジスタＱ３とアクセス用のＮＭＯＳトランジスタ
Ｑ５との共通ドレーン領域すなわち、ノードＮ1 におけ
る接合領域は、Ｎ- ト゛レーン領域３５ｂ、５５ｂが、Ｎ
+ ト゛レーン領域５７ｂの両側に隔離された構造を有する
グレード接合を行うようになる。
絶縁層、好ましくは酸化膜または窒化膜が蒸着され、ゲ
ート３４ａ、５４表面が露出されるように異方性ブラン
ケット蝕刻されることによって、ゲート３４ａ、５４両
側壁にＬＤＤ(Lightly DopedDrain)用の絶縁膜スペーサ
６が形成される。次いで、基板１にＮ+ 不純物イオン、
好ましくはＡｓイオンを約１×１０15乃至７×１０15イ
オン／cm2 の濃度でイオン注入して、Ｎ+ ソース及びド
レーン領域３７ａ、３７ｂ／５７ｂ、５７ａが形成され
ることによって、ＬＤＤ構造のソース及びドレーン領域
が完成される。これによって、プルダウン用のＮＭＯＳ
トランジスタＱ３とアクセス用のＮＭＯＳトランジスタ
Ｑ５との共通ドレーン領域すなわち、ノードＮ1 におけ
る接合領域は、Ｎ- ト゛レーン領域３５ｂ、５５ｂが、Ｎ
+ ト゛レーン領域５７ｂの両側に隔離された構造を有する
グレード接合を行うようになる。
【００１４】
【発明の効果】従来はＳＲＡＭセルのセルノード接合領
域が、Ｎ- 接合領域とＮ+ 接合領域とがすべて重なった
グレード接合に形成されることによって、Ｎ- 接合領域
によって ＳＲＡＭセルのセルノードキャパシタンスが
減少されたが、上述したとおりの本発明によると、ＳＲ
ＡＭセルのセルノード接合領域がゲートに隣接した一定
領域のみで、Ｎ- 接合領域とＮ+ 接合領域とが重なった
グレード接合を行うことによって、接合キャパシタンス
が増加される。これによって、ＳＲＡＭセルのセルノー
ドキャパシタが増加されることによって、ソフトエラー
に対する免疫性が向上される。また、本発明による前記
のセルノード接合領域を有するＳＲＡＭセルの工程は、
別途の追加工程なしに行われる。また、本発明は、前記
の実施例に限定されず、本発明の技術的な要旨から外れ
ない範囲内で、多様に変形させて実施することができ
る。
域が、Ｎ- 接合領域とＮ+ 接合領域とがすべて重なった
グレード接合に形成されることによって、Ｎ- 接合領域
によって ＳＲＡＭセルのセルノードキャパシタンスが
減少されたが、上述したとおりの本発明によると、ＳＲ
ＡＭセルのセルノード接合領域がゲートに隣接した一定
領域のみで、Ｎ- 接合領域とＮ+ 接合領域とが重なった
グレード接合を行うことによって、接合キャパシタンス
が増加される。これによって、ＳＲＡＭセルのセルノー
ドキャパシタが増加されることによって、ソフトエラー
に対する免疫性が向上される。また、本発明による前記
のセルノード接合領域を有するＳＲＡＭセルの工程は、
別途の追加工程なしに行われる。また、本発明は、前記
の実施例に限定されず、本発明の技術的な要旨から外れ
ない範囲内で、多様に変形させて実施することができ
る。
【図１】完全ＣＭＯＳセル構造を有するＳＲＡＭセルの
等価回路図である。
等価回路図である。
【図２】本発明の実施例による、完全ＣＭＯＳセル構造
を有するＳＲＡＭセルの平面図である。
を有するＳＲＡＭセルの平面図である。
【図３】図３Ａ及び図３Ｂは、本発明によるＳＲＡＭセ
ルのセルノード接合領域の製造方法を説明するための断
面図である。
ルのセルノード接合領域の製造方法を説明するための断
面図である。
１：半導体基板 ２：素子分離膜 ３３、５３：ゲート絶縁膜 ３４ａ、５４：ゲート ３５ａ、５５ａ：Ｎ- ソ ース領域 ３５ｂ、５５ｂ：Ｎ- ト゛レーン領域 ６：絶縁膜スペーサ ３５ａ、３７ｂ／５７ｂ、５７ａ：Ｎ+ ソ ース及びドレ
ーン領域 Ｑ３：プルダウン用のＮＭＯＳトランジスタ Ｑ５：アクセス用のＮＭＯＳトランジスタ Ｎ１：ノード Ａ１、Ａ２、Ｂ１、Ｂ２：アクティブ領域 Ｃ１〜Ｃ６： コンタクト領域
ーン領域 Ｑ３：プルダウン用のＮＭＯＳトランジスタ Ｑ５：アクセス用のＮＭＯＳトランジスタ Ｎ１：ノード Ａ１、Ａ２、Ｂ１、Ｂ２：アクティブ領域 Ｃ１〜Ｃ６： コンタクト領域
Claims (12)
- 【請求項１】 ＬＤＤ構造の接合領域を有するプルダウ
ンデバイス及びアクセスデバイスとプルアップデバイス
とをそれぞれ備え、前記プルダウンデバイスとアクセス
デバイスとの共通接合領域でセルノード接合を行うＳＲ
ＡＭセルにおいて、 前記の共通接合領域は、Ｎ+ 接合領域とＮ- 接合領域と
が前記Ｎ+ 接合領域の両側の一定部分のみで重なること
を特徴とするＳＲＡＭセル。 - 【請求項２】 前記プルアップデバイスは、Ｐチャンネ
ルバルクＭＯＳＦＥＴであることを特徴とする請求項１
記載のＳＲＡＭセル。 - 【請求項３】 前記プルアップデバイスは、抵抗である
ことを特徴とする、請求項１記載のＳＲＡＭセル。 - 【請求項４】 前記プルアップデバイスは、Ｐチャンネ
ルポリシリコンＴＦＴであることを特徴とする請求項１
記載のＳＲＡＭセル。 - 【請求項５】 半導体基板；前記基板上に形成され、両
側壁に絶縁膜スペーサが備えられた第１及び第２ゲー
ト；前記第１及び第２ゲート両側の下部の前記基板内に
それぞれ形成され、前記第１及び第２ゲート間で、１つ
が共通である高濃度接合領域；及び、 前記高濃度接合領域の下部に形成されて前記高濃度接合
領域と重なるが、共通である前記高濃度接合領域では、
この領域両側の所定部分だけが重なるように形成され、
低濃度接合領域を含むことを特徴とするＳＲＡＭセル。 - 【請求項６】 プルダウンデバイス及びアクセスデバイ
スとプルアップデバイスとが備えられると共に、前記プ
ルダウンデバイスとアクセスデバイスとの共通接合領域
でセルノード接合を行うＳＲＡＭセルの製造方法におい
て、 アクティブ領域が定義され、上部にゲート絶縁
膜及びゲートが形成された半導体基板を提供する段階；
及び、 前記プルダウンデバイス領域と前記アクセスデバイス領
域の、前記ゲート両側の基板内にＮ- 接合領域を形成す
るが、セルノードで前記ゲートに隣接すると共に、相互
に隔離されるようにＮ- 接合領域を形成する段階を含む
ことを特徴とするＳＲＡＭセルの製造方法。 - 【請求項７】 前記のＮ- 接合領域は、Ｐイオンを１×
１０13乃至５×１０13イオン／cm2 の濃度でイオン注入
して形成することを特徴とする請求項６記載の ＳＲＡ
Ｍセルの製造方法。 - 【請求項８】 前記Ｎ- 接合領域を形成した後、前記ゲ
ート両側壁に絶縁層スペーサを形成する段階；及び、 前記プルダウンデバイス領域と前記アクセスデバイス領
域の、前記スペーサ両側の基板内に、Ｎ+ 接合領域を形
成する段階を更に含むことを特徴とする請求項６記載の
ＳＲＡＭセルの製造方法。 - 【請求項９】 前記Ｎ+ 接合領域は、Ａｓイオンを１×
１０15乃至７×１０15イオン／cm2 の濃度でイオン注入
して形成することを特徴とする請求項８記載の ＳＲＡ
Ｍセルの製造方法。 - 【請求項１０】 前記のプルアップデバイスは、Ｐチャ
ンネルバルクＭＯＳＦＥＴであることを特徴とする請求
項６記載のＳＲＡＭセルの製造方法。 - 【請求項１１】 前記プルアップデバイスは、抵抗であ
ることを特徴とする請求項６記載のＳＲＡＭセルの製造
方法。 - 【請求項１２】 前記プルアップデバイスは、Ｐチャン
ネルポリシリコンＴＦＴであることを特徴とする請求項
６記載のＳＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P8943 | 1996-03-28 | ||
| KR1019960008943A KR100204419B1 (ko) | 1996-03-29 | 1996-03-29 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032265A true JPH1032265A (ja) | 1998-02-03 |
| JP2775253B2 JP2775253B2 (ja) | 1998-07-16 |
Family
ID=19454327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094621A Expired - Lifetime JP2775253B2 (ja) | 1996-03-28 | 1997-03-28 | Ｓｒａｍセル及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5960278A (ja) |
| JP (1) | JP2775253B2 (ja) |
| KR (1) | KR100204419B1 (ja) |
| TW (1) | TW360952B (ja) |
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|---|---|---|---|---|
| US6271542B1 (en) * | 1997-12-08 | 2001-08-07 | International Business Machines Corporation | Merged logic and memory combining thin film and bulk Si transistors |
| JP2001068564A (ja) * | 1999-08-30 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4308990B2 (ja) * | 1999-09-27 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2001203347A (ja) | 2000-01-18 | 2001-07-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7920411B2 (en) * | 2009-02-25 | 2011-04-05 | Arm Limited | Converting SRAM cells to ROM cells |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4499652A (en) * | 1983-09-15 | 1985-02-19 | Mostek Corporation | Method of forming a MOSFET with both improved breakdown resistance and less hot-electron effects |
| JP2634163B2 (ja) * | 1987-02-19 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US5324973A (en) * | 1993-05-03 | 1994-06-28 | Motorola Inc. | Semiconductor SRAM with trench transistors |
| US5354704A (en) * | 1993-07-28 | 1994-10-11 | United Microelectronics Corporation | Symmetric SRAM cell with buried N+ local interconnection line |
| US5825070A (en) * | 1993-11-30 | 1998-10-20 | Stmicroelectronics, Inc. | Structure for transistor devices in an SRAM cell |
| JP2906971B2 (ja) * | 1993-12-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6917083B1 (en) * | 1995-07-27 | 2005-07-12 | Micron Technology, Inc. | Local ground and VCC connection in an SRAM cell |
-
1996
- 1996-03-29 KR KR1019960008943A patent/KR100204419B1/ko not_active IP Right Cessation
-
1997
- 1997-03-27 US US08/825,583 patent/US5960278A/en not_active Expired - Lifetime
- 1997-03-28 TW TW086104065A patent/TW360952B/zh not_active IP Right Cessation
- 1997-03-28 JP JP9094621A patent/JP2775253B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-25 US US09/318,369 patent/US6163054A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW360952B (en) | 1999-06-11 |
| KR100204419B1 (ko) | 1999-06-15 |
| US6163054A (en) | 2000-12-19 |
| KR970067890A (ko) | 1997-10-13 |
| JP2775253B2 (ja) | 1998-07-16 |
| US5960278A (en) | 1999-09-28 |
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