JP2018029198A - 半導体装置 - Google Patents
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Abstract
きる記憶装置を提案する。
【解決手段】複数のメモリセルと、複数のワード線と、複数のビット線とを有し、複数の
メモリセルは、スイッチング素子と、第1の電極及び第2の電極を有する容量素子と、を
それぞれ有し、複数のメモリセルの少なくとも1つにおいて、複数のワード線のうち一の
ワード線に与えられる電位に従って、スイッチング素子が複数のビット線のうち一のビッ
ト線と第1の電極の接続を制御し、なおかつ、第2の電極が複数のワード線のうち一のワ
ード線とは異なる一のワード線に接続されている記憶装置。
【選択図】図1
Description
Random Access Memory)は、トランジスタとキャパシタ(以下、容
量素子ともいう)でメモリセルを構成する単純な構造を有している。そのため、SRAM
(Static Random Access Memory)等の他の記憶装置に比べ
てメモリセルを構成するための半導体素子の数が少ないため、単位面積あたりの記憶容量
を高めることができ、低コスト化を実現できる。
大を抑えつつ、LSIの集積度をより高めるためには、他の記憶装置と同様に単位面積あ
たりの記憶容量を高めなくてはならない。そのために、メモリセルの面積を縮小化する必
要があるのだが、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値
どうしの電荷量の差が小さくなるため、リフレッシュ動作の頻度を増やさなければならず
、消費電力が嵩んでしまう。よって、DRAMの単位面積あたりの記憶容量を高める際に
は、容量素子における容量値を一定以上確保しつつ、メモリセルの面積を縮小化する必要
がある。
ジスタを用いることで、ビット線とワード線を共通にし、メモリセルの面積を低減するD
RAMの構成が開示されている。
ため、一導電型のトランジスタを用いたDRAMに比べて作製工程数が増えるというデメ
リットを有している。また、異なる導電型のトランジスタは、オン電流や閾値電圧などの
トランジスタ特性を揃えることが難しい。そのため、データの保持時間や、書き込み時に
おいてトランジスタに印加するべき電圧などが、メモリセル間で異なりやすい。そして、
トランジスタ特性を揃えるためには、プロセス条件やトランジスタのレイアウト等を緻密
に制御する必要があり、作製工程が煩雑になる。
容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、プロ
セスを複雑化させることなく、記憶装置の単位面積あたりの記憶容量を高めることで、コ
ストを低く抑えつつ、小型化、或いは高機能化させることができる、記憶装置を用いた半
導体装置の提案を、目的の一とする。
信号をメモリセルに供給するワード線と、メモリセルにおけるデータの書き込みと読み出
しを行うためのビット線の他に、容量素子が有する一対の電極の一つに、共通の電位を供
給するための容量線が接続されている。本発明者は、上記容量線の機能をワード線に持た
せることで、セルアレイが有する配線の数を削減できるのではないかと考えた。
ッチングの制御と、容量素子への電位の供給とを行うものとする。そして、一のメモリセ
ルに着目すると、当該メモリセルにおいてスイッチング素子のスイッチングの制御を行う
ためのワード線と、当該メモリセルにおいて容量素子への電位の供給を行うためのワード
線とは、異なるものとする。すなわち、本発明の一態様に係る記憶装置は、一のワード線
が、一行分のメモリセルにおいてスイッチング素子に接続されており、他の一行分のメモ
リセルにおいて容量素子に接続される構造を有するものである。
有する。そして、複数の各メモリセルは、スイッチング素子と、上記スイッチング素子に
より電荷の流入、保持、流出が制御される容量素子とを有する。そして、複数のワード線
のうちいずれか2つは、一方がスイッチング素子に接続され、他方が容量素子の有する一
対の電極の一つに接続されている。
ジスタが、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低
い半導体を、チャネル形成領域に含んでいても良い。このような半導体としては、例えば
、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、
窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンや
ゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くす
ることができる。よって、上記構成を有するトランジスタを、容量素子に流入した電荷を
保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防
ぐことができる。
セルアレイが有する配線の数を削減することができる。よって、メモリセル間でトランジ
スタの極性を異ならせる必要はないため、プロセスを複雑化させることなく、単位面積あ
たりの記憶容量を高めることができる記憶装置を実現することができる。
りの記憶容量を高めることで、コストを低く抑えつつ、小型化、或いは高機能化させるこ
とができる、記憶装置を用いた半導体装置を実現することができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
rocessor)、マイクロコントローラなどの集積回路、RFタグ、メモリーカード
などの記憶媒体、半導体表示装置等、記憶装置を用いることができる各種半導体装置が、
本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(O
LED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Di
gital Micromirror Device)、PDP(Plasma Dis
play Panel)、FED(Field Emission Display)等
や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置が、その
範疇に含まれる。
図1に、本発明の一態様に係る記憶装置の、セルアレイ100の構成を一例として回路図
で示す。図1に示すセルアレイ100は、マトリクス状に配置された複数のメモリセル1
01と、複数のワード線WLと、複数のビット線BLとを有する。駆動回路からの信号は
、複数のワード線WL、複数のビット線BLを介して各メモリセル101に供給される。
ができる。図1に示すセルアレイ100は、x行y列(x、yは共に自然数)のメモリセ
ル101を有し、ワード線WL1〜WLy、ビット線BL1〜BLxを有している。
、容量素子103とを有する。メモリセル101は、必要に応じて、トランジスタ、ダイ
オード、抵抗素子、容量素子、インダクタなどの回路素子を、さらに有していても良い。
トランジスタ102を用いたスイッチング素子は、容量素子103における電荷の流入、
保持、流出を制御する。そして、容量素子103に保持されている電荷量の違いにより、
記憶されたデータのデジタル値を識別することができる。
能する半導体膜と、ゲート電極と半導体膜の間に位置するゲート絶縁膜と、半導体膜に接
続されたソース電極及びドレイン電極と、を有する。トランジスタ102のゲート電極、
ソース電極、ドレイン電極に与える電位により、記憶装置の動作を制御することができる
。
用いていても良いし、非晶質、微結晶、多結晶又は単結晶であるシリコン、ゲルマニウム
、またはシリコンゲルマニウム、或いは、単結晶炭化シリコンなどの半導体を用いていて
も良い。例えば、シリコンを半導体膜に用いる場合、シリコンの単結晶半導体基板、SO
I法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを上
記半導体膜に用いることができる。
導体の一例として、酸化物半導体の他に、炭化シリコン(SiC)、窒化ガリウム(Ga
N)などの化合物半導体を挙げることができる。酸化物半導体は、炭化シリコンや窒化ガ
リウムなどの化合物半導体とは異なり、スパッタリング法や湿式法(印刷法など)により
作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温
度は約1500℃、窒化ガリウムのプロセス温度は約1100℃であるが、酸化物半導体
の成膜は室温でも可能である。よって、酸化物半導体は、安価で入手しやすいガラス基板
上への成膜が可能であり、また、1500℃〜2000℃もの高温での熱処理に対する耐
性を有さない半導体を用いた集積回路上に、酸化物半導体による半導体素子を積層させる
ことも可能である。また、基板の大型化にも対応が可能である。よって、上述した炭化シ
リコンや窒化ガリウムなどよりも、酸化物半導体は量産性が高いというメリットを特に有
する。また、トランジスタの性能(例えば移動度)を向上させるために結晶性の酸化物半
導体を得ようとする場合でも、250℃から800℃の熱処理によって容易に結晶性の酸
化物半導体を得ることができる。
欠損が低減されることで高純度化された酸化物半導体(Purified Oxide
Semiconductor)は、i型(真性半導体)又はi型に限りなく近い。そのた
め、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有す
る。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法(SIMS:Se
condary Ion Mass Spectrometry)による水素濃度の測定
値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましく
は5×1017/cm3以下とする。また、ホール効果測定により測定できる酸化物半導
体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未
満、更に好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャ
ップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水
分又は水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることで高
純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げること
ができる。
度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜
との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、
膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在
する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値
を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する
膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある
。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中
の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型
のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として
採用する。
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μm
でチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイ
ン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100
zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量
素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、
オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物
半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該
トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイ
ン電極間の電圧が3Vの場合に、数十yA/μmという、更に低いオフ電流密度が得られ
ることが分かった。従って、高純度化された酸化物半導体膜を活性層として用いたトラン
ジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低
い。
ては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソー
ス電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極と
ドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、p
チャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い
電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以
上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+
(c―C)2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸
化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式1にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子
とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心
に回転した)結晶(CAAC:C Axis Aligned Crystalともいう
。)を含む酸化物について説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有して
いなかったりする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図15(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図15(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図15(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図15(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図15(B)に示す構造をとりうる。
図15(B)に示す小グループは電荷が0である。
造を示す。図15(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図15(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図15(C)に示す小グループは電荷が0である。
造を示す。図15(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図15(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図15(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のO
は下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有す
る。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個の
Oは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位の
Oの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の
4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので
、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従
って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位の
Oの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することがで
きる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合
する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または
4配位の金属原子(Zn)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
示す。図16(B)に、3つの中グループで構成される大グループを示す。なお、図16
(C)は、図16(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図16(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ
上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがある
Znと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半
分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn
2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して
4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中
グループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
5(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
系酸化物の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−S
n−Zn系酸化物の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数
。)とする組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系酸化物などを用いた場合も同様である。
デル図を示す。
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1
個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを
介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である
。この中グループが複数結合して大グループを構成する。
、図17(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
た中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた
大グループも取りうる。
極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型
トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えら
れる電極がドレイン端子と呼ばれる。また、pチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ば
れる。以下、ソース端子とドレイン端子のいずれか一方を第1端子、他方を第2端子とし
、メモリセル101が有するトランジスタ102、容量素子103の接続関係を説明する
。
接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の
一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続
している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝
送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介し
て間接的に接続している状態も、その範疇に含む。
は、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の
機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜
が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
Lの一つに接続されている。また、トランジスタ102の第1端子はビット線BLの一つ
に接続されており、第2端子は容量素子103の一方の電極に接続されている。そして、
容量素子103の他方の電極は、上記ワード線の一つとは異なる、ワード線WLの別の一
つに接続されている。
トランジスタ102のゲート電極がワード線WL1に接続されている。また、トランジス
タ102の第1端子はビット線BL1に接続されており、第2端子は容量素子103の一
方の電極に接続されている。そして、容量素子103の他方の電極は、ワード線WL2に
接続されている。
子103の他方の電極は、容量線CLに接続されている。
に接続されている場合を例示しているが、本発明の一態様はこの構成に限定されない。任
意のメモリセル101に接続される2つのワード線は、互いに隣接せずに離れていても良
い。
2を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一
態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限1つ設
けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル101が
、複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数のトラ
ンジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列
が組み合わされて接続されていても良い。
のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1
端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジス
タが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジス
タの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端
子に接続されている状態を意味する。
動作について説明する。図1に示したセルアレイの動作は、データの書き込みを行う書き
込み期間Taと、データの保持を行う保持期間Tsと、データの読み出しを行う読み出し
期間Trとで異なる。図4に、上記各期間においてセルアレイ100に与えられる電位の
タイミングチャートを一例として示す。
と、i+1行j列目のメモリセル101と、i+1行j+1列目のメモリセル101とに
おいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。これら4つの
メモリセル101は、x行y列のメモリセル101に含まれるものとする。
き込みは、行ごとに行われる。図4では、i行j列目のメモリセル101及びi行j+1
列目のメモリセル101へのデータの書き込みを先に行い、その後で、i+1行j列目の
メモリセル101及びi+1行j+1列目のメモリセル101へのデータの書き込みを行
う場合を例示している。
行う。具体的に図4では、ワード線WLiにハイレベルの電位VHが与えられ、ワード線
WLi+1を含むワード線WLi以外のワード線には接地電位GNDが与えられる。よっ
て、ワード線WLiにゲート電極が接続されているトランジスタ102のみが選択的にオ
ンになる。
j+1に、データを含む信号の電位が与えられる。ビット線BLj、ビット線BLj+1
に与えられる電位のレベルは、データの内容によって当然異なる。図4では、ビット線B
Ljにハイレベルの電位VDDが与えられ、ビット線BLj+1に接地電位GNDが与え
られている場合を例示する。ビット線BLj、BLj+1に与えられる電位は、オンのト
ランジスタ102を介して、容量素子103が有する電極の一つに与えられる。
電位VDDの電位差は、トランジスタ102の閾値電圧と同じか、それより大きいものと
する。
101の動作を模式的に示す。図2(A)に示すように、トランジスタ102の第2端子
と容量素子103が有する電極の一つとが接続されているノードをノードFGとすると、
上記電位に従って、ノードFGの電位は、i行j列目のメモリセル101において電位V
DDとなり、i行j+1列目のメモリセル101において接地電位GNDとなる。そして
、ノードFGの電位に従って容量素子103に流入する電荷量が制御されることで、i行
j列目のメモリセル101と、i行j+1列目のメモリセル101へのデータの書き込み
が行われる。
ト電極が接続されているトランジスタ102がオフになり、容量素子103において電荷
が保持される。
はオフ電流が極めて低いという特性を有する。よって、容量素子103に保持されている
電荷はリークしづらく、トランジスタ102にシリコンなどの半導体を用いた場合に比べ
、長い期間に渡ってデータの保持を行うことができる。
1の選択を行う。具体的に図4では、ワード線WLi+1にハイレベルの電位VHが与え
られ、ワード線WLiを含むワード線WLi+1以外のワード線には接地電位GNDが与
えられる。よって、ワード線WLi+1にゲート電極が接続されているトランジスタ10
2のみが、選択的にオンになる。
BLj+1に、データを含む信号の電位が与えられる。ビット線BLj、ビット線BLj
+1に与えられる電位のレベルは、データの内容によって当然異なる。図4では、ビット
線BLjに接地電位GNDが与えられ、ビット線BLj+1にハイレベルの電位VDDが
与えられている場合を例示する。ビット線BLj、BLj+1に与えられる電位は、オン
のトランジスタ102を介して、容量素子103が有する電極の一つに与えられる。図2
(B)に、i+1行目のメモリセル101にデータの書き込みを行う際の、各メモリセル
101の動作を模式的に示す。図2(B)に示すように、上記電位に従って、ノードFG
の電位は、i+1行j列目のメモリセル101において接地電位GNDとなり、i+1行
j+1列目のメモリセル101において電位VDDとなる。そして、ノードFGの電位に
従って容量素子103に流入する電荷量が制御されることで、i+1行j列目のメモリセ
ル101と、i+1行j+1列目のメモリセル101へのデータの書き込みが行われる。
101のみならず、i行目のメモリセル101にも接続されている。具体的に、ワード線
WLi+1は、i行目のメモリセル101が有する、容量素子103の他方の電極に接続
されている。容量素子103の他方の電極には、ワード線WLiが選択されている期間に
おいて接地電位GNDが与えられていたが、図2(B)に示すように、ワード線WLi+
1が選択されている期間において電位VHが与えられる。そして、容量素子103が有す
る一対の電極の電位差は電荷保存則により維持されるので、ワード線WLi+1が選択さ
れている期間において、電位VHと接地電位GNDの電位差が、i行目のメモリセル10
1におけるノードFGに与えられる。その結果、i行目j列目のメモリセル101におけ
るノードFGは電位VDD+VHとなり、i行目j+1列目のメモリセル101における
ノードFGは電位VHとなる。
1にゲート電極が接続されているトランジスタ102がオフになり、容量素子103にお
いて電荷が保持される。なお、容量素子103が有する一対の電極の電位差は電荷保存則
により維持されるので、ワード線WLi+1に接地電位GNDが与えられると、i行目j
列目のメモリセル101におけるノードFGは電位VDDとなり、i行目j+1列目のメ
モリセル101におけるノードFGは接地電位GNDとなる。
の選択が終了した後に、ビット線BLへのデータを含む電位の供給を停止させることが望
ましい。
ルの電位、具体的には接地電位GNDが与えられる。図3(A)に、i行目のメモリセル
101とi+1行目のメモリセル101においてデータを保持する際の、各メモリセル1
01の動作を模式的に示す。図3(A)に示すように、容量素子103に流入した電荷が
保持されている間において、データは保持される。
Lに、ハイレベルの電位VRが与えられる。具体的に図4では、j列目のメモリセル10
1に接続されたビット線BLjと、j+1列目のメモリセル101に接続されたビット線
BLj+1とに、ハイレベルの電位VRが与えられる。なお、電位VRは、電位VDDと
同じか、もしくは電位VDDより低く接地電位GNDよりも高い電位であるものとする。
そして、電位VRが与えられた後は、ビット線BLjとビット線BLj+1を、共にフロ
ーティングの状態とする。
を行う。具体的に図4では、ワード線WLiにハイレベルの電位VHが与えられ、ワード
線WLi+1を含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワー
ド線WLiにゲート電極が接続されているトランジスタ102のみが選択的にオンになる
。
を行うビット線BLに流出するか、或いは、読み出しを行うビット線BLからの電荷が容
量素子103に流入する。上記動作は、保持期間におけるノードFGの電位により決まる
。
101の動作を模式的に示す。具体的に、図4に示すタイミングチャートの場合、直前の
保持期間に、i行目j列目のメモリセル101におけるノードFGは電位VDDである。
よって、図3(B)に示すように、読み出し期間においてトランジスタ102がオンにな
ると、i行目j列目のメモリセル101における容量素子103からビット線BLjに電
荷が流出するため、ビット線BLjの電位は高まり、電位VR+αとなる。また、直前の
保持期間に、i行目j+1列目のメモリセル101におけるノードFGは接地電位GND
である。よって、読み出し期間においてトランジスタ102がオンになると、i行目j+
1列目のメモリセル101における容量素子103にビット線BLj+1からの電荷が流
入するため、ビット線BLj+1の電位は低くなり、電位VR−βとなる。
目j+1列目のメモリセル101の容量素子103に保持されている電荷量に応じた高さ
となる。そして、上記電位から電荷量の違いを読み取ることにより、i行j列目のメモリ
セル101と、i行j+1列目のメモリセル101から、データを読み出すことができる
。
ータの読み出しが終了したら、再び、ビット線BLj及びビット線BLj+1にハイレベ
ルの電位VRを与えた後、ビット線BLj及びビット線BLj+1をフローティングの状
態にする。
選択を行う。具体的に図4では、ワード線WLi+1にハイレベルの電位VHが与えられ
、ワード線WLiを含むそれ以外のワード線には接地電位GNDが与えられる。よって、
ワード線WLi+1にゲート電極が接続されているトランジスタ102のみが選択的にオ
ンになる。
を行うビット線BLに流出するか、或いは、読み出しを行うビット線BLからの電荷が容
量素子103に流入する。上記動作は、保持期間におけるノードFGの電位により決まる
。
のメモリセル101におけるノードFGは接地電位GNDである。よって、読み出し期間
においてトランジスタ102がオンになると、i+1行目j列目のメモリセル101にお
ける容量素子103にビット線BLjからの電荷が流入するため、ビット線BLjの電位
は低くなり、電位VR−βとなる。また、直前の保持期間に、i+1行目j+1列目のメ
モリセル101におけるノードFGは電位VDDである。よって、読み出し期間において
トランジスタ102がオンになると、i+1行目j+1列目のメモリセル101における
容量素子103からビット線BLj+1に電荷が流出するため、ビット線BLj+1の電
位は高まり、電位VR+αとなる。
i+1行目j+1列目のメモリセル101の容量素子103に保持されている電荷量に応
じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、i+1行j
列目のメモリセル101と、i+1行j+1列目のメモリセル101から、データを読み
出すことができる。
には、セルアレイ100から読み出されたデータが含まれる。
み出しの各動作について説明したが、本発明の一態様はこの構成に限定されない。指定さ
れた任意のアドレスのメモリセル101において、上記動作を行うことができる。
。
てスイッチング素子に接続されており、他の一行分のメモリセルにおいて容量素子に接続
される構造を有するものである。よって、メモリセルに接続される配線の数を少なくする
ことができる。しかし、上述したように、容量素子に接続されたワード線が選択されると
、ノードFGの電位が上記ワード線の電位の上昇に伴って高くなる。例えばi+1行目へ
のデータの書き込み前においてノードFGにハイレベルの電位VDDが既に与えられてい
る場合、図2(B)に示すように、ワード線WLi+1の電位の上昇に伴って、i行j列
目のメモリセル101においてノードFGが電位VDD+VHと高くなる。従って、i行
j列目のメモリセル101が有するトランジスタ102は、そのソース端子とドレイン端
子間の電位差が大きくなるため、オフ電流が大きくなりやすい。よって、トランジスタ1
02のオフ電流が著しく小さくなるように、酸化物半導体のようなワイドギャップ半導体
をトランジスタ102の半導体膜に用いることが望ましい。トランジスタ102のオフ電
流を著しく小さくすることで、ソース端子とドレイン端子間の電位差が大きくても、メモ
リセル101から電荷が流出するのを防ぎ、データの保持期間を確保することができる。
5(B)に、図5(A)の破線A1−A2における断面図を示す。図5(A)、図5(B
)では、絶縁表面を有する基板104上に、トランジスタ102と容量素子103が形成
されている。
半導体膜105上のソース電極またはドレイン電極として機能する導電膜106及び導電
膜107と、半導体膜105、導電膜106及び導電膜107上の絶縁膜108と、絶縁
膜108を間に挟んで半導体膜105と重なる位置に設けられたゲート電極として機能す
る導電膜109とを有している。さらに、トランジスタ102は、導電膜109を覆って
いる絶縁膜110を構成要素に含んでいても良い。図5(A)、図5(B)に示すトラン
ジスタ102は、トップゲート型のトップコンタクト構造を有している。
導電膜107上の絶縁膜108と、絶縁膜108を間に挟んで導電膜107と重なる導電
膜111とを有する。導電膜107と、絶縁膜108と、導電膜111とが重なった部分
が、容量素子103として機能する。
し、なおかつビット線としても機能する。導電膜109は、トランジスタ102のゲート
電極として機能し、なおかつワード線としても機能する。導電膜107は、トランジスタ
102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極と
して機能する。導電膜111は、容量素子103の電極として機能し、なおかつワード線
としても機能する。
。また、図6(B)に、図6(A)の破線B1−B2における断面図を示す。図6(A)
、図6(B)では、絶縁表面を有する基板104上に、トランジスタ102と容量素子1
03が形成されている。
レイン電極として機能する導電膜116及び導電膜117と、導電膜116及び導電膜1
17上の半導体膜115と、導電膜116、導電膜117及び半導体膜115上の絶縁膜
118と、絶縁膜118を間に挟んで半導体膜115と重なる位置に設けられたゲート電
極として機能する導電膜119と、を有している。さらに、トランジスタ102は、導電
膜119を覆っている絶縁膜120を構成要素に含んでいても良い。図6(A)、図6(
B)に示すトランジスタ102は、トップゲート型のボトムコンタクト構造を有している
。
導電膜117上の絶縁膜118と、絶縁膜118を間に挟んで導電膜117と重なる導電
膜121とを有する。導電膜117と、絶縁膜118と、導電膜121とが重なった部分
が、容量素子103として機能する。
し、なおかつビット線としても機能する。導電膜119は、トランジスタ102のゲート
電極として機能し、なおかつワード線としても機能する。導電膜117は、トランジスタ
102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極と
して機能する。導電膜121は、容量素子103の電極として機能し、なおかつワード線
としても機能する。
。また、図7(B)に、図7(A)の破線C1−C2における断面図を示す。図7(A)
、図7(B)では、絶縁表面を有する基板104上に、トランジスタ102と容量素子1
03が形成されている。
能する導電膜129と、導電膜129上の絶縁膜128と、絶縁膜128を間に挟んで導
電膜129と重なる位置に設けられた半導体膜125と、半導体膜125上のソース電極
またはドレイン電極として機能する導電膜126及び導電膜127と、を有している。さ
らに、トランジスタ102は、半導体膜125、導電膜126及び導電膜127を覆って
いる絶縁膜130を構成要素に含んでいても良い。図7(A)、図7(B)に示すトラン
ジスタ102は、ボトムゲート型のトップコンタクト構造を有している。
が露出し、絶縁膜130に接しているチャネルエッチ構造を有しているが、本発明はこの
構成に限定されない。トランジスタ102は、導電膜126と導電膜127の間において
半導体膜125上に絶縁膜で形成されたチャネル保護膜を有していても良い。チャネル保
護膜を設けることによって、導電膜126及び導電膜127を形成する際に、エッチング
時のプラズマやエッチング剤による膜減りなどのダメージが、半導体膜125のチャネル
形成領域となる部分に与えられるのを防ぐことができる。従って、トランジスタ102の
信頼性を向上させることができる。
導電膜131上の絶縁膜128と、絶縁膜128を間に挟んで導電膜131と重なる導電
膜127とを有する。導電膜131と、絶縁膜128と、導電膜127とが重なった部分
が、容量素子103として機能する。
し、なおかつビット線としても機能する。導電膜129は、トランジスタ102のゲート
電極として機能し、なおかつワード線としても機能する。導電膜127は、トランジスタ
102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極と
して機能する。導電膜131は、容量素子103の電極として機能し、なおかつワード線
としても機能する。
。また、図8(B)に、図8(A)の破線D1−D2における断面図を示す。図8(A)
、図8(B)では、絶縁表面を有する基板104上に、トランジスタ102と容量素子1
03が形成されている。
能する導電膜139と、導電膜139上の絶縁膜138と、絶縁膜138上のソース電極
またはドレイン電極として機能する導電膜136及び導電膜137と、導電膜136及び
導電膜137上において、絶縁膜138を間に挟んで導電膜139と重なる位置に設けら
れた半導体膜135と、を有している。さらに、トランジスタ102は、半導体膜135
、導電膜136及び導電膜137を覆っている絶縁膜140を構成要素に含んでいても良
い。図8(A)、図8(B)に示すトランジスタ102は、ボトムゲート型のボトムコン
タクト構造を有している。
導電膜141上の絶縁膜138と、絶縁膜138を間に挟んで導電膜141と重なる導電
膜137とを有する。導電膜141と、絶縁膜138と、導電膜137とが重なった部分
が、容量素子103として機能する。
し、なおかつビット線としても機能する。導電膜139は、トランジスタ102のゲート
電極として機能し、なおかつワード線としても機能する。導電膜137は、トランジスタ
102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極と
して機能する。導電膜141は、容量素子103の電極として機能し、なおかつワード線
としても機能する。
ているが、トランジスタ102は、電気的に接続された複数のゲート電極を有することで
、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
極を有しているが、本発明はこの構成に限定されない。トランジスタ102は、活性層を
間に挟んでゲート電極の反対側に存在するバックゲート電極を有していても良い。バック
ゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与
えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極と同じ高
さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い
。バックゲート電極に与える電位の高さを制御することで、トランジスタ102の閾値電
圧を制御することができる。
容量線としての機能を持たせることで、セルアレイが有する配線の数を削減することがで
きる。よって、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めるこ
とができる記憶装置を実現することができる。
本実施の形態では、図1とは異なる構成を有する、本発明の一態様の係る記憶装置の、セ
ルアレイ200の構成について説明する。
セルアレイ200では、複数のメモリセル201が第1のブロック290と第2のブロッ
ク291に分割されている。そして、第1のブロック290に含まれるメモリセル201
上に、第2のブロック291に含まれるメモリセル201が設けられている。すなわち、
本実施の形態で示すセルアレイ200は、メモリセル201が積層された構造を有してい
る。
1の2つのブロックに分割している場合を例示しているが、本発明の一態様はこの構成に
限定されない。本発明の一態様に係る記憶装置は、積層された3つ以上のブロックを有し
ていても良い。
ド線WLと、複数のビット線BLとをそれぞれ有する。そして、各ブロックがそれぞれ有
するワード線WLとビット線BLの数は、メモリセル201の数及び配置によって決める
ことができる。そして、駆動回路からの信号は、複数のワード線WL、複数のビット線B
Lを介して各メモリセル201に供給される。
おかつ、第1ワード線WLa1〜WLay、第1ビット線BLa1〜BLaxを有する場
合を例示している。また、図9では、第2のブロック291が、x行y列のメモリセル2
01を有し、なおかつ、第2ワード線WLb1〜WLby、第2ビット線BLb1〜BL
bxを有する場合を例示している。
チング素子として機能するトランジスタ202と、容量素子203とを有する。そして、
トランジスタ202のゲート電極は、ワード線WLの一つに接続されている。また、トラ
ンジスタ202の第1端子はビット線BLの一つに接続されており、第2端子は容量素子
203の一方の電極に接続されている。ただし、図9に示すセルアレイ200では、容量
素子203の他方の電極が、異なるブロックのワード線の一つ、或いは、異なる層に形成
された容量線の一つに接続されている。
行一列目のメモリセル201において、トランジスタ202のゲート電極が第2ワード線
WLb1に接続されている。また、トランジスタ202の第1端子は第2ビット線BLb
1に接続されており、第2端子は容量素子203の一方の電極に接続されている。そして
、容量素子203の他方の電極は、第1のブロック290が有する第1ワード線WLa1
に接続されている。
設けられている。具体的に、図9に示すセルアレイ200では、電気的に接続された複数
の容量線CL1〜CLyが、第1のブロック290の下方に設けられている例を示してい
る。そして、例えば、第1のブロック290が有する一行一列目のメモリセル201にお
いて、トランジスタ202のゲート電極が第1ワード線WLa1に接続されている。また
、トランジスタ202の第1端子は第1ビット線BLa1に接続されており、第2端子は
容量素子203の一方の電極に接続されている。そして、容量素子203の他方の電極は
、第1のブロック290の下方に設けられた容量線CL1に接続されている。
方の電極が、当該ブロックの下方の一ブロックが有するワード線または容量線に接続され
ているが、本発明の一態様はこの構成に限定されない。任意の一ブロックが有する容量素
子203の他方の電極が、当該ブロックの上方の一ブロックが有するワード線または容量
線に接続されていても良い。
素子、インダクタなどの回路素子を、さらに有していても良い。トランジスタ202を用
いたスイッチング素子は、容量素子203における電荷の流入、保持、流出を制御する。
そして、容量素子203に保持されている電荷量の違いにより、記憶されたデータのデジ
タル値を識別することができる。
上面図の一例を示す。各層の上面図は、破線E1−E2において重なっている。また、図
10(D)に、図10(A)〜図10(C)の破線E1−E2における断面図を示す。
、セルアレイ200の1層目には、容量線として機能する導電膜231が形成されている
。
れている。そして、セルアレイ200の2層目には、第1のブロック290が有するトラ
ンジスタ202a、トランジスタ202bが形成されている。
05a上のソース電極またはドレイン電極として機能する導電膜206a及び導電膜20
7aと、半導体膜205a、導電膜206a及び導電膜207a上の絶縁膜208と、絶
縁膜208を間に挟んで半導体膜205aと重なる位置に設けられたゲート電極として機
能する導電膜209とを有している。トランジスタ202bは、絶縁膜232上に、半導
体膜205bと、半導体膜205b上のソース電極またはドレイン電極として機能する導
電膜206b及び導電膜207bと、半導体膜205b、導電膜206b及び導電膜20
7b上の絶縁膜208と、絶縁膜208を間に挟んで半導体膜205bと重なる位置に設
けられたゲート電極として機能する導電膜209とを有している。さらに、トランジスタ
202aと、トランジスタ202bとは、導電膜209を覆っている絶縁膜230を構成
要素に含んでいても良い。図10(B)、図10(D)に示すトランジスタ202a及び
トランジスタ202bは、トップゲート型のトップコンタクト構造を有している。
203aとして機能する。また、導電膜207bと、絶縁膜232と、導電膜231とが
重なる部分が、容量素子203bとして機能する。容量素子203aと容量素子203b
は、第1のブロック290に含まれる。
導電膜206bはトランジスタ202bのソース電極またはドレイン電極として、それぞ
れ機能し、なおかつ第1ビット線としても機能する。導電膜209は、トランジスタ20
2a及びトランジスタ202bのゲート電極として機能し、なおかつ第1ワード線として
も機能する。導電膜207aはトランジスタ202aのソース電極またはドレイン電極と
して機能し、なおかつ、上述したように、容量素子203aの電極として機能する。導電
膜207bはトランジスタ202bのソース電極またはドレイン電極として機能し、なお
かつ、上述したように、容量素子203bの電極として機能する。
れている。そして、セルアレイ200の3層目には、第2のブロック291が有するトラ
ンジスタ202c、トランジスタ202dが形成されている。
05c上のソース電極またはドレイン電極として機能する導電膜206c及び導電膜20
7cと、半導体膜205c、導電膜206c及び導電膜207c上の絶縁膜241と、絶
縁膜241を間に挟んで半導体膜205cと重なる位置に設けられたゲート電極として機
能する導電膜242とを有している。トランジスタ202dは、絶縁膜240上に、半導
体膜205dと、半導体膜205d上のソース電極またはドレイン電極として機能する導
電膜206d及び導電膜207dと、半導体膜205d、導電膜206d及び導電膜20
7d上の絶縁膜241と、絶縁膜241を間に挟んで半導体膜205dと重なる位置に設
けられたゲート電極として機能する導電膜242とを有している。さらに、トランジスタ
202cと、トランジスタ202dとは、導電膜242を覆っている絶縁膜243を構成
要素に含んでいても良い。図10(A)、図10(D)に示すトランジスタ202c、ト
ランジスタ202dは、トランジスタ202a、トランジスタ202bと同様に、トップ
ゲート型のトップコンタクト構造を有している。
部分が、容量素子203cとして機能する。また、導電膜207dと、絶縁膜230及び
絶縁膜240と、導電膜209とが重なる部分が、容量素子203dとして機能する。容
量素子203cと容量素子203dは、第2のブロック291に含まれる。
dのソース電極またはドレイン電極として機能し、なおかつ第2ビット線としても機能す
る。導電膜242は、トランジスタ202c、トランジスタ202dのゲート電極として
機能し、なおかつ第2ワード線としても機能する。導電膜207cは、トランジスタ20
2cのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素
子203cの電極として機能する。導電膜207dは、トランジスタ202dのソース電
極またはドレイン電極として機能し、なおかつ、上述したように、容量素子203dの電
極として機能する。
ために、導電膜209と導電膜242とが離隔するように、言い換えると、基板204の
垂直方向において、導電膜209と導電膜242とが重ならないように配置されている。
しかし、本発明の一態様はこの構成に限定されず、基板204の垂直方向において、導電
膜209と導電膜242とを重ねるように配置しても良い。
02a、トランジスタ202bの特性を揃えるために平坦化されていることが望ましい。
よって、絶縁膜232を形成した後、トランジスタ202a、トランジスタ202bを形
成する前に、絶縁膜232の表面をCMP法などにより平坦化しておくことが望ましい。
同様に、図10において、絶縁膜240の最上表面は、その上に形成されるトランジスタ
202c、トランジスタ202dの特性を揃えるために平坦化されていることが望ましい
。よって、絶縁膜240を形成した後、トランジスタ202c、トランジスタ202dを
形成する前に、絶縁膜240の表面をCMP法などにより平坦化しておくことが望ましい
。
構造の一例について説明する。
上面図の一例を示す。各層の上面図は、破線F1−F2において重なっている。また、図
11(D)に、図11(A)〜図11(C)の破線F1−F2における断面図を示す。
ジスタ202b、トランジスタ202c、トランジスタ202dの構造が、図10と異な
る。
絶縁表面を有する基板204上に形成されている。そして、セルアレイ200の1層目に
は、容量線として機能する導電膜236が形成されている。
れている。そして、セルアレイ200の2層目には、第1のブロック290が有するトラ
ンジスタ202a、トランジスタ202bが形成されている。
電極またはドレイン電極として機能する導電膜216a及び導電膜217a、導電膜21
6b及び導電膜217bと、導電膜216a及び導電膜217a、導電膜216b及び導
電膜217b上の半導体膜215a、半導体膜215bと、導電膜216a及び導電膜2
17a、導電膜216b及び導電膜217b、半導体膜215a、半導体膜215b上の
絶縁膜218と、絶縁膜218を間に挟んで半導体膜215a、半導体膜215bと重な
る位置に設けられたゲート電極として機能する導電膜219とを有している。さらに、ト
ランジスタ202a、トランジスタ202bは、導電膜219を覆っている絶縁膜235
を構成要素に含んでいても良い。図11(A)〜図11(D)に示すセルアレイ200で
は、トランジスタ202a、トランジスタ202bは、トップゲート型のボトムコンタク
ト構造を有している。
重なる部分が、容量素子203aとして機能する。また、導電膜217bと、絶縁膜23
4と、導電膜236とが重なる部分が、容量素子203bとして機能する。容量素子20
3aと容量素子203bは、第1のブロック290に含まれる。
ソース電極またはドレイン電極として機能する導電膜216c及び導電膜217c、導電
膜216d及び導電膜217dと、導電膜216c及び導電膜217c、導電膜216d
及び導電膜217d上の半導体膜215c、半導体膜215dと、導電膜216c及び導
電膜217c、導電膜216d及び導電膜217d、半導体膜215c、半導体膜215
d上の絶縁膜245と、絶縁膜245を間に挟んで半導体膜215c、半導体膜215d
と重なる位置に設けられたゲート電極として機能する導電膜246とを有している。さら
に、トランジスタ202c、トランジスタ202dは、導電膜246を覆っている絶縁膜
247を構成要素に含んでいても良い。図11(A)〜図11(D)に示すセルアレイ2
00では、トランジスタ202c、トランジスタ202dは、トランジスタ202a、ト
ランジスタ202bと同様に、トップゲート型のボトムコンタクト構造を有している。
導電膜219とが重なる部分が、容量素子203cとして機能する。また、導電膜216
dと、絶縁膜235及び絶縁膜244と、導電膜219とが重なる部分が、容量素子20
3dとして機能する。容量素子203cと容量素子203dは、第2のブロック291に
含まれる。
めに、導電膜219と導電膜246とが離隔するように、言い換えると、基板204の垂
直方向において、導電膜219と導電膜246とが重ならないように配置されている。し
かし、本発明の一態様はこの構成に限定されず、基板204の垂直方向において、導電膜
219と導電膜246とを重ねるように配置しても良い。
02a、トランジスタ202bの特性を揃えるために平坦化されていることが望ましい。
よって、絶縁膜234を形成した後、トランジスタ202a、トランジスタ202bを形
成する前に、絶縁膜234の表面をCMP法などにより平坦化しておくことが望ましい。
同様に、図11において、絶縁膜244の最上表面は、その上に形成されるトランジスタ
202c、トランジスタ202dの特性を揃えるために平坦化されていることが望ましい
。よって、絶縁膜244を形成した後、トランジスタ202c、トランジスタ202dを
形成する前に、絶縁膜244の表面をCMP法などにより平坦化しておくことが望ましい
。
ており、図11では全てのトランジスタがトップゲート型のボトムコンタクト構造を有し
ている。しかし、本発明は構成に限定されず、上記トランジスタがボトムゲート型であっ
ても良い。
本実施の形態では、セルアレイを構成するトランジスタの作製方法について説明する。た
だし、本実施の形態では、酸化物半導体を用いたトランジスタを例に挙げて説明する。
上に導電膜702、導電膜703を形成する。導電膜702はトランジスタ712とトラ
ンジスタ713のゲート電極として機能し、さらにワード線としても機能する。また、導
電膜703は、上記ワード線とは異なるワード線として機能する。
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が730℃以上のものを用いると良い。プラスチック等の可撓性を有する合
成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製
工程における処理温度に耐え得るのであれば用いることが可能である。
に、絶縁膜701として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アル
ミニウム、酸化アルミニウムなどを用いるのが望ましい。
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法によ
り150nmの導電膜を形成した後、該導電膜をエッチングすることにより、所望の形状
に加工(パターニング)された導電膜702、導電膜703を形成する。なお、形成され
た導電膜702、導電膜703の端部がテーパー形状であると、上に積層するゲート絶縁
膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
4を形成した後、ゲート絶縁膜704上において導電膜702と重なる位置に酸化物半導
体膜705、酸化物半導体膜706を形成する。
窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニ
ウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x
>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、
y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>
0))等を含む膜を、単数で、又は複数積層させることで、形成することができる。
。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンタ
ーゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの
混合ガスを用いる。
れた酸化物半導体(高純度化された酸化物半導体)は界面準位に対して極めて敏感である
。そのため、酸化物半導体膜705、酸化物半導体膜706を後の工程において高純度化
させると、酸化物半導体膜705、酸化物半導体膜706とゲート絶縁膜704の界面に
おける界面準位を低減させることが重要になる。よって、ゲート絶縁膜704は高品質な
膜であることが要求される。例えば、μ波(周波数2.45GHz)を用いた高密度プラ
ズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度
化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減
して界面特性を良好なものとすることができる。
タリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後
の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い
。いずれにしても、ゲート絶縁膜が高品質であることは勿論のこと、ゲート絶縁膜と酸化
物半導体との界面準位を低減し、良好な界面を形成できるものであれば良い。
膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜704を形成しても良い。この
場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と、酸化物半
導体膜705及び酸化物半導体膜706との間に形成する。バリア性の高い絶縁膜として
、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム
膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分又は水素などの雰囲気
中の不純物、或いは基板700内に含まれるアルカリ金属、重金属などの不純物が、酸化
物半導体膜705、酸化物半導体膜706内、ゲート絶縁膜704内、或いは、酸化物半
導体膜705、酸化物半導体膜706と他の絶縁膜の界面とその近傍に入り込むのを防ぐ
ことができる。また、酸化物半導体膜705、酸化物半導体膜706に接するように窒素
の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性
の高い絶縁膜が直接酸化物半導体膜705、酸化物半導体膜706に接するのを防ぐこと
ができる。
以下の窒化珪素膜(SiNy(y>0))を形成し、第1のゲート絶縁膜上に第2のゲー
ト絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜(SiOx(x>0))を積
層して、膜厚100nmのゲート絶縁膜704としても良い。ゲート絶縁膜704の膜厚
は、トランジスタに要求される特性によって適宜設定すればよい。
で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜70
4を形成する。
6と接する。酸化物半導体膜705、酸化物半導体膜706は、水素が含有されるとトラ
ンジスタの電気的特性に悪影響を及ぼすので、ゲート絶縁膜704は水素、水酸基及び水
分が含まれないことが望ましい。ゲート絶縁膜704に水素、水酸基及び水分がなるべく
含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室
で導電膜702、導電膜703が形成された基板700を予備加熱し、基板700に吸着
した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度
は、100℃以上400℃以下、好ましくは150℃以上300℃以下である。なお、予
備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省
略することもできる。
物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜
の膜厚は、2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好まし
くは3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとし
て用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン
)雰囲気下、酸素雰囲気下、又は希ガス(例えばアルゴン)及び酸素混合雰囲気下におい
てスパッタ法により形成することができる。
マを発生させる逆スパッタを行い、ゲート絶縁膜704の表面に付着している塵埃を除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改
質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。
また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、ア
ルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
n系酸化物半導体や、三元系金属の酸化物であるIn−Ga−Zn系酸化物半導体、In
−Sn−Zn系酸化物半導体、In−Al−Zn系酸化物半導体、Sn−Ga−Zn系酸
化物半導体、Al−Ga−Zn系酸化物半導体、Sn−Al−Zn系酸化物半導体や、二
元系金属の酸化物であるIn−Zn系酸化物半導体、Sn−Zn系酸化物半導体、Al−
Zn系酸化物半導体、Zn−Mg系酸化物半導体、Sn−Mg系酸化物半導体、In−M
g系酸化物半導体、In−Ga系酸化物半導体や、In系酸化物半導体、Sn系酸化物半
導体、Zn系酸化物半導体などを用いることができる。
ーゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。In−Ga−Zn系酸化物半導体膜をスパ
ッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、
4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn−
Ga−Zn系酸化物のターゲットを用いる。前述の原子数比を有するIn−Ga−Zn系
酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAACが
形成されやすくなる。また、In、Ga、及びZnを含むターゲットの充填率は90%以
上100%以下、好ましくは95%以上100%未満である。充填率の高いターゲットを
用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=
1.5:1〜15:1(モル数比に換算するとIn2O3:ZnO=3:4〜15:2)
とする。例えば、In−Zn系酸化物である酸化物半導体膜の形成に用いるターゲットは
、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。Znの比率
を上記範囲に収めることで、移動度の向上を実現することができる。
:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:
35とする。
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃以下、好ましく
は200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると
、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子
を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜704までが形成
された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離
し排気することが好ましい。なお、予備加熱の温度は、100℃以上400℃以下、好ま
しくは150℃以上300℃以下である。また、予備加熱室に設ける排気手段はクライオ
ポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、水酸基、または水素化物等の不純物の逆流を低減することができる。
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
ライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチン
グに用いるエッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2
)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化炭素(CCl4)など
)が好ましい。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、
六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)
、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(A
r)などの希ガスを添加したガス、などを用いることができる。
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)を適宜調節する。
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO−07N
(関東化学社製)を用いる。
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
半導体膜706及びゲート絶縁膜704の表面に付着しているレジスト残渣などを除去す
ることが好ましい。
酸基を含む)が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減(脱水化または脱水素化)するために、減圧
雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア
(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場
合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好まし
くは10ppb以下の空気)雰囲気下で、酸化物半導体膜705、酸化物半導体膜706
に加熱処理を施す。
705、酸化物半導体膜706中の水分又は水素を脱離させることができる。具体的には
、250℃以上750℃以下、好ましくは400℃以上基板の歪み点未満の温度で加熱処
理を行えば良い。例えば、500℃、3分間以上6分間以下程度で行えばよい。加熱処理
にRTA法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を
超える温度でも処理することができる。
射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7
N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1p
pm以下)とすることが好ましい。
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.62
1−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。ま
た、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が1×1018/cm3以下、
より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減する
ことが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×10
16/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015
/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、
好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1
015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。
また、ガラス転移温度以下の加熱処理で、水素欠陥に起因するキャリア密度が極端に少な
く、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基
板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱
処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
を有していても良い。結晶性を有する酸化物半導体膜としては、c軸配向を有した結晶性
酸化物半導体(C Axis Aligned Crystal:CAACとも呼ぶ)を
含む酸化物半導体膜であっても、トランジスタの信頼性を高めるという効果を得ることが
できるので、好ましい。
きる。スパッタリング法によってCAACを得るには酸化物半導体膜の堆積初期段階にお
いて六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長される
ようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり(例え
ば、150mm〜200mm程度)、基板加熱温度を100℃〜500℃、好適には20
0℃〜400℃、さらに好適には250℃〜300℃にすると好ましい。また、これに加
えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理する
ことで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
を有し、なおかつ、a−b面に概略垂直なc軸配向を有する、六方晶構造の亜鉛を含む結
晶である。
なわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも
有り得るが、CAACでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素
の欠損が減少し、水素原子(水素イオンを含む)やアルカリ金属原子の放出や結合による
電荷の移動や不安定性を減少させる効果がある。
トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後に生じる
、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電
気的特性を有するトランジスタを作製することができる。
ン電極として機能する導電膜707及び導電膜708を、酸化物半導体膜706上にソー
ス電極又はドレイン電極として機能する導電膜709及び導電膜710を形成する。
706上に、スパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加
工(パターニング)することで、形成することができる。
チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅など
の金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンな
どの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性
や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点
金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、
スカンジウム、イットリウム等を用いることができる。
、複数の導電膜を積層させることで構成されていてもよい。例えば、シリコンを含むアル
ミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、
そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する3層
構造などが挙げられる。
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は上記金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
る耐熱性を導電膜707乃至導電膜710に持たせることが好ましい。
べく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング
条件によっては、酸化物半導体膜705、酸化物半導体膜706の露出した部分が一部エ
ッチングされることで、溝部(凹部)が形成されることもある。
のため、アンモニアと過酸化水素水を含む溶液(アンモニア過水)を用いて、選択的に導
電膜をウェットエッチングすることができるが、酸化物半導体膜705、酸化物半導体膜
706も一部エッチングされる場合がある。アンモニア過水を含む溶液は、具体的には、
31重量%の過酸化水素水と、28重量%のアンモニア水と水とを、体積比5:2:2で
混合した水溶液を用いる。或いは、塩素(Cl2)、三塩化硼素(BCl3)などを含む
ガスを用いて、導電膜をドライエッチングしても良い。
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
及び導電膜708の間に、または、酸化物半導体膜706とソース電極又はドレイン電極
として機能する導電膜709及び導電膜710の間に、ソース領域及びドレイン領域とし
て機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化
亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ま
しい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウムなどを適用することができる。
導電膜707乃至導電膜710を形成するためのパターニングとを一括で行うようにして
も良い。
膜705と導電膜707及び導電膜708の間の抵抗と、酸化物半導体膜706と導電膜
709及び導電膜710の間の抵抗とを下げることができるので、トランジスタの高速動
作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物
導電膜を設けることで、トランジスタの耐圧を高めることができる。
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
10と、酸化物半導体膜705、酸化物半導体膜706とを覆うように、絶縁膜711を
形成する。
とが可能である。そして、絶縁膜711は、ゲート絶縁膜704と同様に、水分や、水素
などの不純物を極力含まないことが望ましい。絶縁膜711に水素が含まれると、その水
素が酸化物半導体膜705、酸化物半導体膜706へ侵入して、酸化物半導体膜705、
酸化物半導体膜706中の酸素を引き抜き、酸化物半導体膜705、酸化物半導体膜70
6が低抵抗化(n型化)してしまうため、寄生チャネルが形成されるおそれがある。よっ
て、絶縁膜711はできるだけ水素を含まない膜になるように、成膜方法に水素を用いな
いことが重要である。上記絶縁膜711には、バリア性の高い材料を用いるのが望ましい
。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウ
ム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜
を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記
バリア性の高い絶縁膜よりも、酸化物半導体膜705、酸化物半導体膜706に近い側に
形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜707乃至導電膜
710及び酸化物半導体膜705、酸化物半導体膜706と重なるように、バリア性の高
い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜705、酸
化物半導体膜706内、絶縁膜711内、或いは、酸化物半導体膜705、酸化物半導体
膜706と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防
ぐことができる。また、酸化物半導体膜705、酸化物半導体膜706に接するように窒
素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の
高い材料を用いた絶縁膜が直接酸化物半導体膜705、酸化物半導体膜706に接するの
を防ぐことができる。
法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜711を
形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では
100℃とする。
燥空気、又は希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200
℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、水の含有量
が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であること
が望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の加熱処理を
行う。或いは、導電膜707乃至導電膜710を形成する前に、水分又は水素を低減させ
るための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理
を行っても良い。酸素を含む絶縁膜711が設けられた後に、加熱処理が施されることに
よって、酸化物半導体膜705、酸化物半導体膜706に対して行った先の加熱処理によ
り、酸化物半導体膜705、酸化物半導体膜706に酸素欠損が発生していたとしても、
絶縁膜711から酸化物半導体膜705、酸化物半導体膜706に酸素が供与される。そ
して、酸化物半導体膜705、酸化物半導体膜706に酸素が供与されることで、酸化物
半導体膜705、酸化物半導体膜706において、ドナーとなる酸素欠損を低減し、化学
量論的組成比を満たすことが可能である。酸化物半導体膜705、酸化物半導体膜706
には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸
化物半導体膜705、酸化物半導体膜706をi型に近づけることができ、酸素欠損によ
るトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することがで
きる。
とで、酸化物半導体に酸素を添加し、酸化物半導体膜705、酸化物半導体膜706中に
おいてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100℃以
上350℃未満、好ましくは150℃以上250℃未満で行う。上記酸素雰囲気下の加熱
処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱
処理装置に導入する酸素ガスの純度を、6N(99.9999%)以上、好ましくは7N
(99.99999%)以上、(即ち酸素中の不純物濃度を1ppm以下、好ましくは0
.1ppm以下)とすることが好ましい。
化物半導体膜706に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い
。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体膜705、
酸化物半導体膜706に添加すれば良い。
スタ712は、ゲート電極として機能する導電膜702と、ゲート絶縁膜704と、酸化
物半導体膜705と、ソース電極またはドレイン電極として機能する導電膜707及び導
電膜708とを有する。トランジスタ712は、絶縁膜711をその構成要素に含んでい
ても良い。トランジスタ713は、ゲート電極として機能する導電膜702と、ゲート絶
縁膜704と、酸化物半導体膜706と、ソース電極またはドレイン電極として機能する
導電膜709及び導電膜710とを有する。トランジスタ713は、絶縁膜711をその
構成要素に含んでいても良い。
、容量素子714に相当する。また、ゲート絶縁膜704を間に挟んで導電膜703と導
電膜710とが重なる部分が、容量素子715に相当する。
酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜(本実施の形態にお
いては、ゲート絶縁膜704、絶縁膜711が該当する。)に用いることで、酸化物半導
体膜と上記絶縁膜の界面特性を良好に保つことができる。
味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子
%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)が
アルミニウムの含有量(原子%)以上のものを示す。
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。
よる熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態
とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当
該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨
で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラ
ズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用
いて行ってもよい。
ムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリ
ウムの組成をGa2OX(X=3+α、0<α<1)とすることができる。
ウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ア
ルミニウムの組成をAl2OX(X=3+α、0<α<1)とすることができる。
アルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や
、酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム
)の組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をi型化又はi
型に限りなく近くすることができる。
酸化物半導体膜706に接する絶縁膜のうち、上方に位置する絶縁膜又は下方に位置する
絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい
。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜705、酸化
物半導体膜706に接する絶縁膜の、上方及び下方に位置する絶縁膜に用い、酸化物半導
体膜705、酸化物半導体膜706を挟む構成とすることで、上記効果をより高めること
ができる。
上方と下方で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁
膜としても良い。例えば、上方と下方とも、組成がGa2OX(X=3+α、0<α<1
)の酸化ガリウムとしても良いし、上方と下方の一方を組成がGa2OX(X=3+α、
0<α<1)の酸化ガリウムとし、他方を組成がAl2OX(X=3+α、0<α<1)
の酸化アルミニウムとしても良い。
比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜70
5、酸化物半導体膜706の上方に組成がGa2OX(X=3+α、0<α<1)の酸化
ガリウムを形成し、その上に組成がGaXAl2−XO3+α(0<X<2、0<α<1
)の酸化ガリウムアルミニウム(酸化アルミニウムガリウム)を形成してもよい。なお、
酸化物半導体膜705、酸化物半導体膜706の下方を、化学量論的組成比より酸素が多
い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜705、酸化物半導体膜7
06の上方及び下方の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積
層としても良い。
本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。
す。なお、図13に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに
独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが
難しく、一つの回路が複数の機能に係わることもあり得る。
駆動回路302は、セルアレイ301から読み出されたデータを含む信号を生成する読み
出し回路303と、ワード線の電位を制御するワード線駆動回路304と、セルアレイ3
01において選択されたメモリセルにおけるデータの書き込みを制御するビット線駆動回
路305とを有する。さらに、駆動回路302は、読み出し回路303、ワード線駆動回
路304、ビット線駆動回路305の動作を制御する制御回路306を有している。
ロックごとに対応するワード線駆動回路とビット線駆動回路を設けるようにしても良い。
、レベルシフタ308と、バッファ309とを有している。ビット線駆動回路305が、
デコーダ310と、セレクタ312とを有している。
に含んでいればよい。更に、本発明の一態様に係る記憶装置300は、セルアレイ301
に駆動回路302の一部又は全てが接続された状態にあるメモリモジュールを、その範疇
に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設
けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
回路305、制御回路306は、全て一の基板を用いて形成されていても良いし、いずれ
か1つ又は全てが互いに異なる基板を用いて形成されていても良い。
it)などを介して電気的な接続を確保することができる。この場合、駆動回路302の
一部がFPCにCOF(Chip On Film)法を用いて接続されていても良い。
或いは、COG(Chip On Glass)法を用いて、電気的な接続を確保するこ
とができる。
Dが入力されると、制御回路306は、列方向のアドレスAxをビット線駆動回路305
に送り、行方向のアドレスAyをワード線駆動回路304に送る。また、制御回路306
は、記憶装置300に入力されたデータを含む信号DATAを、ビット線駆動回路305
に送る。
6に供給される信号RE(Read enable)、信号WE(Write enab
le)などによって選択される。更に、図9に示すように、セルアレイ301が複数のブ
ロックで構成されている場合、制御回路306に、上記ブロックを選択するための信号C
E(Chip enable)が入力されていても良い。この場合、信号RE、信号WE
により選択される動作が、信号CEにより選択されたブロックにおいて実行される。
からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレ
スAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシ
フタ308によってその電位の振幅が調整された後、バッファ309において波形が処理
され、セルアレイ301に入力される。一方、ビット線駆動回路305では、制御回路3
06からの指示に従って、デコーダ310において選択されたメモリセルのうち、アドレ
スAxに対応するメモリセルを選択するための信号が生成される。当該信号は、セレクタ
312に入力される。セレクタ312では、入力された信号に従って信号DATAをサン
プリングし、アドレス(Ax、Ay)に対応するメモリセルにサンプリングした信号を入
力する。
306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、
アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レ
ベルシフタ308によって振幅が調整された後、バッファ309において波形が処理され
、セルアレイ301に入力される。一方、読み出し回路303では、制御回路306から
の指示に従って、デコーダ307により選択されたメモリセルのうち、アドレスAxに対
応するメモリセルを選択する。そして、アドレス(Ax、Ay)に対応するメモリセルに
記憶されているデータを読み出し、該データを含む信号を生成する。
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
のレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが
記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのは
ずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時
においてスイッチング素子として機能するトランジスタの特性が、メモリセル間において
ばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっ
ても、実際に読み出された電位にはばらつきが生じており、その電位の分布は幅を有する
。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデ
ータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み
出し回路を、駆動回路に設けることが望ましい。
イから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチ
ング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261
とを有する。また、図14に示す読み出し回路は、オペアンプ262を有している。
ており、なおかつ、ゲート電極及びドレイン端子にハイレベルの電源電位Vddが与えら
れている。また、トランジスタ261は、ソース端子が、オペアンプ262の非反転入力
端子(+)に接続されている。よって、トランジスタ261は、電源電位Vddが与えら
れているノードと、オペアンプ262の非反転入力端子(+)との間に接続された、抵抗
として機能する。なお、図14では、ゲート電極とドレイン端子が接続されたトランジス
タを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば
代替が可能である。
それぞれ接続されている。そして、ビット線の電位に従って、トランジスタ260が有す
るソース電極への電位Vdataの供給が制御される。
ddとを、トランジスタ260とトランジスタ261により抵抗分割することで得られる
電位が、オペアンプ262の非反転入力端子(+)に与えられる。そして、電源電位Vd
dのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Vd
ataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
。そして、非反転入力端子(+)に与えられる電位が、基準電位Vrefに対して高いか
低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、
間接的にデータを含む信号を得ることができる。
らつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅
を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取
るために、ノードの電位Vdataのばらつきを考慮して定める。
タの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つず
つ用いているが、オペアンプの数はこれに限定されない。n値(nは2以上の自然数)の
データを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn−
1とする。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの移動度は、さまざ
まな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体
内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いる
と、半導体内部に欠陥がないと仮定した場合の移動度を理論的に導き出せる。そこで、本
実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の移動度を理論的に導き
出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特
性の計算結果を示す。
ル障壁(粒界等)が存在すると仮定すると、移動度μは以下の式2で表現できる。
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、
以下の式3が成り立つ。
導体の誘電率、nは単位面積当たりのチャネル形成領域に含まれるキャリア数、Coxは
単位面積当たりの容量、Vgはゲート電圧、tはチャネル形成領域の厚さである。なお、
厚さ30nm以下の半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一
として差し支えない。線形領域におけるドレイン電流Idは、以下の式4で表現できる。
dはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下の式
5が得られる。
、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度
Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる
。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、
In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である
。
が導出される。欠陥のあるIn−Sn−Zn系酸化物で測定される移動度は35cm2/
Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ0は120cm2/Vsとなると予想できる。
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からx
だけ離れた場所における移動度μ1は、以下の式6で表現できる。
ことができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(界
面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧Vgが高くなる)と式
6の第2項が増加するため、移動度μ1は低下することがわかる。
の移動度μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子
ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜
を測定して得られたものである。
ト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100n
m、比誘電率は4.1とした。チャネル長Lおよびチャネル幅Wはともに10μm、ドレ
イン電圧Vdは0.1Vである。
上のピークをつけるが、ゲート電圧Vgがさらに高くなると、界面散乱が大きくなり、移
動度μ2が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで
平坦にすること(Atomic Layer Flatness)が望ましい。
気的特性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの
断面構造を図22に示す。図22に示すトランジスタは酸化物半導体膜にn+の導電型を
呈する半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103
aおよび半導体領域8103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成
される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域8103bと、ゲート電極8105を有す
る。
た、ゲート電極8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b
、ゲート電極8105の上部には、ゲート電極8105と他の配線との短絡を防止するた
めの絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域810
3aおよび半導体領域8103cに接して、ソース電極8108aおよびドレイン電極8
108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103c
と、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート電極8105
とゲート絶縁膜8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物8
107とソース電極8108aおよびドレイン電極8108bを有する点で図22(A)
に示すトランジスタと同じである。
縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図22(
A)に示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の
半導体領域はn+の導電型を呈する半導体領域8103aおよび半導体領域8103cで
あるが、図22(B)に示すトランジスタでは、真性の半導体領域8103bである。す
なわち、図22(B)に示す酸化物半導体膜において、半導体領域8103a(半導体領
域8103c)とゲート電極8105が幅Loffだけ重ならない領域ができている。こ
の領域をオフセット領域といい、その幅Loffをオフセット長という。図22(B)か
ら明らかなように、オフセット長Loffは、側壁絶縁物8106a(側壁絶縁物810
6b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図19は、
図22(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電
流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイ
ン電圧を+0.1Vとして計算したものである。
10nmとしたものであり、図19(C)はtを5nmとしたものである。ゲート絶縁膜
の厚さtが薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下
する。一方、移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立
った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる1
0μAを超えることが示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図20(A)はゲート絶縁膜の厚さtを15nm
としたものであり、図20(B)はtを10nmとしたものであり、図20(C)はtを
5nmとしたものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図21(A)はゲート絶縁膜の厚さtを15
nmとしたものであり、図21(B)はtを10nmとしたものであり、図21(C)は
tを5nmとしたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長L
offの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる1
0μAを超えることが示された。
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導
体膜の成膜後に基板を意図的に加熱することで、トランジスタの移動度を向上させた場合
について、図23乃至図29を用いて説明する。
で、トランジスタの移動度を向上させることが可能となる。また、トランジスタのしきい
値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
が3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶
縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき移動度は18
.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主
成分とする酸化物半導体膜を形成すると移動度を向上させることが可能となる。図23(
B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成
したときのトランジスタ特性を示すが、移動度は32.2cm2/Vsが得られている。
ことによって、さらに高めることができる。図23(C)は、In、Sn、Znを主成分
とする酸化物半導体膜を200℃でスパッタリング法にて成膜した後、650℃で熱処理
をしたときのトランジスタ特性を示す。このとき移動度は34.5cm2/Vsが得られ
ている。
に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっ
ても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上
記のように移動度を向上させることができる。このような移動度の向上は、脱水化・脱水
素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定
される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ること
ができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2
/Vsを超える移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基
板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜を
チャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向
がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、この
しきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタが
ノーマリ・オフとなる方向に動き、このような傾向は図23(A)と図23(B)の対比
からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を実現することができる。また、原子数比がIn:Sn:Zn=1:1:
1、2:1:3、1:2:2、または20:45:35で示されるIn−Sn−Zn系酸
化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAACが形
成されやすくなる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
行った。なお、Vdはドレイン電圧(ドレインとソースの電位差)を示す。次に、基板温
度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁膜608に印加される電界
強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に
、Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、トランジスタのV
g−Id測定を行った。これをプラスBT試験と呼ぶ。
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁膜608に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加
し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、V
dを10Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼
ぶ。
)に示す。また、試料2のプラスBT試験の結果を図25(A)に、マイナスBT試験の
結果を図25(B)に示す。
1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナス
BT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×10
20/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませる
ことができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング法で成膜した
酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハロー
パタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化さ
せることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、
X線回折により明確な回折ピークを観測することができる。
ruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Pl
ane法で測定した。
料Bの作製方法を説明する。
で成膜した。
100W(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子
数比]のIn−Sn−Zn系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は
200℃とした。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナーを発生させる不純物である水素を除去することで高純度化を図ることがで
き、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高
純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記
オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
す。図29では、測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横
軸としている。
−18A/μm)以下、85℃の場合にはオフ電流を100zA/μm(1×10−19
A/μm)以下、室温(27℃)の場合にはオフ電流を1zA/μm(1×10−21A
/μm)以下にすることができる。好ましくは、125℃においてオフ電流を0.1aA
/μm(1×10−19A/μm)以下に、85℃においてオフ電流を10zA/μm(
1×10−20A/μm)以下に、室温においてオフ電流を0.1zA/μm(1×10
−22A/μm)以下にすることができる。これらのオフ電流値は、Siを半導体膜とし
て用いたトランジスタに比べて、極めて低いものであることは明らかである。
のリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ること
が好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以下で
あるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物
が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In
、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することが
できるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高い
ため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
において、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃および150℃で行った。なお、上記トランジス
タにおいて、ゲート電極とソース電極及びドレイン電極との重畳する幅をLovと呼び、
酸化物半導体膜に対するソース電極及びドレイン電極のはみ出しをdWと呼ぶ。
に基板温度としきい値電圧の関係を、図27(B)に基板温度と移動度の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
の範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。従って、
上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、移動度を30cm2/V
s以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/Vs以上とし、
LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/4
0nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオ
ン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、
十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作ら
れる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠
牲にすることなく新たな機能を有する集積回路を実現することができる。
について、図30などを用いて説明する。
面図および断面図である。図30(A)にトランジスタの上面図を示す。また、図30(
B)に図30(A)の一点鎖線A−Bに対応する断面A−Bを示す。
絶縁膜1102と、下地絶縁膜1102の周辺に設けられた保護絶縁膜1104と、下地
絶縁膜1102および保護絶縁膜1104上に設けられた高抵抗領域1106aおよび低
抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設
けられたゲート絶縁膜1108と、ゲート絶縁膜1108を介して酸化物半導体膜110
6と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設け
られた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対
の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110および一対
の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けら
れた開口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線11
18と、を有する。
を有していても構わない。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
たトランジスタの他の一例について示す。
31(A)はトランジスタの上面図である。また、図31(B)は図31(A)の一点鎖
線A−Bに対応する断面図である。
膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を
覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一
対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設
けられた保護膜620と、を有する。
半導体膜606としてはIn−Sn−Zn系酸化物半導体を、一対の電極614としては
タングステン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610と
しては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化
窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニ
ウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜
を、それぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
憶容量を高めることができることを特徴とする。従って、本発明の一態様に係る記憶装置
を用いることで、原価が低く抑えられた小型の電子機器、或いは高機能を有する電子機器
を提供することができる。
体を備えた画像再生装置(代表的にはDVD:Digital Versatile D
isc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用い
ることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機
器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタ
ルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーシ
ョンシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複
写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM
)、自動販売機などが挙げられる。これら電子機器の具体例を図32に示す。
表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタ
イラス7038等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を
制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための
集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の
携帯型ゲーム機、或いは、高機能を有する携帯型ゲーム機を提供することができる。なお
、図32(A)に示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを
有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いること
ができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を
用いることで、原価が低く抑えられた小型の携帯電話、或いは、高機能を有する携帯電話
を提供することができる。
等を有する。図32(C)に示す携帯情報端末は、モデムが筐体7051に内蔵されてい
ても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積
回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一
態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯情報端末、或いは
、高機能を有する携帯情報端末を提供することができる。
101 メモリセル
102 トランジスタ
103 容量素子
104 基板
105 半導体膜
106 導電膜
107 導電膜
108 絶縁膜
109 導電膜
110 絶縁膜
111 導電膜
115 半導体膜
116 導電膜
117 導電膜
118 絶縁膜
119 導電膜
120 絶縁膜
121 導電膜
125 半導体膜
126 導電膜
127 導電膜
128 絶縁膜
129 導電膜
130 絶縁膜
131 導電膜
135 半導体膜
136 導電膜
137 導電膜
138 絶縁膜
139 導電膜
140 絶縁膜
141 導電膜
200 セルアレイ
201 メモリセル
202 トランジスタ
202a トランジスタ
202b トランジスタ
202c トランジスタ
202d トランジスタ
203 容量素子
203a 容量素子
203b 容量素子
203c 容量素子
203d 容量素子
204 基板
205a 半導体膜
205b 半導体膜
205c 半導体膜
205d 半導体膜
206a 導電膜
206b 導電膜
206c 導電膜
206d 導電膜
207a 導電膜
207b 導電膜
207c 導電膜
207d 導電膜
208 絶縁膜
209 導電膜
215a 半導体膜
215b 半導体膜
215c 半導体膜
215d 半導体膜
216a 導電膜
216b 導電膜
216c 導電膜
216d 導電膜
217a 導電膜
217b 導電膜
217c 導電膜
217d 導電膜
218 絶縁膜
219 導電膜
230 絶縁膜
231 導電膜
232 絶縁膜
234 絶縁膜
235 絶縁膜
236 導電膜
240 絶縁膜
241 絶縁膜
242 導電膜
243 絶縁膜
244 絶縁膜
245 絶縁膜
246 導電膜
247 絶縁膜
260 トランジスタ
261 トランジスタ
262 オペアンプ
290 ブロック
291 ブロック
300 記憶装置
301 セルアレイ
302 駆動回路
303 回路
304 ワード線駆動回路
305 ビット線駆動回路
306 制御回路
307 デコーダ
308 レベルシフタ
309 バッファ
310 デコーダ
312 セレクタ
600 基板
602 下地絶縁膜
604 一対の電極
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 一対の電極
616 層間絶縁膜
618 配線
620 保護膜
700 基板
701 絶縁膜
702 導電膜
703 導電膜
704 ゲート絶縁膜
705 酸化物半導体膜
706 酸化物半導体膜
707 導電膜
708 導電膜
709 導電膜
710 導電膜
711 絶縁膜
712 トランジスタ
713 トランジスタ
714 容量素子
715 容量素子
1100 基板
1102 下地絶縁膜
1104 保護絶縁膜
1106a 高抵抗領域
1106b 低抵抗領域
1106 酸化物半導体膜
1108 ゲート絶縁膜
1110 ゲート電極
1112 側壁絶縁膜
1114 一対の電極
1116 層間絶縁膜
1118 配線
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035 マイクロホン
7036 スピーカー
7037 操作キー
7038 スタイラス
7041 筐体
7042 表示部
7043 音声入力部
7044 音声出力部
7045 操作キー
7046 受光部
7051 筐体
7052 表示部
7053 操作キー
8101 下地絶縁膜
8102 埋め込み絶縁物
8103a 半導体領域
8103b 半導体領域
8103c 半導体領域
8104 ゲート絶縁膜
8105 ゲート電極
8106a 側壁絶縁物
8106b 側壁絶縁物
8107 絶縁物
8108a ソース電極
8108b ドレイン電極
Claims (4)
- 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1の酸化物半導体膜と、第1の導電膜と、第2の導電膜と、第3の導電膜と、を有し、
前記第1の導電膜は、前記第1の酸化物半導体膜の上方に位置し、
前記第1の導電膜は、前記第1の酸化物半導体膜のチャネル形成領域と重なる領域を有し、 前記第2の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第3の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第2のトランジスタは、第2の酸化物半導体膜と、第4の導電膜と、第5の導電膜と、第6の導電膜と、を有し、
前記第4の導電膜は、前記第2の酸化物半導体膜の上方に位置し、
前記第4の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第5の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と重なる第1の領域と、前記第2の酸化物半導体膜と重ならない第2の領域と、を有し、
前記第1の導電膜は、前記第2の領域と絶縁膜を介して重なる領域を有し、
前記第3の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と前記絶縁膜を介して重なる領域を有する半導体装置。 - 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1の酸化物半導体膜と、第1の導電膜と、第2の導電膜と、第3の導電膜と、を有し、
前記第1の導電膜は、前記第1の酸化物半導体膜の上方に位置し、
前記第1の導電膜は、前記第1の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第2の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第3の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第2のトランジスタは、第2の酸化物半導体膜と、第4の導電膜と、第5の導電膜と、第6の導電膜と、を有し、
前記第4の導電膜は、前記第2の酸化物半導体膜の上方に位置し、
前記第4の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第5の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と重なる第1の領域と、前記第2の酸化物半導体膜と重ならない第2の領域と、を有し、
前記第1の導電膜は、前記第2の領域と絶縁膜を介して重なる領域を有し、
前記第3の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と前記絶縁膜を介して重なる領域を有し、
前記第1の導電膜は、前記第6の導電膜の下方に位置する半導体装置。 - 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1の酸化物半導体膜と、第1の導電膜と、第2の導電膜と、第3の導電膜と、を有し、
前記第1の導電膜は、前記第1の酸化物半導体膜の上方に位置し、
前記第1の導電膜は、前記第1の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第2の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第3の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第2のトランジスタは、第2の酸化物半導体膜と、第4の導電膜と、第5の導電膜と、第6の導電膜と、を有し、
前記第4の導電膜は、前記第2の酸化物半導体膜の上方に位置し、
前記第4の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第5の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と重なる第1の領域と、前記第2の酸化物半導体膜と重ならない第2の領域と、を有し、
前記第1の導電膜は、前記第2の領域と絶縁膜を介して重なる領域を有し、
前記第3の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と前記絶縁膜を介して重なる領域を有し、
前記第3の導電膜は、前記第2の酸化物半導体膜の下方に位置する半導体装置。 - 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1の酸化物半導体膜と、第1の導電膜と、第2の導電膜と、第3の導電膜と、を有し、
前記第1の導電膜は、前記第1の酸化物半導体膜の上方に位置し、
前記第1の導電膜は、前記第1の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第2の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第3の導電膜は、前記第1の酸化物半導体膜と電気的に接続され、
前記第2のトランジスタは、第2の酸化物半導体膜と、第4の導電膜と、第5の導電膜と、第6の導電膜と、を有し、
前記第4の導電膜は、前記第2の酸化物半導体膜の上方に位置し、
前記第4の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と重なる領域を有し、
前記第5の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と電気的に接続され、
前記第6の導電膜は、前記第2の酸化物半導体膜と重なる第1の領域と、前記第2の酸化物半導体膜と重ならない第2の領域と、を有し、
前記第1の導電膜は、前記第2の領域と絶縁膜を介して重なる領域を有し、
前記第3の導電膜は、前記第2の酸化物半導体膜のチャネル形成領域と前記絶縁膜を介して重なる領域を有し、
前記第1の導電膜は、前記第6の導電膜の下方に位置し、
前記第3の導電膜は、前記第2の酸化物半導体膜の下方に位置する半導体装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
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