KR101999962B1 - 기억 소자 및 기억 장치 - Google Patents
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Abstract
전력의 공급이 정지된 후에도 데이터를 유지할 수 있는, 새로운 구성의 기억 소자를 제공하는 것을 목적의 하나로 한다.
기억 소자는, 래치 회로와, 제 1 선택 회로와, 제 2 선택 회로와, 제 1 비휘발성 기억 회로와, 제 2 비휘발성 기억 회로를 가진다. 또한, 제 1 비휘발성 기억 회로 및 제 2 비휘발성 기억 회로는, 각각 트랜지스터 및 용량 소자를 가진다. 제 1 및 제 2 비휘발성 기억 회로의 각각이 갖는 트랜지스터는, 채널이 산화물 반도체막에 형성되는 트랜지스터이다. 상기 트랜지스터는, 오프 전류가 매우 낮기 때문에, 트랜지스터와 용량 소자의 접속점인 노드에 데이터가 입력된 후, 트랜지스터가 오프 상태가 되고, 전원 전압의 공급이 정지되어도, 장기간에 걸쳐 데이터를 유지할 수 있다.
기억 소자는, 래치 회로와, 제 1 선택 회로와, 제 2 선택 회로와, 제 1 비휘발성 기억 회로와, 제 2 비휘발성 기억 회로를 가진다. 또한, 제 1 비휘발성 기억 회로 및 제 2 비휘발성 기억 회로는, 각각 트랜지스터 및 용량 소자를 가진다. 제 1 및 제 2 비휘발성 기억 회로의 각각이 갖는 트랜지스터는, 채널이 산화물 반도체막에 형성되는 트랜지스터이다. 상기 트랜지스터는, 오프 전류가 매우 낮기 때문에, 트랜지스터와 용량 소자의 접속점인 노드에 데이터가 입력된 후, 트랜지스터가 오프 상태가 되고, 전원 전압의 공급이 정지되어도, 장기간에 걸쳐 데이터를 유지할 수 있다.
Description
본 발명은, 기억 소자를 이용한 기억 장치 및 그 제작 방법에 관한 것이다.
최근, PC, 휴대 전화 등의 전자 기기의 보급에 따라, 전자 기기의 고성능화에 대한 요구가 높아지고 있다. 이러한 전자 기기의 고성능화를 실현하기 위해서는, 메모리의 고속화, 인터페이스의 고속화, 외부 기기의 처리 성능의 향상 등을 들 수 있지만, 특히 메모리의 고집적화 및 대용량화가 요구되고 있다.
여기에서 말하는 메모리란, 데이터나 프로그램을 기억하기 위한 메인 메모리 이외에, 마이크로 프로세서(MPU: Micro Processor Unit)에 포함되는 레지스터나 캐시 메모리 등도 포함된다. 레지스터는, 연산 처리나 프로그램의 실행 상태의 유지 등을 위해 일시적으로 데이터를 유지하기 위해서 형성되어 있다. 또한, 캐시 메모리는, 연산 회로와 메인 메모리 사이에 개재하여 메인 메모리로의 저속의 액세스를 감소시키고 연산 처리를 고속으로 행하기 위해서 형성되어 있다. 레지스터나 캐시 메모리 등의 기억 장치는, 메인 메모리보다도 고속으로 데이터의 기록을 행할 필요가 있다. 따라서, 통상적으로는, 레지스터로서 플립플롭이, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 사용된다.
SRAM의 메모리 셀(기억 소자라고도 한다)은, 1비트의 정보를 기억하는 래치 회로와, 2개의 액세스 트랜지스터(nMOSFET)로 구성된다. 그리고, 래치 회로는, 한 쌍의 드라이버 트랜지스터(nMOSFET)와, 한 쌍의 로드 트랜지스터(pMOSFET)로 구성되어 있다. SRAM은, 이러한 메모리 셀이 매트릭스상으로 배열되어 있으며, 워드선 및 비트선의 전위를 제어함으로써, 특정한 메모리 셀의 판독·기록·소거의 동작이 행해진다.
SRAM은, 상시 전력이 공급 상태에 있는 래치의 동작 상태(한 쌍의 교차 접속 트랜지스터 중, 한쪽이 온이거나 오프인 상태)에 의해 그 기억 상태를 유지하고 있다. SRAM에서는, DRAM과 같은 리프레쉬 동작은 불필요하며, 회로의 동작 상태를 유지하는데 필요한 최저한의 전원 전류밖에 소비하지 않지만, SRAM의 미세화에 따라, 리크 전류에 의한 소비 전력이 증대된다고 하는 문제가 생기고 있다. 예를 들면, 한 쌍의 로드 트랜지스터 대신에 한 쌍의 용량 소자를 사용함으로써, 소비 전력을 저감시킨다는 보고도 이루어지고 있다(특허문헌 1). 그러나, 더욱 대용량화가 진행된 경우, 리크 전류에 의한 소비 전력 증대가 우려된다.
또한, SRAM은, 휘발성이기 때문에, 전력의 공급이 없어지면 데이터가 소실되어 버리기 때문에, 장기간의 기억 유지에는, 자성 재료나 광학 재료를 이용한 별도의 기억 장치가 필요해진다. 최근, 에너지 절약 대책의 하나로서 전원을 꺼도 데이터가 소실되지 않고, 전원 온으로 고속으로 동작 복귀하는 노멀리·오프형 컴퓨터가 주목받고 있으며, 비휘발성 로직 및 비휘발성 메모리의 고성능화는 필수 과제이다.
그래서, 상기의 문제를 감안하여, 본 발명의 일 형태는, 리크 전류에 의한 소비 전력이 저감된 기억 소자를 제공하는 것을 목적의 하나로 한다. 또는, 전력의 공급이 정지된 후에도 데이터를 유지 가능한 기억 소자를 제공하는 것을 목적의 하나로 한다. 또는, 전력의 공급을 정지시킴으로써 소비 전력이 억제된 기억 소자를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 형태에 따른 기억 소자는, 래치 회로와, 제 1 선택 회로와, 제 2 선택 회로와, 제 1 비휘발성 기억 회로와, 제 2 비휘발성 기억 회로를 가진다.
구체적으로는, 제 1 제어 신호에 따라, 제 1 데이터 신호를 출력하는 제 1 선택 회로와, 제 1 제어 신호에 따라, 제 1 데이터 신호의 반전 신호인 제 2 데이터 신호를 출력하는 제 2 선택 회로와, 제 1 데이터 신호 및 제 2 데이터 신호가 입력되고, 전원 전압이 공급되어 있는 기간만, 제 1 데이터 신호 및 제 2 데이터 신호를 유지하는 래치 회로와, 제 2 제어 신호에 따라, 래치 회로에 유지된 제 1 데이터 신호가 입력되는 제 1 비휘발성 기억 회로와, 제 2 제어 신호에 따라, 래치 회로에 유지된 제 2 데이터 신호가 입력되는 제 2 비휘발성 기억 회로를 가지며, 제 1 비휘발성 기억 회로 및 제 2 비휘발성 기억 회로는, 전원 전압의 공급이 정지된 후에도, 제 1 데이터 신호 및 제 2 데이터 신호를 유지하는, 기억 소자이다.
제 1 비휘발성 기억 회로는, 제 1 트랜지스터 및 제 1 용량 소자를 가지며, 제 2 비휘발성 기억 회로는, 제 2 트랜지스터 및 제 2 용량 소자를 가진다.
여기에서, 제 1 트랜지스터 및 제 2 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터가 사용되고 있다. 상기 트랜지스터는, 채널이 결정성의 실리콘막에 형성되는 트랜지스터와 비교하여, 오프 전류가 매우 낮다고 하는 특징을 가지고 있다. 따라서, 제 1 트랜지스터와 제 1 용량 소자의 접속점인 노드에 데이터가 입력된 후, 제 1 트랜지스터가 오프 상태가 되고, 전원 전압의 공급이 정지되어도, 장기간에 걸쳐 데이터를 유지할 수 있다. 즉, 기억 소자를 비휘발성으로 할 수 있다. 마찬가지로, 제 2 트랜지스터와 제 2 용량 소자의 접속점인 노드에 데이터가 입력된 후, 제 2 트랜지스터가 오프 상태가 되고, 전원 전압의 공급이 정지되어도, 장기간에 걸쳐 데이터를 유지할 수 있다.
기억 소자로부터 데이터를 읽어 내기 위해서는, 래치 회로에 전원 전위의 공급을 개시하고, 제 1 비휘발성 기억 회로로부터 래치 회로를 통여 제 1 선택 회로로, 제 2 비휘발성 기억 회로로부터 래치 회로를 통하여 제 2 선택 회로로, 각각 데이터를 판독하면 양호하다.
래치 회로는, 적어도 2개의 트랜지스터로 구성할 수 있다. 또한, 제 1 선택 회로 및 제 2 선택 회로는, 적어도 1개의 트랜지스터로 구성할 수 있다. 래치 회로, 제 1 선택 회로, 및 제 2 선택 회로에서 사용하는 트랜지스터로서, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터를 사용할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 원소주기표에 있어서의 제 14 족의 반도체 재료를 사용할 수 있다.
래치 회로, 제 1 선택 회로, 및 제 2 선택 회로에 사용하는 트랜지스터는, n채널형 트랜지스터라도, p채널형 트랜지스터라도 좋다. 본 발명의 일 형태에서는, 래치 회로에 사용하는 트랜지스터를 p채널형 트랜지스터로 한다. 제 1 선택 회로 및 제 2 선택 회로에 있어서, 트랜지스터를 각각 1개씩 사용하는 경우에는, n채널형 트랜지스터로 한다. 또한, 제 1 선택 회로 및 제 2 선택 회로를, 각각 2개씩 사용하는 경우에는, n채널형 트랜지스터와, p채널형 트랜지스터를 조합하여 구성하는 것이 바람직하다.
본 발명의 일 형태에 따른 기억 소자를 1개 또는 복수 사용함으로써, 기억 장치를 제작할 수 있다.
본 발명의 일 형태에 의해, 리크 전류에 의한 소비 전력이 저감된 기억 소자를 제공할 수 있다. 또는, 전력의 공급이 정지된 후에도 데이터 유지가 가능한 기억 소자를 제공할 수 있다. 또한, 전력의 공급을 정지함으로써 소비 전력이 억제된 기억 소자를 제공할 수 있다.
도 1은 기억 소자의 회로도.
도 2는 기억 소자의 동작을 도시하는 타이밍 차트.
도 3은 기억 소자의 회로도.
도 4는 기억 장치의 블록도.
도 5는 기억 장치의 제작 공정을 도시하는 도면.
도 6은 기억 장치의 제작 공정을 도시하는 도면.
도 7은 기억 장치의 제작 공정을 도시하는 도면.
도 8은 기억 장치의 제작 공정을 도시하는 도면.
도 9는 신호 처리 회로의 블록도.
도 10은 휴대용 전자 기기의 블록도.
도 11은 메모리 회로의 블록도.
도 12는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 13은 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 14는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 15는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 16은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 20은 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 21은 시료 1의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 22는 시료 2의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 23은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 24는 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 25는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 26은 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 27은 반도체 장치의 상면도 및 단면도.
도 28은 반도체 장치의 상면도 및 단면도.
도 2는 기억 소자의 동작을 도시하는 타이밍 차트.
도 3은 기억 소자의 회로도.
도 4는 기억 장치의 블록도.
도 5는 기억 장치의 제작 공정을 도시하는 도면.
도 6은 기억 장치의 제작 공정을 도시하는 도면.
도 7은 기억 장치의 제작 공정을 도시하는 도면.
도 8은 기억 장치의 제작 공정을 도시하는 도면.
도 9는 신호 처리 회로의 블록도.
도 10은 휴대용 전자 기기의 블록도.
도 11은 메모리 회로의 블록도.
도 12는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 13은 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 14는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 15는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 16은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 20은 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 21은 시료 1의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 22는 시료 2의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 23은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 24는 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 25는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 26은 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 27은 반도체 장치의 상면도 및 단면도.
도 28은 반도체 장치의 상면도 및 단면도.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것이 아니다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 사용할 수 있는 것으로 한다.
도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이로 인해, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지는 않는다.
「제 1」, 「제 2」, 「제 3」등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 소자에 관해서, 도 1내지 도 4를 참조하여 설명한다.
<기억 소자의 구성>
도 1에, 본 발명의 일 형태에 따른 기억 소자의 일례를 도시한다. 도 1에 도시하는 기억 소자(100)는, 래치 회로(101)와, 선택 회로(102)와, 선택 회로(103)와, 제 1 비휘발성 기억 회로(121)와, 제 2 비휘발성 기억 회로(122)를 가진다.
래치 회로(101)는, 트랜지스터(108)와, 트랜지스터(109)를 가진다. 래치 회로(101)의 제 1 단자는, 트랜지스터(108)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 트랜지스터(109)의 소스 또는 드레인의 한쪽에 상당하고, 제 3 단자는, 트랜지스터(108)의 소스 또는 드레인의 다른쪽(또는 트랜지스터(109)의 소스 또는 드레인의 다른쪽)에 상당한다. 또한, 트랜지스터(108)의 게이트는, 트랜지스터(109)의 소스 또는 드레인의 한쪽과 접속되고, 트랜지스터(109)의 게이트는, 트랜지스터(108)의 소스 또는 드레인의 한쪽과 접속되고, 트랜지스터(108)의 소스 또는 드레인의 다른쪽은, 트랜지스터(109)의 소스 또는 트레인의 다른쪽과 접속되어 있다. 래치 회로(101)의 제 3 단자에는, 전위(V1)가 인가된다.
선택 회로(102)는, 트랜지스터(110)를 사용하여 구성된다. 선택 회로(102)의 제 1 단자는, 트랜지스터(110)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 트랜지스터(110)의 소스 또는 드레인의 다른쪽에 상당하고, 제 3 단자는, 트랜지스터(110)의 게이트에 상당한다. 선택 회로(102)의 제 1 단자는, 래치 회로(101)의 제 1 단자와 접속된다. 또한, 선택 회로(102)의 제 2 단자에는, 데이터선(D)이 접속된다. 상기 데이터선(D)에 입력되는 신호는, 하이 레벨 전위라도 로우 레벨 전위라도 좋다.
선택 회로(103)는, 트랜지스터(111)를 사용하여 구성된다. 선택 회로(103)의 제 1 단자는, 트랜지스터(111)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 트랜지스터(111)의 소스 또는 드레인의 다른쪽에 상당하고, 제 3 단자는, 트랜지스터(111)의 게이트에 상당한다. 선택 회로(103)의 제 1 단자는, 래치 회로(101)의 제 1 단자와 접속된다. 또한, 선택 회로(103)의 제 2 단자에는, 데이터선(DB)이 접속된다. 상기 데이터선(DB)에 입력되는 신호는, 하이 레벨 전위라도 로우 레벨 전위라도 좋다. 또한, 데이터선(DB)에는, 데이터선(D)의 반전 신호가 입력된다.
선택 회로(102)의 제 3 단자, 및 선택 회로(103)의 제 3 단자에는, 제어 신호(S1)가 입력된다. 선택 회로(102)의 제 3 단자에 제어 신호(S1)가 입력됨으로써, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(트랜지스터(110)의 온 상태 또는 오프 상태)이 선택된다. 마찬가지로, 선택 회로(103)의 제 3 단자에 제어 신호(S1)가 입력됨으로써, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(트랜지스터(111)의 온 상태 또는 오프 상태)이 선택된다.
제 1 비휘발성 기억 회로(121)는, 트랜지스터(104)와 용량 소자(106)를 가진다. 제 1 비휘발성 기억 회로(121)의 제 1 단자는, 트랜지스터(104)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 용량 소자(106)의 한 쌍의 전극 중 한쪽에 상당하고, 제 3 단자는, 트랜지스터(104)의 게이트에 상당한다. 여기에서, 트랜지스터(104)의 소스 또는 드레인의 한쪽은, 래치 회로(101)의 제 1 단자와 접속되고, 트랜지스터(104)의 소스 또는 드레인의 다른쪽은, 용량 소자(106)의 한 쌍의 전극 중 다른쪽과 접속된다. 여기에서, 트랜지스터(104)와 용량 소자(106)의 접속점을 노드(N1)로 한다.
제 2 비휘발성 기억 회로(122)는, 트랜지스터(105)와 용량 소자(107)를 가진다. 제 2 비휘발성 기억 회로(122)의 제 1 단자는, 트랜지스터(105)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 용량 소자(107)의 한 쌍의 전극 중 한쪽에 상당하고, 제 3 단자는, 트랜지스터(105)의 게이트에 상당한다. 여기에서, 트랜지스터(105)의 소스 또는 드레인의 한쪽은, 래치 회로(101)의 제 2 단자와 접속되고, 트랜지스터(105)의 소스 또는 드레인의 다른쪽은, 용량 소자(107)의 한 쌍의 전극 중 다른쪽과 접속된다. 여기에서, 트랜지스터(105)와 용량 소자(107)의 접속점을 노드(N2)로 한다.
또한, 제 1 비휘발성 기억 회로(121)의 제 2 단자와, 제 2 비휘발성 기억 회로(122)의 제 2 단자는 접속된다. 즉, 용량 소자(106)의 한 쌍의 전극 중 한쪽은, 용량 소자(107)의 한 쌍의 전극 중 한쪽과 접속된다. 또한, 용량 소자(106)의 한 쌍의 전극 중 한쪽 및 용량 소자(107)의 한 쌍의 전극 중 한쪽에는 전위(V2)가 인가된다.
제 1 비휘발성 기억 회로(121)의 제 3 단자와, 제 2 비휘발성 기억 회로(122)의 제 3 단자는 접속된다. 즉, 트랜지스터(104)의 게이트는, 트랜지스터(105)의 게이트와 접속된다. 또한, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에는, 제어 신호(S2)가 입력된다.
여기에서, 트랜지스터(104) 및 트랜지스터(105)는, 채널이 산화물 반도체막에 형성되는 트랜지스터이다. 산화물 반도체 재료로서, 예를 들면, In-Ga-Zn-O계의 산화물 반도체 재료를 사용할 수 있다. 또한, 수소나 물 등의 불순물이 저감 됨으로써, 고순도화된 산화물 반도체막에 채널이 형성되는 트랜지스터는, 그 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하로 할 수 있다. 이 오프 전류 밀도는, 결정성을 갖는 실리콘막에 채널이 형성되는 트랜지스터의 오프 전류 밀도와 비교하여 매우 낮은 값이다. 그 결과, 트랜지스터(104)가 오프 상태인 경우, 노드(N1)의 전위를 장기간에 걸쳐 유지할 수 있다. 마찬가지로, 트랜지스터(105)가 오프 상태인 경우, 노드(N2)의 전위를 장기간에 걸쳐 유지할 수 있다. 또한, 기억 소자(100)의 소비 전력을 저감시킬 수 있다.
또한, 트랜지스터(108), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(111)는, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터이다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 원소주기표에 있어서의 제 14 족의 반도체 재료를 사용할 수 있다. 또한, 트랜지스터(108), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(111)는, n채널형 트랜지스터라도, p채널형 트랜지스터라도 좋다. 본 실시형태에서는, 트랜지스터(108) 및 트랜지스터(109)은, p채널형 트랜지스터로 하고, 트랜지스터(110) 및 트랜지스터(111)는, n채널형 트랜지스터로 한다.
<기억 소자의 구동 방법>
다음에, 도 1에 도시하는 기억 소자의 구동 방법에 관해서, 도 2를 참조하여 설명한다. 도 2는, 도 1에 도시하는 기억 소자의 타이밍 차트이다.
도 1 및 도 2를 사용하여 기억 소자로의 기록, 전원 전압의 공급의 정지, 판독을 행하는 방법에 관해서 설명한다. 도 2의 타이밍 차트에 있어서, D는 데이터선(D)의 전위를 나타내고, DB는 데이터선(DB)의 전위를 나타내고, S1에 제어 신호(S1)의 전위를 나타내고, S2에 제어 신호(S2)의 전위를 나타내고, N1은 노드(N1)의 전위를 나타내고, N2는 노드(N2)의 전위를 나타내고, V1은 전위(V1)를 나타내고, V2는 전위(V2)를 나타낸다.
기간 1은, 기억 소자의 비액티브 기간이다. 기간 1에서는, 래치 회로(101)의 제 3 단자(트랜지스터(108)의 소스 또는 드레인의 다른쪽 및 트랜지스터(109)의 소스 또는 드레인의 다른쪽)에, 전위(V1)로서 하이 레벨 전위(예를 들면 VDD)가 입력되어 있다. 또한, 용량 소자(106)의 한 쌍의 전극 중 한쪽 및 용량 소자(107)의 한 쌍의 전극 중 한쪽에는, 전위(V2)로서 로우 레벨 전위(예를 들면 VSS)가 입력되어 있다. 이 때, 선택 회로(102)의 제 2 단자에는, DataA가 입력되어 있고, 선택 회로(103)의 제 2 단자에는, DataAB가 입력되어 있다. 여기에서는, DataA는, 하이 레벨 전위(예를 들면 VDD)로 하고, DataAB는, 로우 레벨 전위(예를 들면 VSS)로 하여 설명을 행한다.
다음에, 선택 회로(102)의 제 3 단자 및 선택 회로(103)의 제 3 단자에 제어 신호(S1)로서 하이 레벨 전위(예를 들면 VDD)를 입력함으로써, 선택 회로(102)의 제 1 단자와 제 2 단자 사이를 도통 상태로 하고, 선택 회로(103)의 제 1 단자와 제 2 단자 사이를 도통 상태로 한다.
선택 회로(102)의 제 1 단자와 제 2 단자 사이가 도통 상태가 됨으로써, 선택 회로(102)의 제 1 단자로부터 DataA를 출력한다. 이것에 의해, 트랜지스터(109)의 게이트에는, 하이 레벨 전위(VDD)가 입력되고, 트랜지스터(109)가 오프 상태가 된다. 또한, 선택 회로(103)의 제 1 단자와 제 2 단자 사이가 도통 상태가 됨으로써, 선택 회로(103)의 제 1 단자로부터 DataAB를 출력한다. 이것에 의해, 트랜지스터(108)의 게이트에는, 로우 레벨 전위(VSS)가 입력되고, 트랜지스터(108)가 온 상태가 된다.
선택 회로(102)의 제 1 단자와 제 2 단자 사이가 도통 상태, 및 트랜지스터(108)가 온 상태가 됨으로써, 래치 회로(101)의 제 1 단자에는, 하이 레벨 전위가 입력된다. 즉, 래치 회로(101)의 제 1 단자에, DataA가 유지된 상태가 된다. 또한, 선택 회로(103)의 제 1 단자와 제 2 단자 사이가 도통 상태, 및 트랜지스터(109)가 오프 상태가 됨으로써, 래치 회로(101)의 제 2 단자에는, 로우 레벨 전위가 입력된다. 즉, 래치 회로(101)의 제 2 단자에, DataAB가 유지된 상태가 된다.
선택 회로(102)의 제 1 단자와 제 2 단자의 도통 상태, 및 트랜지스터(108)를 온 상태로 함으로써 래치 회로(101)의 제 1 단자의 전위를 빨리 확정할 수 있다. 마찬가지로, 선택 회로(103)의 제 1 단자와 제 2 단자의 도통 상태, 및 트랜지스터(109)를 온 상태로 함으로써 래치 회로(101)의 제 2 단자의 전위를 빨리 확정할 수 있다. 즉, 래치 회로(101)에 데이터를 기록할 수 있다.
기간 2는, 기억 소자의 기록 기간이다. 기간 2에서는, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에 제어 신호(S2)로서 하이 레벨 전위(예를 들면, VDDH. VDDH는, VDD보다도 트랜지스터(104) 또는 트랜지스터(105)의 임계값 전압분만큼 높은 전압을 의미한다)을 입력함으로써, 트랜지스터(104) 및 트랜지스터(105)를 온 상태로 한다. 이것에 의해, 래치 회로(101)의 제 1 단자에 입력되어 있는 전위(VDD)가, 노드(N1)에 입력되고, 래치 회로(101)의 제 2 단자에 입력되어 있는 전위(VSS)가, 노드(N2)에 입력된다. 바꿔 말하면, 래치 회로(101)의 제 1 단자에 유지되어 있는 DataA가, 노드(N1)에 입력되고, 제 2 단자에 유지되어 있는 DataAB가, 노드(N2)에 입력된다.
기간 3은, 기억 소자의 전원 전압 공급 정지 기간이다. 기간 3에서는, 우선, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에 제어 신호(S2)로서 로우 레벨 전위(예를 들면 VSS)를 입력함으로써, 트랜지스터(104) 및 트랜지스터(105)를 오프 상태로 한다. 다음에, 래치 회로(101)의 제 3 단자에 전위(V1)로서 로우 레벨 전위(예를 들면 VSS)를 입력한다. 이것에 의해, 기억 소자에 전원 전압의 공급이 정지된다. 또한, 선택 회로(102)의 제 3 단자 및 선택 회로(103)의 제 3 단자에 제어 신호(S1)로서 VSS를 입력함으로써, 선택 회로(102)의 제 1 단자라고 제 2 단자 사이는 비도통 상태로 하고, 선택 회로(103)의 제 1 단자와 제 2 단자 사이는 비도통 상태로 한다.
여기에서, 트랜지스터(104) 및 트랜지스터(105)를 오프 상태로 하기 전에 전위(V1)를 VSS로 하거나, 또는 제어 신호(S1)를 VSS로 하면, 노드(N1)에 유지되어 있는 전위(DataA)나, 노드(N2)에 유지되어 있는 전위(DataAB)가 변동되어 버릴 우려가 있다. 또한, 선택 회로(102)나 선택 회로(103)를 통하여, 데이터가 판독되어 버리거나, 트랜지스터(108) 및 트랜지스터(109)의 온 상태 또는 오프 상태가 변동되어 버려 유지된 데이터가 소실되어 버릴 우려가 있다. 따라서, 트랜지스터(104) 및 트랜지스터(105)를 오프 상태로 한 후에, 전위(V1)를 로우 레벨 전위 및 제어 신호(S1)를 로우 레벨 전위로 하는 것이 바람직하다.
전위(V1) 및 제어 신호(S1)를 로우 레벨 전위로 함으로써, 래치 회로(101)의 제 1 단자의 전위 및 제 2 단자의 전위는 유지할 수 없게 된다. 즉, 래치 회로(101)의 제 1 단자에 유지된 DataA 및 제 2 단자에 유지된 DataAB는 유지할 수 없게 된다.
본 발명의 일 형태에 있어서는, 트랜지스터(104) 및 트랜지스터(105)로서, 채널이 산화물 반도체막에 형성되는 트랜지스터가 사용되고 있다. 상기 트랜지스터는, 오프 전류가 매우 낮다고 하는 특징을 가지고 있다. 따라서, 트랜지스터(104) 및 트랜지스터(105)가 오프 상태가 되어도, 용량 소자(106)에 의해 유지된 전위(노드(N1)의 전위) 및 용량 소자(107)에 의해 유지된 전위(노드(N2)의 전위)를 장기간 유지할 수 있다. 즉, 전원 전압의 공급이 정지된 후에 있어서, 래치 회로(101)의 제 1 단자가 유지하고 있던 전위(DataA)는, 노드(N1)에 있어서 유지할 수 있고, 래치 회로(101)의 제 2 단자가 유지하고 있던 전위(DataAB)는 노드(N2)에 있어서 유지할 수 있다.
다음에, 래치 회로(101)의 제 3 단자에, 전위(V1)로서 하이 레벨 전위(VDD)를 입력함으로써, 전원 전압의 공급을 개시한다.
기간 4는, 기억 소자의 판독 기간이다. 기간 4에서는, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에 제어 신호(S2)로서 하이 레벨 전위(VDDH)를 입력함으로써, 트랜지스터(104) 및 트랜지스터(105)를 온 상태로 한다. 다음에, 선택 회로(102)의 제 3 단자 및 선택 회로(103)의 제 3 단자에 제어 신호(S1)로서 하이 레벨 전위(VDD)를 입력함으로써, 선택 회로(102)의 제 1 단자와 제 2 단자 사이를 도통 상태로 하고, 선택 회로(103)의 제 1 단자 및 제 2 단자 사이를 도통 상태로 한다.
이것에 의해, 래치 회로(101)의 제 1 단자의 전위를, 노드(N1)가 유지하고 있던 전위(DataA)로 하고, 래치 회로(101)의 제 2 단자의 전위를, 노드(N2)가 유지하고 있던 전위(DataAB)로 할 수 있다. 또한, 노드(N1)가 유지하고 있던 DataA 및 노드(N2)가 유지하고 있던 DataAB를, 선택 회로(102) 및 선택 회로(103)의 각각을 통하여, 판독할 수 있다.
<기억 소자의 다른 구성>
다음에, 본 발명의 일 형태에 따른 기억 소자의 다른 일례에 관해서, 도 3을 참조하여 설명한다.
도 3에 도시하는 기억 소자(150)는, 래치 회로(101)와, 선택 회로(102)와, 선택 회로(103)와, 트랜지스터(104)와, 트랜지스터(105)와, 용량 소자(106)와, 용량 소자(107)와, 인버터(114)를 가진다.
도 3에 도시하는 기억 소자에 있어서, 선택 회로(102)는, 트랜지스터(110)와 트랜지스터(112)를 가진다. 선택 회로(102)의 제 1 단자는, 트랜지스터(110)의 소스 또는 드레인의 한쪽 및 트랜지스터(112)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 트랜지스터(110)의 소스 또는 드레인의 다른쪽 및 트랜지스터(112)의 소스 또는 드레인의 다른쪽에 상당하고, 제 3 단자는, 트랜지스터(110)의 게이트에 상당하고, 제 4 단자는, 트랜지스터(112)의 게이트에 상당한다. 트랜지스터(110)의 소스 또는 드레인의 한쪽 및 트랜지스터(112)의 소스 또는 드레인의 한쪽은, 래치 회로(101)의 제 1 단자와 접속되어 있다. 또한, 트랜지스터(110)의 소스 또는 드레인의 다른쪽은, 트랜지스터(112)의 소스 또는 드레인의 다른쪽과 접속되어 있다.
선택 회로(103)는 트랜지스터(111)와 트랜지스터(113)를 가진다. 선택 회로(103)의 제 1 단자는, 트랜지스터(111)의 소스 또는 드레인의 한쪽 및 트랜지스터(113)의 소스 또는 드레인의 한쪽에 상당하고, 제 2 단자는, 트랜지스터(111)의 소스 또는 드레인의 다른쪽 및 트랜지스터(113)의 소스 또는 드레인의 다른쪽에 상당하고, 제 3 단자는, 트랜지스터(111)의 게이트에 상당하고, 제 4 단자는, 트랜지스터(113)의 게이트에 상당한다. 트랜지스터(111)의 소스 또는 드레인의 한쪽 및 트랜지스터(113)의 소스 또는 드레인의 한쪽은, 래치 회로(101)의 제 2 단자와 접속되어 있다. 또한, 트랜지스터(111)의 소스 또는 드레인의 다른쪽은, 트랜지스터(113)의 소스 또는 드레인의 다른쪽과 접속되어 있다.
트랜지스터(110)의 게이트 및 트랜지스터(111)의 게이트에는, 제어 신호(S1)가 입력된다. 또한, 트랜지스터(112)의 게이트 및 트랜지스터(113)의 게이트에는, 인버터(114)의 출력 단자로부터, 제어 신호(S1)가 반전된 신호가 입력된다. 트랜지스터(110)의 게이트에 제어 신호(S1)가 입력됨으로써, 트랜지스터(110)의 온 상태 또는 오프 상태가 선택되고, 트랜지스터(111)의 게이트에 제어 신호(S1)가 입력됨으로써, 트랜지스터(111)의 온 상태 또는 오프 상태가 선택된다. 마찬가지로, 트랜지스터(112)의 게이트에 제어 신호(S1)의 반전 신호가 입력됨으로써, 트랜지스터(112)의 온 상태 또는 오프 상태가 선택되고, 트랜지스터(113)의 게이트에 제어 신호(S1)의 반전 신호가 입력됨으로써, 트랜지스터(113)의 온 상태 또는 오프 상태가 선택된다.
여기에서, 트랜지스터(112) 및 트랜지스터(113)는, 트랜지스터(110) 등과 같이, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터이다. 또한, 트랜지스터(112) 및 트랜지스터(113)는, n채널형 트랜지스터라도 좋고, p채널형 트랜지스터라도 좋다. 본 실시형태에서는, 트랜지스터(112) 및 트랜지스터(113)는, p채널형 트랜지스터로 한다.
<기억 소자의 구동 방법>
다음에, 도 3에 도시하는 기억 소자(150)의 구동 방법에 관해서, 도 2를 참조하여 설명한다.
기간 1에 있어서, 래치 회로(101)의 제 3 단자(트랜지스터(108)의 소스 또는 드레인의 다른쪽 및 트랜지스터(109)의 소스 또는 드레인의 다른쪽)에, 전위(V1)로서 하이 레벨 전위가 입력되어 있다. 또한, 용량 소자(106)의 한 쌍의 전극 중 한쪽 및 용량 소자(107)의 한 쌍의 전극 중 한쪽에는, 전위(V2)로서 로우 레벨 전위가 입력되어 있다. 이 때, 선택 회로(102)의 제 2 단자(트랜지스터(110)의 소스 또는 드레인의 다른쪽 및 트랜지스터(112)의 소스 또는 드레인의 다른쪽)에는, DataA가 입력되어 있고, 선택 회로(103)의 제 2 단자(트랜지스터(111)의 소스 또는 드레인의 다른쪽 및 트랜지스터(113)의 소스 또는 드레인의 다른쪽)에는, DataAB가 입력되어 있다. 여기에서는, DataA는, 하이 레벨 전위로 하고, DataAB는 로우 레벨 전위로 하여 설명한다.
다음에, 선택 회로(102)의 제 3 단자(트랜지스터(110)의 게이트) 및 선택 회로(103)의 제 3 단자(트랜지스터(111)의 게이트)에, 제어 신호(S1)로서 하이 레벨 전위를 입력함으로써, 트랜지스터(110) 및 트랜지스터(111)를 온 상태로 한다. 또한, 제어 신호(S1)는, 인버터(114)에 의해 신호가 반전되기 때문에, 선택 회로(102)의 제 4 단자(트랜지스터(112)의 게이트) 및 선택 회로(103)의 제 4 단자(트랜지스터(113)의 게이트)에, 제어 신호(S1)의 반전 신호(로 레벨 전위)가 입력됨으로써, 트랜지스터(112) 및 트랜지스터(113)가 온 상태가 된다.
트랜지스터(110) 및 트랜지스터(112)가 온 상태가 됨으로써, 트랜지스터(109)의 게이트에는, 하이 레벨 전위가 입력되고, 트랜지스터(109)가 오프 상태가 된다. 또한, 트랜지스터(111) 및 트랜지스터(113)가 온 상태가 됨으로써, 트랜지스터(108)의 게이트에는, 로우 레벨 전위가 입력되고, 트랜지스터(108)가 온 상태가 된다.
이 때, 래치 회로(101)의 제 1 단자의 전위는, 선택 회로(102)에 있어서의 트랜지스터(110)와 트랜지스터(112)의 온 상태가 되는 것이 빠른 어느 한쪽에 의해 결정된다. 마찬가지로, 래치 회로(101)의 제 2 단자의 전위는, 선택 회로(103)에 있어서의 트랜지스터(111)와 트랜지스터(113)의 온 상태가 되는 것이 빠른 어느 한쪽에 의해 결정된다. 이것에 의해, 래치 회로(101)에 빨리 데이터를 기록할 수 있다.
기간 2에 있어서, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에 제어 신호(S2)로서 하이 레벨 전위를 입력함으로써, 트랜지스터(104) 및 트랜지스터(105)를 온 상태로 한다. 이것에 의해, 래치 회로(101)의 제 1 단자에 입력되어 있는 전위가, 노드(N1)에 입력되고, 래치 회로(101)의 제 2 단자에 입력되어 있는 전위가, 노드(N2)에 입력된다.
기간 3에 있어서, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에 제어 신호(S2)로서 로우 레벨 전위를 입력함으로써, 트랜지스터(104) 및 트랜지스터(105)를 오프 상태로 한다. 다음에, 래치 회로(101)의 제 3 단자에 전위(V1)로서 로우 레벨 전위를 입력한다. 이것에 의해, 기억 소자에 전원 전압의 공급이 정지된다. 또한, 트랜지스터(110)의 게이트 및 트랜지스터(111)의 게이트에 제어 신호(S2)로서 로우 레벨 전위를 입력함으로써, 트랜지스터(110) 및 트랜지스터(111)를 오프 상태로 한다. 또한, 트랜지스터(112)의 게이트 및 트랜지스터(113)의 게이트에 제어 신호(S2)의 반전 신호가 입력됨으로써, 트랜지스터(112) 및 트랜지스터(113)가 오프 상태가 된다.
전위(V1) 및 제어 신호(S1)를 로우 레벨 전위로 함으로써, 래치 회로(101)의 제 1 단자 및 제 2 단자의 전위는 유지할 수 없게 된다. 그러나, 트랜지스터(104) 및 트랜지스터(105)로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 사용함으로써, 트랜지스터(104) 및 트랜지스터(105)가 오프 상태가 되어도, 용량 소자(106)에 의해 유지된 전위(노드(N1)의 전위) 및 용량 소자(107)에 의해 유지된 전위(노드(N2)의 전위)를 장기간 유지할 수 있다. 즉, 전원 전압의 공급이 정지된 후에 있어서, 래치 회로(101)의 제 1 단자가 유지하고 있던 전위(DataA)는, 노드(N1)에 있어서 유지할 수 있고, 래치 회로(101)의 제 2 단자가 유지하고 있던 전위(DataAB)는, 노드(N2)에 있어서 유지할 수 있다.
다음에, 래치 회로(101)의 제 3 단자에, 전위(V1)로서 하이 레벨 전위를 입력함으로써, 전원 전압의 공급을 개시한다.
기간 4에 있어서, 트랜지스터(104)의 게이트 및 트랜지스터(105)의 게이트에 제어 신호(S2)로서 하이 레벨 전위를 입력함으로써, 트랜지스터(104) 및 트랜지스터(105)를 온 상태로 한다.
다음에, 트랜지스터(110)의 게이트 및 트랜지스터(111)의 게이트에 제어 신호(S1)로서 하이 레벨 전위를 입력함으로써, 트랜지스터(110) 및 트랜지스터(111)를 온 상태로 한다. 또한, 제어 신호(S1)는, 인버터(114)에 의해 신호가 반전되기 때문에, 트랜지스터(112)의 게이트 및 트랜지스터(113)의 게이트에, 제어 신호(S1)의 반전 신호가 입력됨으로써, 트랜지스터(112) 및 트랜지스터(113)가 온 상태가 된다.
트랜지스터(110) 및 트랜지스터(112)가 온 상태가 됨으로써, 트랜지스터(109)의 게이트에는, 하이 레벨 전위가 입력되고, 트랜지스터(109)가 오프 상태가 된다. 또한, 트랜지스터(111) 및 트랜지스터(113)가 온 상태가 됨으로써, 트랜지스터(108)의 게이트에는, 로우 레벨 전위가 입력되고, 트랜지스터(108)가 온 상태가 된다.
이 때, 래치 회로(101)의 제 1 단자의 전위는, 선택 회로(102)에 있어서의 트랜지스터(110)와 트랜지스터(112) 중 온 상태가 되는 것이 빠른 어느 한쪽에 의해 결정된다. 마찬가지로, 래치 회로(101)의 제 2 단자의 전위는, 선택 회로(103)에 있어서의 트랜지스터(111)와 트랜지스터(113)의 온 상태가 되는 것이 빠른 어느 한쪽에 의해 결정된다. 따라서, 도 1에 도시하는 기억 소자와 비교하여 빨리 래치 회로(101)에 데이터를 판독할 수 있다.
이상 설명한 바와 같이, 본 발명의 일 형태에 따른 기억 소자에 있어서, 트랜지스터(104) 및 트랜지스터(105)로서, 채널이 산화물 반도체에 형성되는 트랜지스터를 사용하고 있다. 상기 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 가지고 있다. 따라서, 기억 소자에 전원 전압이 공급되지 않는 동안(트랜지스터(104) 및 트랜지스터(105)가 오프 상태인 동안)에도, 노드(N1) 및 노드(N2)에 유지된 전위를 장기간에 걸쳐 유지할 수 있다. 이와 같이 하여, 기억 소자는, 전원 전압의 공급이 정지된 동안에도 데이터(DataA 및 DataAB)를 유지할 수 있다. 또한, 기억 소자의 소비 전력을 저감시킬 수 있다.
<기억 소자의 응용예>
다음에, 도 1 및 도 3에 도시하는 기억 소자의 응용예에 관해서, 도 4를 참조하여 설명한다. 도 1 및 도 3에 도시하는 기억 소자(100) 및 기억 소자(150)를 집적화함으로써, 기억 장치(200)를 제작할 수 있다.
도 4는, (m×n)개의 기억 소자(100)를 갖는 기억 장치의 블록도의 일례이다. 도 4 중의 기억 소자(100)의 구성으로서, 도 1을 채용하는 경우에 관해서 설명하지만, 기억 소자(100)의 구성으로서, 도 3을 채용할 수도 있다.
도 4에 도시하는 기억 장치(200)는, m개(m은 2 이상의 정수)의 신호선(S1)과, m개의 신호선(S2)과, n개(n은 2 이상의 정수)의 데이터선(D)과, n개의 데이터선(DB)과, 전원선(V1)과, 전원선(V2)과, 기억 소자(100)가 세로 m개(행)×가로 n개(열)의 매트릭스상으로 배치된 메모리 셀 어레이(210)와, 제 1 구동 회로(211) 및 제 2 구동 회로(212)를 가진다. 제 1 구동 회로(211)는, n개의 데이터선(D) 및 데이터선(DB)과 접속되어 있고, 제 2 구동 회로(212)는, m개의 신호선(S1) 및 신호선(S2)과 접속되어 있다.
기억 소자(100)(1,1) 내지 (100)(m,n)로의 액세스는 신호선(S1)과 신호선(S2)에서 행해지고, 각 데이터선(D)과 데이터선(DB)은 접속된 메모리 셀에 데이터의 판독이나 기록을 행한다.
제 1 구동 회로(211)는, 열 방향의 메모리 셀에 대해 데이터선(D)과 데이터선(DB)의 액세스를 제어한다. 한편, 제 2 구동 회로(212)는, 행 방향의 메모리 셀에 대해 신호선(S1)과 신호선(S2)의 액세스를 제어한다.
상기의 동작에 의해, 도 4 중의 메모리 셀 어레이(210)에 랜덤 액세스하는 것이 가능하다.
본 발명의 일 형태에 따른 기억 소자를, MPU 등이 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 소비 전력을 저감시킬 수 있다. 또한, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지전의 상태로 복귀할 수 있다. 따라서, MPU 전체, 또는 MPU를 구성하는 1개 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
따라서, 본 발명의 일 형태에 의해, 전력의 공급이 정지된 후에도 데이터를 유지할 수 있는, 새로운 구성의 기억 소자를 제공할 수 있다. 또한, 상기 기억 소자의 면적을 축소할 수 있기 때문에, 기억 장치의 고집적화를 도모할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타내는 기억 소자의 제작 방법의 일례에 관해서 도 5 내지 도 8을 참조하여 설명한다. 처음에, 기억 소자의 하부에 형성되는 트랜지스터(108)의 제작 방법에 관해서 설명하고, 그 후, 상부에 형성되는 트랜지스터(104) 및 용량 소자(106)의 제작 방법에 관해서 설명한다. 또한, 트랜지스터(109), 트랜지스터(110), 트랜지스터(111), 트랜지스터(112), 트랜지스터(113)는, 트랜지스터(108)와 같이 제작할 수 있고, 트랜지스터(105) 및 용량 소자(107)는, 트랜지스터(104) 및 용량 소자(106)와 같이 제작할 수 있다.
<하부의 트랜지스터의 제작 방법>
우선, 기판(300)을 준비한다(도 5a 참조). 기판(300)으로서는, 산화물 반도체 이외의 반도체 재료를 사용할 수 있다. 예를 들면, 기판(300)으로서, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄, 갈륨비소, 인듐인 등의 화합물 반도체 기판을 적용할 수 있다. 또한, 기판(300)으로서, SOI 기판도 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘층이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체막은, 실리콘층으로 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연막을 개재하여 반도체막이 형성된 구성도 포함한다. 또한, 기판(300)은, 산화물 반도체 재료를 함유하지 않기 때문에, 산화물 반도체 이외의 반도체 재료를 함유하는 기판(300)이라고도 기재한다. 여기에서는, 기판(300)으로서, 단결정 실리콘 기판을 사용하는 경우에 관해서 나타낸다.
기판(300)으로서, 특히, 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는, 실시형태 1에 나타내는 래치 회로(101), 선택 회로(102), 선택 회로(103) 등의 동작을 고속화할 수 있기 때문에 바람직하다.
다음에, 기판(300) 위에, 소자 분리 절연막을 형성하기 위한 마스크가 되는 보호층(302)을 형성한다(도 5a 참조). 보호층(302)으로서는, 예를 들면, 산화실리콘, 질화실리콘 또는 산화질화실리콘 등을 재료로 하는 절연막을 사용할 수 있다. 또한, 이 공정 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해서, n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 기판(300)에 첨가해도 좋다. 기판(300)이 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 상기의 보호층(302)을 마스크로 하여 에칭을 행하여 보호층(302)으로 덮여 있지 않은 영역(노출되어 있는 영역)의 기판(300)의 일부를 제거한다. 이것에 의해, 다른 반도체 영역과 분리된 반도체 영역(304)이 형성된다(도 5b 참조). 상기 에칭에는, 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용해도 좋다. 에칭 가스나 에칭액에 관해서는 피에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 반도체 영역(304)을 덮도록 절연막을 형성하고, 반도체 영역(304)에 중첩되는 영역의 절연막을 선택적으로 제거함으로써, 소자 분리 절연막(306)을 형성한다(도 5c 참조). 상기 절연막은, 산화실리콘, 질화실리콘 또는 산화질화실리콘 등을 재료로 하는 절연막을 사용할 수 있다. 절연막의 제거 방법으로서는, 화학적 기계 연마(CMP: Chemical Mechanical Polishing, 이하 CMP 처리라고 한다) 등의 연마 처리나 에칭 처리 등이 있는데, 그 어느 것을 사용해도 좋다. 또한, 반도체 영역(304)의 형성후, 또는 소자 분리 절연막(306)의 형성후에는, 상기 보호층(302)을 제거한다.
여기에서, CMP 처리란, 피가공물의 표면을 기준으로 하고, 그것에 따라 표면을 화학적·기계적인 복합 작용에 의해 평탄화하는 수법이다. 더욱 구체적으로는, 연마 스테이지 위에 연마천을 붙이고, 피가공물과 연마천 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 유동시켜서 슬러리와 피가공물의 화학 반응과, 연마천의 피가공물과의 기계 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
또한, 소자 분리 절연막(306)의 형성 방법으로서, 절연막을 선택적으로 제거하는 방법 이외에, 산소 또는 질소를 주입함으로써, 절연성의 영역을 형성하는 방법 등을 사용할 수도 있다.
다음에, 반도체 영역(304)의 표면에 절연막을 형성하고, 상기 절연막 위에 도전 재료를 함유하는 층을 형성한다.
절연막은, 나중에 게이트 절연막이 되는 것이며, 예를 들면, 반도체 영역(304) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 하나의 혼합 가스를 사용하여 행한다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연막을 형성해도 좋다. 상기 절연막은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연막의 두께는, 예를 들면, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 한다.
도전 재료를 함유하는 층은, 나중에 게이트 전극이 되는 것이며, 예를 들면, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유하는 층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는, 도전 재료를 함유하는 층을, 금속 재료를 사용하여 형성하는 경우의 일례에 관해서 나타낸다.
다음에, 절연막 및 도전 재료를 함유하는 층을 선택적으로 에칭하여 게이트 절연막(308), 게이트 전극(310)을 형성한다(도 5c 참조).
다음에, 반도체 영역(304)에 불순물 원소를 첨가하여 채널 형성 영역(316) 및 불순물 영역(320)을 형성한다(도 5d 참조). 여기에서, n형의 트랜지스터를 형성하는 경우에는, 반도체 영역(304)에 인이나 비소를 첨가하고, p형의 트랜지스터를 형성하는 경우에는, 반도체 영역(304)에 붕소나 알루미늄 등의 불순물 원소를 첨가하면 좋다. 여기에서 첨가하는 불순물 원소의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(310)의 주위에 사이드 월 절연막을 형성하고, 불순물 원소가 상이한 농도로 첨가된 불순물 영역을 형성해도 좋다.
다음에, 게이트 전극(310), 불순물 영역(320) 등을 덮도록 금속층(322)을 형성한다(도 5e 참조). 상기 금속층(322)은 진공 증착법이나 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(322)은 반도체 영역(304)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들면, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 열처리를 가하여 상기 금속층(322)과 반도체 재료를 반응시킨다. 이것에 의해, 불순물 영역(320)에 접하는 금속 화합물 영역(324)이 형성된다(도 5e 참조). 또한, 게이트 전극(310)으로서, 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(310)의 금속층(322)과 접하는 부분에도, 금속 화합물 영역이 형성되게 된다.
상기 열처리로서는, 플래쉬 램프의 조사에 의한 열처리를 사용할 수 있다. 물론, 그 밖의 열처리 방법을 사용해도 되지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는, 매우 단시간의 열처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상기의 금속 화합물 영역은, 금속 재료와 반도체 재료의 반응에 의해 형성되는 것이며, 충분히 도전성이 높아진 영역이다. 상기 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감시키고, 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(324)을 형성한 후에는, 금속층(322)은 제거한다.
다음에, 상기의 공정에 의해 형성된 각 구성을 덮도록, 절연막(328)을 형성한다(도 6a 참조). 절연막(328)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다. 특히, 절연막(328)에 유전율이 낮은 (low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감시키는 것이 가능해지기 때문에 적합하다. 또한, 절연막(328)에는, 이들 재료를 사용한 다공질의 절연막을 적용해도 좋다. 다공질의 절연막에서는, 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감시키는 것이 가능하다. 또한, 절연막(328)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 또한, 도 6a에서는, 절연막(328)의 단층 구조를 도시하지만, 2층 이상의 적층 구조로 해도 좋다.
다음에, 절연막(328)에 금속 화합물 영역(324)에까지 도달하는 개구를 형성하고, 상기 개구를 매립하도록 도전 재료를 함유하는 층을 형성한다. 도전 재료를 함유하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유하는 층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 상기 도전 재료를 함유하는 층을 선택적으로 에칭하고, 소스 전극 또는 드레인 전극(330a, 330b)을 형성한다(도 6b 참조).
다음에, 절연막(328) 위에 도전 재료를 함유하는 층을 형성한다. 상기 도전 재료를 함유하는 층은, 소스 전극 또는 드레인 전극(330a, 330b)에서 사용하는 도전 재료와 같은 재료를 사용하여 형성할 수 있다. 상기 도전 재료를 함유하는 층에 에칭 처리를 행하여 도전층(336a, 336b, 336c)을 형성한다(도 6c 참조).
이상에 의해, 산화물 반도체 이외의 반도체 재료를 함유하는 기판(300)을 사용한 트랜지스터(108)를 제작할 수 있다(도 6c 참조). 이러한 트랜지스터(108)는 고속 동작이 가능하다고 하는 특징을 가진다. 이로 인해, 트랜지스터(108)를 래치 회로(101), 선택 회로(102), 선택 회로(103) 등에 적용함으로써, 래치 회로(101), 선택 회로(102), 선택 회로(103) 등의 동작을 고속화할 수 있기 때문에 적합하다.
다음에, 상기의 공정에 의해 형성된 각 구성을 덮도록, 절연막(340)을 형성한다(도 6d 참조). 절연막(340)은, 절연막(328)에서 나타낸 재료 및 형성 방법을 적용할 수 있다.
다음에, 절연막(340)에 도전층(336c)에까지 도달하는 개구를 형성하고, 상기개구를 매립하도록 도전 재료를 함유하는 층을 형성한다. 도전 재료를 함유하는 층은, 게이트 전극(310)이나, 도전층(336a, 336b, 336c)을 형성할 때에 나타낸 재료 및 형성 방법을 적용할 수 있다. 상기 도전 재료를 함유하는 층에, 에칭 처리를 행하여 전극(329)을 형성한다(도 6d 참조).
그 후, 트랜지스터(104) 및 용량 소자(106)의 형성전의 처리로서, 절연막(340)에 CMP 처리를 가하여, 절연막(340) 표면을 평탄화시킨다. 이 때, 전극(329)의 상면을 노출시키는 것이 바람직하다(도 6d 참조). 절연막(340)의 평탄화 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용하는 것도 가능하지만, 트랜지스터(104)의 특성을 향상시키기 위해서, 절연막(340) 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다. 절연막(340) 표면의 평균면 거칠기(Ra)로서, 0.1nm 이상 0.5nm 미만으로 함으로써, 절연막(340) 위에 성막되는 비정질 부분에 대해 결정 부분이 차지하는 비율이 많은 산화물 반도체막으로 할 수 있다. 여기에서, 평균면 거칠기(Ra)는, JISB0601:2001(ISO4287:1997)에서 정의되어 있는 중심선 평균 거칠기(Ra)를, 측정면에 대해 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현된다. 평균면 거칠기(Ra)는, 하기의 수학식 1로 나타낼 수 있다.
또한, 상기에 있어서, S0는, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)으로 표기되는 4점에 의해 둘러싸이는 장방형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)로 평가 가능하다.
또한, 상기의 각 공정 전후에는, 또한 전극이나 배선, 반도체막, 절연막 등을 형성하는 공정도 함유하고 있어도 좋다. 예를 들면, 배선의 구조로서, 절연막 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여 고도로 집적화된 기억 장치를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제작 방법>
우선, 절연막(340), 전극(329) 등 위에 산화물 반도체막을 성막한다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물,In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이다란, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
를 만족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다.
산화물 반도체막으로서 In-Ga-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 산화물 타깃을 사용할 수 있다. 또한, 이 타깃의 재료 및 조성으로 한정되지 않고, 예를 들면, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 산화물 타깃을 사용해도 좋다.
또한, In-Sn-Zn계 산화물로서, 사용하는 타깃의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타깃을 사용한다.
또한, 산화물 반도체막으로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
산화물 반도체막은, 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법 또는 펄스레이저 증착법에 의해 성막할 수 있다. 또한, 산화물 반도체막의 막 두께는, 5nm 이상 100nm 이하, 바람직하게는 10nm 이상 30nm 이하로 한다.
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있으며, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다.)을 포함하는 산화물에 관해서 설명한다.
CAAC를 포함하는 산화물이란, 광의적으로 비단결정이며, 그 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로부터 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
또한, 트랜지스터(104)(및 트랜지스터(105))의 채널 형성 영역을 CAAC로 함으로써, 가시광 또는 자외광의 조사, 및 열이나 바이어스 등이 가해지는 것에 의한 트랜지스터(104)(및 트랜지스터(105))의 전기 특성의 변동을 억제하여 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 반도체막을 CAAC로 하는 방법으로서, 예를 들면 이하의 2종류의 방법에 의해 행할 수 있다. 하나의 방법은, 산화물 반도체막의 성막을, 기판을 가열하면서 행하는 방법이며, 또 다른 하나의 방법은, 산화물 반도체막의 성막을 2회로 나누고, 1번째의 성막후, 2번째 성막후 각각에 열처리를 행하는 방법이다.
기판을 가열하면서 산화물 반도체막의 성막을 1회로 행하는 경우에는, 기판 온도는, 150℃ 이상 450℃ 이하로 하면 되고, 바람직하게는 기판 온도가 250℃ 이상 350℃ 이하로 한다. 또한, 산화물 반도체막의 성막시에, 기판을 가열하는 온도를 높게 함으로써, 비정질 부분에 대해 결정 부분이 차지하는 비율의 많은 CAAC로 할 수 있다.
또한, 산화물 반도체막의 성막을 2회로 나누는 경우에는, 기판을 기판 온도 100℃ 이상 450℃ 이하로 유지하면서, 절연막(340) 위에 1번째 층의 산화물 반도체막을 성막하고, 질소, 산소, 희가스, 또는 건조 공기의 분위기하에서, 550℃ 이상 기판의 변형점 미만의 열처리를 행한다. 상기 열처리에 의해, 1번째 층의 산화물 반도체막의 표면을 포함하는 영역에 결정 영역(판상 결정을 포함)이 형성된다. 그리고, 2번째 층의 산화물 반도체막을 1번째 층의 산화물 반도체막보다도 두껍게 형성한다. 그 후, 다시 550℃ 이상 기판의 변형점 미만의 열처리를 행하여 표면을 포함하는 영역에, 결정 영역(판상 결정을 포함)이 형성된 1번째 층의 산화물 반도체막을 결정 성장의 종으로 하여, 상방으로 결정 성장시키고, 2번째 층의 산화물 반도체막 전체를 결정화시킨다. 또한, 1번째 층의 산화물 반도체막은 1nm 이상 10nm 이하로 성막하는 것이 바람직하다.
상기의 성막 방법에 의하면, 산화물 반도체막(344)이, 5nm 정도인 막 두께라도, 단채널 효과를 억제할 수 있기 때문에, 바람직하다.
스퍼터링법에 의해 성막되는 산화물 반도체막 중에는, 수소 또는 물(수산기를 함유하는 화합물)이 함유되어 있는 경우가 있다. 수소나 물은, 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 따라서, 스퍼터링법을 사용하여 산화물 반도체막을 성막할 때, 가능한 한 산화물 반도체막에 함유되는 수소 농도를 저감시키는 것이 바람직하다.
수소 농도를 저감시키기 위해서는, 산화물 반도체막의 성막시에, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa·㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 있어서의 산화물 반도체막 중으로, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 배기계로서 흡착형의 진공 펌프(예를 들면, 크라이오 펌프 등)를 사용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다.
스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기를 함유하는 화합물 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다. 예를 들면, 아르곤의 순도를, 9N(99.9999999%) 이상(H2O는 0.1ppb, H2는 0.5ppb)로 하고, 이슬점 -121℃로 한다. 또한, 산소의 농도는, 8N(99.999999%) 이상(H2O는 1ppb, H2는 1ppb)로 하고, 이슬점 -112℃로 한다. 또한, 희가스와 산소의 혼합 가스를 사용하는 경우에는, 산소의 유량 비율을 크게 하는 것이 바람직하다.
성막 조건의 일례로서는, 기판과 타깃간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 진애(dust)를 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
CAAC의 결정성은, 피형성면의 거칠기의 영향을 받기 때문에, 절연막(340)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다. 절연막(340) 표면을 평탄화 함으로써, CAAC의 연속성을 향상시킬 수 있다. 절연막(340)의 표면의 평균면 거칠기는, 예를 들면, 0.1nm 이상 0.5nm 미만으로 하는 것이 바람직하다.
상기와 같이 함으로써, 수소의 혼입이 저감된 산화물 반도체막을 성막할 수 있다. 또한, 상기 스퍼터링 장치를 사용해도, 산화물 반도체막에는 적지 않게 질소를 함유하여 형성된다. 예를 들면, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 산화물 반도체막의 질소 농도는, 5×1018cm-3 미만이 된다.
산화물 반도체막을 성막할 때 또는 성막후에 있어서, 산화물 반도체막의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체막에 있어서의 산소 결손은, 그 산소 결손의 일부가 도너가 되어 캐리어인 전자를 발생시킨다. 캐리어인 전자가 발생함으로써, 트랜지스터(104)의 임계값 전압이 마이너스 방향으로 변동되어 버린다.
산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체막에 대해, 제 1 열처리를 행하는 것이 바람직하다. 예를 들면, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체막에 가열 처리를 가한다.
제 1 열처리의 온도는, 예를 들면, 150℃ 이상 기판 변형점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 하고, 산화성 분위기 또는 불활성 분위기에서 행한다. 여기에서, 산화성 분위기는, 산소, 오존 또는 질화산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또한, 불활성 분위기는, 상기의 산화성 가스가 10ppm 미만이며, 그 외, 질소 또는 희가스로 충전된 분위기를 말한다. 처리 시간은 3분 내지 24시간으로 한다. 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 못하다.
제 1 열처리에 사용하는 가열 장치에 특별한 한정은 없으며, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, 전기로나, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다.
제 1 열처리에 의해, 산화물 반도체막으로부터 수소(물, 수산기를 함유하는 화합물)를 방출시킬 수 있다. 또한, 제 1 열처리에 의해, 불순물이 저감되어 i 형(진성 반도체) 또는 실질적으로 i형의 산화물 반도체막을 형성할 수 있다.
또한, 제 1 열처리에 의해, 산화물 반도체막으로부터 불안정한 캐리어원인 수소를 탈리시킬 수 있기 때문에, 트랜지스터(104)의 임계값 전압이 마이너스 방향으로 변동하는 것을 억제시킬 수 있다. 또한, 트랜지스터(104)의 신뢰성을 향상시킬 수 있다.
다음에, 포토리소그래피 공정에 의해 산화물 반도체막 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 산화물 반도체막을 원하는 형상으로 에칭하고, 섬 형상의 산화물 반도체막(344)을 형성한다(도 7a 참조). 또한, 상기 레지스트 마스크는, 포토리소그래피 공정 이외에 잉크젯법, 인쇄법 등을 적절히 사용할 수 있다. 상기 에칭은, 산화물 반도체막의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 섬 형상의 산화물 반도체막의 단부를 테이퍼 형상으로 함으로써, 본 공정 이후의 트랜지스터(104)의 제작에 있어서, 형성되는 막의 피복성을 향상시킬 수 있고, 상기 막의 단절을 방지할 수 있다. 테이퍼 형상은, 상기 레지스트 마스크를 후퇴시키면서 에칭함으로써 형성할 수 있다.
다음에, 산화물 반도체막(344) 등의 위에, 도전 재료를 함유하는 층을 형성한다.
도전 재료를 함유하는 층은, 나중에 소스 전극 및 드레인 전극이 되는 것이며, 알루미늄, 크롬, 구리, 티타늄, 탄탈, 몰리브덴, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 상기한 금속 재료를 성분으로 하는 합금 등을 사용하여 형성할 수도 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용하여 형성할 수 있다.
도전 재료를 함유하는 층은, 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들면, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전 재료를 함유하는 층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(342a, 342b)으로의 가공이 용이하다고 하는 장점이 있다.
또한, 도전 재료를 함유하는 층은, 산화인듐, 산화인듐산화주석(ITO라고도 한다), 산화인듐산화아연, 산화아연, 갈륨을 첨가한 산화아연, 그라핀 등을 사용할 수 있다.
도전 재료를 함유하는 층을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(342a, 342b), 및 전극(342c)을 형성한다(도 7b 참조). 여기에서, 소스 전극 또는 드레인 전극(342a)은, 용량 소자의 전극으로서 기능한다. 또한, 도전층(336c)과 전극(342c)을 전극(329)을 통하여 접속함으로써, 반도체 장치의 하층에 형성되는 트랜지스터와, 상층에 형성되는 트랜지스터를 접속할 수 있다.
도전 재료를 함유하는 층의 에칭은, 형성되는 소스 전극 또는 드레인 전극(342a, 342b), 및 전극(342c)의 단부가 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기에서, 테이퍼각은, 예를 들면, 30°이상 60°이하로 하는 것이 바람직하다. 소스 전극 또는 드레인 전극(342a, 342b)의 단부가 테이퍼 형상이 되도록 에칭함으로써, 나중에 형성되는 게이트 절연막의 피복성이 향상되고, 단절을 방지할 수 있다.
트랜지스터의 채널 길이(L)는, 소스 전극 또는 드레인 전극(342a), 및 소스 전극 또는 드레인 전극(342b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때는, 수 nm 내지 수십 nm으로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이(L)를, 10nm 이상 1000nm(1㎛) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 기억 소자의 소비 전력을 저감시키는 것도 가능하다.
다음에, 소스 전극 또는 드레인 전극(342a, 342b), 및 전극(342c)을 덮고, 또한 산화물 반도체막(344)의 일부와 접하도록, 게이트 절연막(346)을 형성한다(도 7c 참조).
게이트 절연막(346)은, CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연막(346)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈 등을 사용할 수 있다. 또한, 게이트 절연막(346)으로서, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율 (high-k) 재료를 사용할 수도 있다. 게이트 절연막(346)은, 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 기억 소자를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들면, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상기한 바와 같이, 게이트 절연막을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연막(346)에, 상기한 high-k 재료를 사용하면 좋다. high-k 재료를 게이트 절연막(346)에 사용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해서 막 두께를 크게 하는 것이 가능해진다. 또한, high-k 재료를 함유하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 함유하는 막과의 적층 구조로 해도 좋다.
또한, 게이트 절연막(346)은, 제 13 족 원소 및 산소를 함유하는 절연 재료로 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 함유하는 것이 많으며, 제 13 족 원소를 함유하는 절연 재료는 산화물 반도체 재료와의 상성이 양호하다. 따라서, 제 13 족 원소 및 산소를 함유하는 절연 재료를 산화물 반도체막에 접하는 절연막에 사용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있다.
여기에서, 제 13 족 원소를 함유하는 절연 재료란, 절연 재료에 1개 또는 복수의 제 13 족 원소를 함유하는 것을 의미한다. 제 13 족 원소를 함유하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체막에 접하여 게이트 절연막(346)을 형성하는 경우에, 게이트 절연막에 산화갈륨을 함유하는 재료를 사용함으로써 산화물 반도체막과 게이트 절연막의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체막과 산화갈륨을 함유하는 절연막을 접하여 형성함으로써, 산화물 반도체막과 절연막의 계면에 있어서의 수소의 파일업을 저감시킬 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 동일한 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 함유하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체막으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체막(344)에 제 1 열처리를 행하면, 수소 등이 방출되는 동시에, 산화물 반도체막(344)에 함유되는 산소도 방출되어 버린다. 산소가 방출 됨으로써, 산화물 반도체막(344)에는, 산소 결손이 발생하여 버린다. 산소 결손의 일부는 도너가 되기 때문에, 산화물 반도체막(344)에 캐리어를 발생시키는 원인이 되고, 트랜지스터의 특성에 영향을 줄 우려가 있다.
그래서, 산화물 반도체막(344)에 접하는 게이트 절연막(346)으로서, 열처리에 의해 산소가 탈리되는 절연막을 사용하는 것이 바람직하다.
본 명세서 등에 있어서, 「열처리에 의해 산소가 탈리된다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로, 산소 원자로 환산한 산소의 탈리량(또는 방출량)이 1.0×1018cm-3 이상, 바람직하게는 3.0×1020cm-3 이상인 것을 말한다. 또한, 「열처리에 의해 산소가 탈리되지 않는다」란, TDS 분석으로, 산소 원자로 환산한 산소의 탈리량(또는 방출량)이 1.0×1018cm-3 미만인 것을 말한다.
이하, 산소의 방출량을 TDS 분석으로 산소 원자로 환산하여 정량하는 방법에 관해서 설명한다.
TDS 분석했을 때의 기체의 탈리량은, 이온 강도의 적분값에 비례한다. 이로 인해, 절연막의 이온 강도의 적분값과, 표준 시료의 기준값의 비에 의해, 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 밀도의 원자를 함유하는 시료에 있어서, 상기 원자에 상당하는 이온 강도의 적분값에 대한 상기 원자의 밀도의 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 탈리량(NO2)은, 하기의 수학식으로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량수 32로 검출되는 가스 전체가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NH2는, 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2은, 절연막을 TDS 분석했을 때의 이온 강도의 적분값이다. α는, TDS 분석에 있어서의 이온 강도에 영향을 주는 계수이다. 상기 수학식의 상세에 관해서는, 일본 공개특허공보 제(평)6-275697호 공보를 참조할 수 있다. 또한, 상기한 산소의 탈리량의 수치는, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016cm-3의 수소 원자를 함유하는 실리콘 웨이퍼를 사용하여 측정한 수치이다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 탈리량을 평가 함으로써, 산소 원자의 탈리량에 관해서도 추산할 수 있다.
또한, NO2는 산소 분자의 탈리량이다. 절연막에 있어서는, 산소 원자로 환산했을 때의 산소의 탈리량은, 산소 분자의 탈리량의 2배가 된다.
열처리에 의해 산소가 탈리되는 막의 일례로서, 산소가 과잉인 산화실리콘(SiOx(x>2))이 있다. 산소가 과잉인 산화실리콘(SiOx(x>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 함유하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법에 의해 측정한 값이다.
산화물 반도체막(344)에 접하는 절연막(예를 들면, 절연막(340)이나 게이트 절연막(346))으로서, 열처리에 의해 산소가 탈리되는 절연막을 사용하고, 게이트 절연막(346)의 성막후의 어느 공정후에, 제 2 열처리를 행함으로써, 절연막(340)이나 게이트 절연막(346)으로부터 산소가 탈리되고, 산화물 반도체막(344)에 산소를 공급할 수 있다. 이것에 의해, 산화물 반도체막(344)에 발생한 산소 결손을 보상할 수 있다. 따라서, 산화물 반도체막(344)에 캐리어의 생성을 억제할 수 있기 때문에, 트랜지스터의 특성의 변동을 억제할 수 있다.
다음에, 상기의 공정에 의해 형성된 각 구성을 덮도록, 도전 재료를 함유하는 층을 성막한다. 도전 재료를 함유하는 층은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 도전 재료를 함유하는 층을 선택적으로 에칭하여 게이트 전극(348a) 및 도전층(348b)을 형성한다. 도전층(348b)은, 용량 소자의 전극으로서 기능한다. 또한, 게이트 전극(348a) 및 도전층(348b)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 게이트 전극(348a) 및 도전층(348b)이 형성된 후에, 게이트 전극(348a), 소스 전극 또는 드레인 전극(342a, 342b)을 마스크로 하여, 산화물 반도체막(344)에, n형의 도전성을 부여하는 도펀트를 첨가하고, 한 쌍의 도펀트 영역(349a, 349b)을 형성한다. 또한, 산화물 반도체막(344) 중, 도펀트 영역(349a)과 도펀트 영역(349b) 사이에 개재된 영역이, 채널 형성 영역이 된다. 또한, 채널 형성 영역은, 산화물 반도체막(344)에 있어서, 게이트 절연막(346)을 개재하여 게이트 전극(348a)과 중첩되는 영역에 형성된다.
도펀트 영역(349a, 349b)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 사용할 수 있다. 도펀트는, 예를 들면 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 사용할 수 있다. 예를 들면, 질소를 도펀트로서 사용한 경우, 도펀트 영역(349a, 349b) 중의 질소 원자의 농도는, 5×1019/c㎥ 이상 1×1022/c㎥ 이하인 것이 바람직하다. n형의 도전성을 부여하는 도펀트가 첨가되어 있는 도펀트 영역(349a, 349b)은, 산화물 반도체막(344) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 도펀트 영역(349a, 349b)을 산화물 반도체막(344)에 형성함으로써, 소스 전극 또는 드레인 전극(342a, 342b) 사이의 저항을 낮출 수 있다.
다음에, 게이트 절연막(346), 게이트 전극(348a), 및 도전층(348b) 위에, 절연막(350) 및 절연막(352)을 형성한다(도 8a 참조). 절연막(350) 및 절연막(352)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료, 폴리이미드, 아크릴 등의 유기 재료를 함유하는 재료를 사용하여 형성할 수 있다. 또한, 절연막(350) 및 절연막(352)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연막(350) 및 절연막(352)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감시키고, 동작의 고속화를 도모할 수 있기 때문이다. 예를 들면, 절연막(350)에, 무기 재료를 함유하는 재료를 사용하고, 절연막(352)에 유기 재료를 함유하는 재료를 사용할 수도 있다.
또한, 산화알루미늄막은, 수소나 물 등에 대한 블록킹 특성을 갖기 때문에, 절연막(350)으로서 사용함으로써, 반도체 장치의 외부로부터 혼입되는 수소나 물 등이, 산화물 반도체막(344)에 혼입되는 것을 방지할 수 있기 때문에, 바람직하다. 또한, 산화알루미늄막은, 산소에 대한 블록킹 특성도 갖기 때문에, 산화물 반도체막(344)에 함유되는 산소가 외방 확산되어 버리는 것을 억제할 수도 있다. 절연막(350)으로서, 산화알루미늄막을 사용함으로써, 수소나 물 등이 산화물 반도체막(344)에 혼입되는 것을 방지하는 동시에, 산화물 반도체막(344)에 함유되는 산소가 외방 확산되어 버리는 것을 억제할 수 있기 때문에, 트랜지스터의 전기적 특성이 변동되어 버리는 것을 억제할 수 있다.
다음에, 게이트 절연막(346), 절연막(350) 및 절연막(352)에, 소스 전극 또는 드레인 전극(342b), 또는 전극(342c)에까지 도달하는 개구를 형성한다. 상기 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다. 그 후, 소스 전극 또는 드레인 전극(342b) 및 전극(342c)에 접하는 도전 재료를 갖는 층을 형성한다. 다음에, 도전 재료를 갖는 층에 에칭 또는 CMP 처리함으로써, 전극(354a), 전극(354b)을 형성한다(도 8a 참조).
다음에, 절연막(352)을 덮고, 전극(354a) 및 전극(354b)과 접하도록, 배선(356)을 형성한다(도 8b 참조). 배선(356)은, PVD법이나, CVD법을 사용하여 도전 재료를 갖는 층을 형성한 후, 상기 도전 재료를 갖는 층을 패터닝함으로써 형성된다. 또한, 도전 재료를 갖는 층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
또한, 전극(354a), 전극(354b)을 사용하지 않고, 배선(356)을 형성해도 좋다. 예를 들면, 절연막(350)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게 형성하고, 그 후, 개구에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기에서는, 소스 전극 또는 드레인 전극(342b), 전극(342c))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
배선(356)을 형성함으로써, 하층에 형성된 트랜지스터와, 트랜지스터(104)의 소스 전극 또는 드레인 전극(342b)을, 접속할 수 있다(도 8b 참조).
이것에 의해, 고순도화된 산화물 반도체막(344)을 사용한 트랜지스터(104) 및 용량 소자(106)를 갖는 기억 소자가 완성된다(도 8b 참조).
이상의 공정에 의해, 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터 위에, 산화물 반도체 재료를 사용한 트랜지스터가 형성된 기억 소자를 제작할 수 있다.
상기의 제작 방법을 사용함으로써, 수소나 알칼리 금속의 불순물이 매우 저감된 산화물 반도체막(344)을 얻을 수 있다. 이와 같이 산화물 반도체막(344)에 함유되는 수소 농도는, 5×1019atoms/c㎥ 이하, 바람직하게는 5×1018atoms/c㎥ 이하, 보다 바람직하게는 5×1017atoms/c㎥ 이하로 할 수 있다. 또한, 산화물 반도체막(344) 중에 함유되는, Li, Na 등의 알칼리 금속, 및 Ca 등의 알칼리 토금속 등의 불순물은, 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의해 검출되는 Li가 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, Na가 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, K는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하인 것이 바람직하다.
이러한 산화물 반도체막(344)을 사용하여 트랜지스터(104)를 제작함으로써, 오프 전류가 매우 작은 트랜지스터를 제작할 수 있다. 구체적으로는, 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하로 할 수 있다. 이 오프 전류 밀도는, 결정성을 갖는 실리콘막에 채널이 형성되는 트랜지스터의 오프 전류 밀도와 비교하여 매우 낮은 값이다. 이와 같이, 트랜지스터(104)는, 오프 전류를 매우 작게 할 수 있기 때문에, 기억 소자로서 사용함으로써, 장기간에 걸쳐 기억 내용을 유지할 수 있다.
본 발명의 일 형태에 따른 기억 소자는, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터로 구성되는 래치 회로(101), 선택 회로(102), 선택 회로(103) 위에, 채널이 산화물 반도체막에 형성되는 트랜지스터(104) 및 트랜지스터(105), 용량 소자(106), 용량 소자(107)를 형성할 수 있다. 이와 같이, 채널이 산화물 반도체막에 형성되는 트랜지스터(104) 및 트랜지스터(105)는, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터 위에 적층하는 것이 가능하기 때문에, 3차원적으로 기억 소자를 구성할 수 있다. 따라서, 기억 소자의 2차원 평면의 면적을 대폭 삭감할 수 있다.
그런데, 비휘발성 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ(Magnetic Tunneling Junction) 소자)가 알려져 있다. MTJ 소자는, 절연막을 개재하여 상하에 배치되어 있는 막중의 스핀 방향이 평행하면 저저항 상태, 평행하지 않으면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 한편, 본 발명의 일 형태에 따른 기억 소자가 갖는 제 1 및 제 2 비휘발성 기억 회로는, 채널이 산화물 반도체막에 형성되는 트랜지스터를 이용한 것이기 때문에, 원리가 완전히 상이하다. 표 1은 MTJ 소자(표 중, 「스핀트로닉스(MTJ 소자)」로 나타낸다.)와, 상기 실시형태에서 나타내는 산화물 반도체를 사용한 제 1 및 제 2 비휘발성 기억 회로(표 중, 「OS/Si」로 나타낸다.)의 대비를 나타낸다.
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성이 소실되어 버린다고 하는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 상성이 양호하지만, 바이폴라 디바이스는 집적화에 적합하지 않다. 그리고, MTJ 소자는 기록 전류가 미소하다고는 해도 메모리의 대용량화에 의해 소비 전력이 증대되어 버리는 것과 같은 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약하고 강자계에 노출되면 스핀의 방향이 흐트러지기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자장 섭동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 집어 넣기 위해서는 상당한 주의를 요한다. MTJ 소자는 비트당 재료 비용에서 보아도 고가라고 생각된다.
한편, 상기 본 실시형태에서 나타내는 제 1 및 제 2 비휘발성 기억 회로가 갖는, 산화물 반도체를 사용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속산화물인 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 같다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 발생할 수 없는 것과 같은 특질을 가진다. 이것에 의해 실리콘 집적 회로와 매우 정합성이 양호하다고 할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, CPU 등의 신호 처리 회로 등에 적합한 산화물 재료에 관해서, 도 12 내지 도 15를 참조하여 설명한다.
CPU 등에 사용되는 트랜지스터에는, 높은 주파수대에서도 동작하는 것이 요구되는 경우가 있다. 상기 트랜지스터로서는, 전계 효과 이동도가 높은 트랜지스터를 적용하는 것이 바람직하다. 예를 들면, 상기 트랜지스터의 전계 효과 이동도는, 1 내지 30㎠/V·s 이상을 갖는 것이 바람직하다. 이러한 높은 전계 효과 이동도를 갖는 트랜지스터로서, 채널이 형성되는 산화물막에 CAAC(C Axis Aligned Crystal이라고도 한다.)를 가짐으로써 실현하는 것이 가능하다.
CAAC에 포함되는 결정 구조의 일례에 관해서 도 12 내지 도 14를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 12 내지 도 14는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 12에 있어서 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 12a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 나타낸다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 한다. 도 12a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 12a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 12a에 도시하는 소그룹은 전하가 0이다.
도 12b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 12b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 12b에 도시하는 구조를 취할 수 있다. 도 12b에 도시하는 소그룹은 전하가 0이다.
도 12c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 12c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 12c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 12c에 도시하는 소그룹은 전하가 0이다.
도 12d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 12d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 12d에 도시하는 소그룹은 전하가 +1이 된다.
도 12e에, 2개의 Zn을 함유하는 소그룹을 도시한다. 도 12e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 12e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다.)이라고 한다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 12a에 도시하는 6배위의 In의 상반분의 3개의 O는, 하방향에 각각 3개의 근접 In을 가지며, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 도 12b에 도시하는 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지며, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 12c에 도시하는 4배위의 Zn의 상반분의 1개의 O는, 하방향에 1개의 근접 Zn을 가지며, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 이것 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 13a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 13b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13c는, 도 13b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 13a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내며, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 13a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 13a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 13a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 12e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 13b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이것 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 14a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 14a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 14b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14c는, 도 14b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 14a에 도시한 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
CPU 등에 사용되는 트랜지스터에는, 높은 주파수대에서 동작 가능한 것이 요구된다. 그 경우의 트랜지스터의 전계 효과 이동도는, 30㎠/Vs 이상 갖는 것이 바람직하다. 이러한 전계 이동도를 갖는 트랜지스터로서, 산화물 반도체막을 CAAC로 함으로써 실현하는 것이 가능하다.
이러한 CAAC를, 채널이 형성되는 산화물막에 사용함으로써, 30㎠/Vs 이상의 전계 효과 이동도를 갖는 트랜지스터를 제작할 수 있다. 상기 트랜지스터는, 높은 주파수에서도 동작하는 것이 가능하기 때문에, CPU 등의 고주파수대에서 사용되는 트랜지스터로서, 적합하다.
(실시형태 4)
본 실시형태에서는, 도 1에 도시한 기억 소자(100)나, 도 4에 도시한 기억 장치(200)를 사용한 신호 처리 회로의 구성에 관해서 설명한다.
도 9에, 본 발명의 일 형태에 따른 신호 처리 회로의 일례를 도시한다. 신호 처리 회로는, 1개 또는 복수의 연산 회로와, 1개 또는 복수의 기억 장치를 적어도 가진다. 구체적으로, 도 9에 도시하는 신호 처리 회로(400)는, 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406), 전원 제어 회로(407), 기억 장치(408)를 가진다.
연산 회로(401), 연산 회로(402)는, 단순한 논리 연산을 행하는 논리 회로를 비롯하여, 가산기, 승산기, 또한 각종 연산 회로 등을 포함한다. 그리고, 기억 장치(403)는, 연산 회로(401)에 있어서의 연산 처리시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(404)는, 연산 회로(402)에 있어서의 연산 처리시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 장치(405)는 메인 메모리로서 사용할 수 있고, 제어 장치(406)가 실행하는 프로그램을 데이터로서 기억하거나, 또는 연산 회로(401), 연산 회로(402)로부터의 데이터를 기억할 수 있다.
제어 장치(406)는, 신호 처리 회로(400)가 갖는 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 9에서는, 제어 장치(406)가 신호 처리 회로(400)의 일부인 구성을 도시하고 있지만, 제어 장치(406)는 신호 처리 회로(400)의 외부에 형성되어 있어도 좋다.
또한, 기억 장치로의 전원 전압의 공급이 정지되는 것과 함께, 상기 기억 장치와 데이터의 교환을 행하는 연산 회로 또는 제어 회로로의, 전원 전압의 공급을 정지하도록 해도 좋다. 예를 들면, 연산 회로(401)와 기억 장치(403)에 있어서, 동작이 행해지지 않는 경우, 연산 회로(401) 및 기억 장치(403)로의 전원 전압의 공급을 정지하도록 해도 좋다.
또한, 전원 제어 회로(407)는, 신호 처리 회로(400)가 갖는 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406), 기억 장치(408)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(407)에 형성되어 있어도 좋고, 연산 회로(401), 연산 회로(402), 기억 장치(403), 기억 장치(404), 기억 장치(405), 제어 장치(406), 기억 장치(408)의 각각에 형성되어 있어도 좋다. 후자의 경우, 전원 제어 회로(407)는, 반드시 본 발명의 신호 처리 회로에 형성할 필요는 없다.
또한, 메인 메모리인 기억 장치(405)와, 제어 장치(406) 사이에, 캐시 메모리로서 기능하는 기억 장치(408)를 형성하는 것이 바람직하다. 캐시 메모리를 형성함으로써, 메인 메모리로의 저속의 액세스를 감소시켜 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 기억 장치(408)에, 본 발명의 일 형태에 따른 기억 장치(200)를 사용함으로써, 신호 처리 회로(400)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지전의 상태로 복귀할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 소자는, 소면적화가 도모되고 있다. 상기 기억 소자를 기억 장치로서 사용함으로써, 기억 장치를 고집적화할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 발명의 일 형태에 따른 기억 장치를 사용함으로써, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다. 특히 전력의 공급을 항상 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 형태에 따른 소비 전력이 낮은 기억 장치를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어지는 것과 같은 장점이 얻어진다. 또한, 오프 전류가 낮은 트랜지스터를 사용함으로써, 오프 전류의 높이를 커버하기 위한 용장 회로 설계가 불필요해지기 때문에, 기억 장치의 집적도를 높일 수 있고, 기억 장치를 고기능화시킬 수 있다.
본 발명의 일 형태에 따른 기억 장치는, 표시 장치, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따른 기억 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금자동입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 발명의 일 형태에 따른 기억 장치를, 휴대 전화, 스마트폰, 전자 서적 등의 휴대용 전자 기기에 응용한 경우에 관해서 설명한다.
도 10은, 휴대용 전자 기기의 블록도이다. 도 10에 도시하는 휴대용 전자 기기는 RF 회로(421), 아날로그 베이스 밴드 회로(422), 디지털 베이스 밴드 회로(423), 배터리(424), 전원 회로(425), 어플리케이션 프로세서(426), 플래시 메모리(430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438) 등으로 구성되어 있다. 디스플레이(433)는 표시부(434), 소스 드라이버(435), 게이트 드라이버(436)에 의해 구성되어 있다. 어플리케이션 프로세서(426)는 CPU(427), DSP(428), 인터페이스(429), 캐시 메모리(440)를 가지고 있다. 캐시 메모리(440)에는 본 발명의 일 형태에 따른 기억 장치를 채용함으로써, 어플리케이션 프로세서(426)의 소비 전력을 저감시킬 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지전의 상태로 복귀할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 소자는, 소면적화가 도모되고 있다. 상기 기억 소자를 기억 장치로서 사용함으로써, 기억 장치를 고집적화할 수 있다. 또한, 메모리 회로(432)는 DRAM으로 구성되어 있다.
도 11은 전자 서적의 블록도이다. 전자 서적은 배터리(451), 전원 회로(452), 마이크로 프로세서(453), 플래시 메모리(454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 디스플레이 컨트롤러(460)에 의해 구성된다. 마이크로 프로세서(453)에는, 캐시 메모리(461)가 포함되어 있다. 캐시 메모리(461)에는 본 발명의 일 형태에 따른 기억 장치를 채용함으로써, 마이크로 프로세서(453)의 소비 전력을 저감시킬 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지전의 상태로 복귀할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 소자는, 소면적화가 도모되고 있다. 상기 기억 소자를 기억 장치로서 사용함으로써, 기억 장치를 고집적화할 수 있다.
예를 들면, 유저가, 서적 데이터 중의 특정한 개소에 있어서, 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의해, 상기 개소와 그 이외의 개소의 차이를 명확히 하는 하이라이트 기능을 이용하는 경우, 서적 데이터 중 유저가 지정한 개소의 데이터를 기억할 필요가 있다. 메모리 회로(457)는, 상기 데이터를 일시적으로 기억하는 기능을 가진다. 또한, 상기 데이터를 장기간에 걸쳐 보존하는 경우에는, 플래시 메모리(454)에 상기 데이터를 복사해 두어도 좋다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
산화물 반도체로 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 여러 가지 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없는 것으로 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재하는 것으로 가정하면, 이하의 수학식으로 표현할 수 있다.
여기에서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래하는 것으로 가정하면, Levinson 모델에서는, 이하의 수학식으로 표기된다.
여기에서, e는 전기 소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체막이면, 채널의 두께는 반도체막의 두께와 동일하게 해도 지장이 없다. 선형 영역에 있어서의 드레인 전류(Id)는, 이하의 수학식이 된다.
여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다.
상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 이하와 같이 된다.
상기 수학식의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하고 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 3 및 수학식 4로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는, 이하의 수학식으로 나타내진다.
여기에서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 7의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 15에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트인 Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다. 이러한 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 15에 도시하는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체막 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 16 내지 도 18에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 19에 도시한다. 도 19에 도시하는 트랜지스터는 산화물 반도체막에 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)을 가진다. 반도체 영역(2103a) 및 반도체 영역(2103c)의 저항율은 2×10-3Ωcm으로 한다.
도 19a에 도시하는 트랜지스터는, 베이스 절연막(2101)과, 베이스 절연막(2101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(2102) 위에 형성된다. 트랜지스터는 반도체 영역(2103a), 반도체 영역(2103c)과, 이들 사이에 개재되며, 채널 형성 영역이 되는 진성의 반도체 영역(2103b)과, 게이트(2105)를 가진다. 게이트(2105)의 폭을 33nm으로 한다.
게이트(2105)와 반도체 영역(2103b) 사이에는, 게이트 절연막(2104)을 가지며, 또한, 게이트(2105)의 양측면에는 측벽 절연물(2106a) 및 측벽 절연물(2106b), 게이트(2105)의 상부에는, 게이트(2105)과 다른 배선과의 단락을 방지하기 위한 절연물(2107)을 가진다. 측벽 절연물의 폭은 5nm으로 한다. 또한, 반도체 영역(2103a) 및 반도체 영역(2103c)에 접하고, 소스(2108a) 및 드레인(2108b)을 가진다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 19b에 도시하는 트랜지스터는, 베이스 절연막(2101)과, 산화알루미늄으로 이루어지는 매립 절연물(2102) 위에 형성되고, 반도체 영역(2103a), 반도체 영역(2103c)과, 이들 사이에 개재된 진성의 반도체 영역(2103b)과, 폭 33nm의 게이트(2105)와 게이트 절연막(2104)과 측벽 절연물(2106a) 및 측벽 절연물(2106b)과 절연물(2107)과 소스(2108a) 및 드레인(2108b)을 갖는 점에서 도 19a에 도시하는 트랜지스터와 동일하다.
도 19a에 도시하는 트랜지스터와 도 19b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역의 도전형이다. 도 19a에 도시하는 트랜지스터에서는, 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)이지만, 도 19b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(2103b)이다. 즉, 도 19b에 도시하는 반도체층에 있어서, 반도체 영역(2103a)(반도체 영역(2103c))과 게이트(2105)가 Loff만큼 중첩되지 않는 영역이 형성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연물(2106a)(측벽 절연물(2106b))의 폭과 동일하다.
그밖의 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트인 Sentaurus Device를 사용하였다. 도 16은, 도 19a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 16a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 16b는 10nm으로 한 것이며, 도 16c는 5nm으로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
도 17은, 도 19b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 17a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 17b는 10nm으로 한 것이며, 도 17c는 5nm으로 한 것이다.
또한, 도 18은, 도 19b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 18a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 18b는 10nm으로 한 것이며, 도 18c는 5nm으로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 16에서는 80㎠/Vs 정도이지만, 도 17에서는 60㎠/Vs 정도, 도 18에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
(실시예 1)
In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체막을 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 함유되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리·오프화시키는 것이 가능해진다.
예를 들면, 도 20a 내지 도 20c는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 20a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8㎠/Vsec이 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 20b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 도시하는데, 전계 효과 이동도는 32.2㎠/Vsec가 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 20c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃로 스퍼터링 성막한 후, 650℃로 열처리를 했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체 중으로 들어가는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막후에 열처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수 있어 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능해질 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 함유되는 수소나 수산기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만아니라, 트랜지스터의 노멀리·오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 이동하고, 이러한 경향은 도 20a와 도 20b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막하고 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막후에 가열 처리를 행하고 있지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vg로 20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg로 -20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 21a에, 마이너스 BT 시험의 결과를 도 21b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 22a에, 마이너스 BT 시험의 결과를 도 22b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 열처리를 행한 후 산소를 함유하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화·탈수소화를 행한 후 산소를 산화물 반도체에 첨가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 가하기 위해서는, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체중 및 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/c㎥ 이상 2×1020/c㎥ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 함유시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1인 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)로 할로 패턴이 관측 된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의적이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하여 Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는, 먼저 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 23에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 함유시키지 않도록 하는 것, 또는 막 중에서 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해 트랜지스터의 노멀리·오프화를 도모할 수 있고, 산화물 반도체가 고순화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널폭 1㎛당 전류값을 나타낸다.
도 24에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 24에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27에서)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이러한 오프 전류값은, Si를 반도체막으로서 사용한 트랜지스터에 비해, 매우 낮은 것인 것은 명확하다.
무엇보다, 산화물 반도체막의 성막시에 수소나 수분이 막중에 혼입되지 않도록, 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막중에 함유되지 않도록 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 함유되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩되는 폭을 Lov라고 하고, 산화물 반도체막에 대해 한 쌍의 전극이 튀어나오는 것을 dW라고 한다.
도 25에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 26a에 기판 온도와 임계값 전압의 관계를, 도 26b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 26a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 26b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘려보낼 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
(실시예 2)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 관해서, 도 27 등을 사용하여 설명한다.
도 27은, 코플레너형인 톱 게이트·톱 컨택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 27a에 트랜지스터의 상면도를 도시한다. 또한, 도 27b에 도 27a의 일점 쇄선 A1-A2에 대응하는 단면 A1-A2를 도시한다.
도 27b에 도시하는 트랜지스터는, 기판(3100)과, 기판(3100) 위에 형성된 베이스 절연막(3102)과, 베이스 절연막(3102)의 주변에 형성된 보호 절연막(3104)과, 베이스 절연막(3102) 및 보호 절연막(3104) 위에 형성된 고저항 영역(3106a) 및 저저항 영역(3106b)을 갖는 산화물 반도체막(3106)과, 산화물 반도체막(3106) 위에 형성된 게이트 절연막(3108)과, 게이트 절연막(3108)을 개재하여 산화물 반도체막(3106)과 중첩되어 형성된 게이트 전극(3110)과, 게이트 전극(3110)의 측면과 접하여 형성된 측벽 절연막(3112)과, 적어도 저저항 영역(3106b)과 접하여 형성된 한 쌍의 전극(3114)과, 적어도 산화물 반도체막(3106), 게이트 전극(3110) 및 한 쌍의 전극(3114)을 덮고 형성된 층간 절연막(3116)과, 층간 절연막(3116)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(3114)의 한쪽과 접속하여 형성된 배선(3118)을 가진다.
또한, 도시하지 않지만, 층간 절연막(3116) 및 배선(3118)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(3116)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감시킬 수 있다.
(실시예 3)
본 실시예에서는, 상기와는 상이한 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 관해서 나타낸다.
도 28은, 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 28a는 트랜지스터의 상면도이다. 또한, 도 28b는 도 28a의 일점 쇄선 B1-B2에 대응하는 단면도이다.
도 28b에 도시하는 트랜지스터는, 기판(3600)과, 기판(3600) 위에 형성된 베이스 절연막(3602)과, 베이스 절연막(3602) 위에 형성된 산화물 반도체막(3606)과, 산화물 반도체막(3606)과 접하는 한 쌍의 전극(3614)과, 산화물 반도체막(3606) 및 한 쌍의 전극(3614) 위에 형성된 게이트 절연막(3608)과, 게이트 절연막(3608)을 개재하여 산화물 반도체막(3606)과 중첩되어 형성된 게이트 전극(3610)과, 게이트 절연막(3608) 및 게이트 전극(3610)을 덮고 형성된 층간 절연막(3616)과, 층간 절연막(3616)에 형성된 개구부를 통하여 한 쌍의 전극(3614)과 접속하는 배선(3618)과, 층간 절연막(3616) 및 배선(3618)을 덮고 형성된 보호막(3620)을 가진다.
기판(3600)으로서는 유리 기판을, 베이스 절연막(3602)으로서는 산화실리콘막을, 산화물 반도체막(3606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(3614)으로서는 텅스텐막을, 게이트 절연막(3608)으로서는 산화실리콘막을, 게이트 전극(3610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(3616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(3618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를, 보호막(3620)으로서는 폴리이미드막을, 각각 사용하였다.
또한, 도 28a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(3610)과 한 쌍의 전극(3614)의 중첩되는 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막(3606)에 대해 한 쌍의 전극(3614)이 튀어나오는 것을 dW라고 한다.
100; 기억 소자 101; 래치 회로
102; 선택 회로 103; 선택 회로
104; 트랜지스터 105; 트랜지스터
106; 용량 소자 107; 용량 소자
108; 트랜지스터 109; 트랜지스터
110; 트랜지스터 111; 트랜지스터
112; 트랜지스터 113; 트랜지스터
114; 인버터 121; 비휘발성 기억 회로
122; 비휘발성 기억 회로 150; 기억 소자
200; 기억 장치 210; 메모리 셀 어레이
211; 구동 회로 212; 구동 회로
300; 기판 302; 보호층
304; 반도체 영역 306; 소자 분리 절연막
308; 게이트 절연막 310; 게이트 전극
316; 채널 형성 영역 320; 불순물 영역
322; 금속층 324; 금속 화합물 영역
328; 절연막 329; 전극
330a; 소스 전극 또는 드레인 전극 330b; 소스 전극 또는 드레인 전극
336a; 도전층 336b; 도전층
336c; 도전층 340; 절연막
342a; 소스 전극 또는 드레인 전극 342b; 소스 전극 또는 드레인 전극
342c; 전극 354a; 전극
354b; 전극 344; 산화물 반도체막
346; 게이트 절연막 348a; 게이트 전극
348b; 도전층 350; 절연막
352; 절연막 356; 배선
400; 신호 처리 회로 401; 연산 회로
402; 연산 회로 403; 기억 장치
404; 기억 장치 405; 기억 장치
406; 제어 장치 407; 전원 제어 회로
408; 기억 장치 421; RF 회로
422; 아날로그 베이스 밴드 회로 423; 디지털 베이스 밴드 회로
424; 배터리 425; 전원 회로
426; 어플리케이션 프로세서 427; CPU
428; DSP 429; 인터페이스
430; 플래시 메모리 431; 디스플레이 컨트롤러
432; 메모리 회로 433; 디스플레이
434; 표시부 435; 소스 드라이버
436; 게이트 드라이버 437; 음성 회로
438; 키보드 439; 터치 센서
451; 배터리 452; 전원 회로
453; 마이크로 프로세서 454; 플래시 메모리
455; 음성 회로 456; 키보드
457; 메모리 회로 458; 터치 패널
459; 디스플레이 460; 디스플레이 컨트롤러
2101; 베이스 절연막 2102; 매립 절연물
2103a; 반도체 영역 2103b; 반도체 영역
2103c; 반도체 영역 2104; 게이트 절연막
2105; 게이트 2106a; 측벽 절연물
2106b; 측벽 절연물 2107; 절연물
2108a; 소스 2108b; 드레인
3100; 기판 3102; 베이스 절연막
3104; 보호 절연막 3106; 산화물 반도체막
3106a; 고저항 영역 3106b; 저저항 영역
3108; 게이트 절연막 3110; 게이트 전극
3112; 측벽 절연막 3114; 전극
3116; 층간 절연막 3118; 배선
3600; 기판 3602; 베이스 절연막
3606; 산화물 반도체막 3608; 게이트 절연막
3610; 게이트 전극 3614; 전극
3616; 층간 절연막 3618; 배선
3620; 보호막
102; 선택 회로 103; 선택 회로
104; 트랜지스터 105; 트랜지스터
106; 용량 소자 107; 용량 소자
108; 트랜지스터 109; 트랜지스터
110; 트랜지스터 111; 트랜지스터
112; 트랜지스터 113; 트랜지스터
114; 인버터 121; 비휘발성 기억 회로
122; 비휘발성 기억 회로 150; 기억 소자
200; 기억 장치 210; 메모리 셀 어레이
211; 구동 회로 212; 구동 회로
300; 기판 302; 보호층
304; 반도체 영역 306; 소자 분리 절연막
308; 게이트 절연막 310; 게이트 전극
316; 채널 형성 영역 320; 불순물 영역
322; 금속층 324; 금속 화합물 영역
328; 절연막 329; 전극
330a; 소스 전극 또는 드레인 전극 330b; 소스 전극 또는 드레인 전극
336a; 도전층 336b; 도전층
336c; 도전층 340; 절연막
342a; 소스 전극 또는 드레인 전극 342b; 소스 전극 또는 드레인 전극
342c; 전극 354a; 전극
354b; 전극 344; 산화물 반도체막
346; 게이트 절연막 348a; 게이트 전극
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352; 절연막 356; 배선
400; 신호 처리 회로 401; 연산 회로
402; 연산 회로 403; 기억 장치
404; 기억 장치 405; 기억 장치
406; 제어 장치 407; 전원 제어 회로
408; 기억 장치 421; RF 회로
422; 아날로그 베이스 밴드 회로 423; 디지털 베이스 밴드 회로
424; 배터리 425; 전원 회로
426; 어플리케이션 프로세서 427; CPU
428; DSP 429; 인터페이스
430; 플래시 메모리 431; 디스플레이 컨트롤러
432; 메모리 회로 433; 디스플레이
434; 표시부 435; 소스 드라이버
436; 게이트 드라이버 437; 음성 회로
438; 키보드 439; 터치 센서
451; 배터리 452; 전원 회로
453; 마이크로 프로세서 454; 플래시 메모리
455; 음성 회로 456; 키보드
457; 메모리 회로 458; 터치 패널
459; 디스플레이 460; 디스플레이 컨트롤러
2101; 베이스 절연막 2102; 매립 절연물
2103a; 반도체 영역 2103b; 반도체 영역
2103c; 반도체 영역 2104; 게이트 절연막
2105; 게이트 2106a; 측벽 절연물
2106b; 측벽 절연물 2107; 절연물
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3104; 보호 절연막 3106; 산화물 반도체막
3106a; 고저항 영역 3106b; 저저항 영역
3108; 게이트 절연막 3110; 게이트 전극
3112; 측벽 절연막 3114; 전극
3116; 층간 절연막 3118; 배선
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3606; 산화물 반도체막 3608; 게이트 절연막
3610; 게이트 전극 3614; 전극
3616; 층간 절연막 3618; 배선
3620; 보호막
Claims (10)
- 기억 소자에 있어서:
제 1 제어 신호에 따라 제 1 데이터 신호를 출력하는 제 1 선택 회로;
상기 제 1 제어 신호에 따라 상기 제 1 데이터 신호의 반전 신호인 제 2 데이터 신호를 출력하는 제 2 선택 회로;
상기 제 1 데이터 신호 및 상기 제 2 데이터 신호가 입력되고, 전원 전압이 공급되는 기간에만 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 유지하는 래치 회로;
제 2 제어 신호에 따라, 상기 래치 회로에 유지된 상기 제 1 데이터 신호가 입력되는 제 1 비휘발성 기억 회로; 및
상기 제 2 제어 신호에 따라, 상기 래치 회로에 유지된 상기 제 2 데이터 신호가 입력되는 제 2 비휘발성 기억 회로를 포함하고,
상기 전원 전압의 공급이 정지된 후에도 상기 제 1 비휘발성 기억 회로는 상기 제 1 데이터 신호를 유지하고 상기 제 2 비휘발성 기억 회로는 상기 제 2 데이터 신호를 유지하고,
상기 제 1 비휘발성 기억 회로는 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
상기 제 2 비휘발성 기억 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
상기 제 1 용량 소자의 제 1 전극은 상기 제 1 트랜지스터에 전기적으로 접속되고, 상기 제 1 용량 소자의 제 2 전극은 전원선에 전기적으로 접속되고,
상기 제 2 용량 소자의 제 1 전극은 상기 제 2 트랜지스터에 전기적으로 접속되고, 상기 제 2 용량 소자의 제 2 전극은 상기 전원선에 전기적으로 접속되고,
상기 전원선에는 일정한 전위가 공급되고,
상기 래치 회로의 적어도 하나의 트랜지스터의 채널 형성 영역은 단결정 실리콘으로 형성되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 채널은 산화물 반도체막에 형성되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 래치 회로 위에 위치되는, 기억 소자. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 1 선택 회로 및 상기 제 2 선택 회로 각각은 적어도 하나의 트랜지스터를 포함하고,
상기 적어도 하나의 트랜지스터의 채널은 산화물 반도체 이외의 반도체에 형성되는, 기억 소자. - 삭제
- 기억 소자에 있어서:
제 1 제어 신호에 따라 제 1 데이터 신호를 출력하는 제 1 선택 회로로서, 두 개의 트랜지스터들을 포함하는, 상기 제 1 선택 회로;
상기 제 1 제어 신호에 따라 상기 제 1 데이터 신호의 반전 신호인 제 2 데이터 신호를 출력하는 제 2 선택 회로로서, 두 개의 트랜지스터들을 포함하는, 상기 제 2 선택 회로;
상기 제 1 데이터 신호 및 상기 제 2 데이터 신호가 입력되고, 전원 전압이 공급되는 기간에만 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 유지하는 래치 회로;
제 2 제어 신호에 따라, 상기 래치 회로에 유지된 상기 제 1 데이터 신호가 입력되는 제 1 비휘발성 기억 회로; 및
상기 제 2 제어 신호에 따라, 상기 래치 회로에 유지된 상기 제 2 데이터 신호가 입력되는 제 2 비휘발성 기억 회로를 포함하고,
상기 전원 전압의 공급이 정지된 후에도 상기 제 1 비휘발성 기억 회로는 상기 제 1 데이터 신호를 유지하고 상기 제 2 비휘발성 기억 회로는 상기 제 2 데이터 신호를 유지하고,
상기 제 1 비휘발성 기억 회로는 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
상기 제 2 비휘발성 기억 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
상기 제 1 용량 소자의 제 1 전극은 상기 제 1 트랜지스터에 전기적으로 접속되고, 상기 제 1 용량 소자의 제 2 전극은 전원선에 전기적으로 접속되고,
상기 제 2 용량 소자의 제 1 전극은 상기 제 2 트랜지스터에 전기적으로 접속되고, 상기 제 2 용량 소자의 제 2 전극은 상기 전원선에 전기적으로 접속되고,
상기 전원선에는 일정한 전위가 공급되고,
상기 래치 회로의 적어도 하나의 트랜지스터의 채널 형성 영역은 단결정 실리콘으로 형성되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 채널은 산화물 반도체막에 형성되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 래치 회로 위에 위치되는, 기억 소자. - 삭제
- 삭제
- 제 6 항에 있어서,
상기 제 1 선택 회로 및 상기 제 2 선택 회로의 상기 두 개의 트랜지스터들의 각각의 채널은 산화물 반도체 이외의 반도체에 형성되는, 기억 소자. - 제 1 항 또는 제 6 항에 따른 상기 기억 소자를 포함하는, 기억 장치.
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