JP6005388B2 - 半導体装置及び半導体装置の作製方法 - Google Patents
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Description
本実施の形態では、本発明の一態様に係る記憶素子について、図1乃至図4を参照して説明する。
図1に、本発明の一態様に係る記憶素子の一例を示す。図1に示す記憶素子100は、ラッチ回路101と、選択回路102と、選択回路103と、第1の不揮発性記憶回路121と、第2の不揮発性記憶回路122と、を有する。
次に、図1に示す記憶素子の駆動方法について、図2を参照して説明する。図2は、図1に示す記憶素子のタイミングチャートである。
次に、本発明の一態様に係る記憶素子の他の一例について、図3を参照して説明する。
次に、図3に示す記憶素子150の駆動方法について、図2を参照して説明する。
次に、図1及び図3に示す記憶素子の応用例について、図4を参照して説明する。図1及び図3に示す記憶素子100及び記憶素子150を集積化することにより、記憶装置200を作製することができる。
本実施の形態では、実施の形態1に示す記憶素子の作製方法の一例について図5乃至図8を参照して説明する。はじめに、記憶素子の下部に形成されるトランジスタ108の作製方法について説明し、その後、上部に形成されるトランジスタ104及び容量素子106の作製方法について説明する。なお、トランジスタ109、トランジスタ110、トランジスタ111、トランジスタ112、トランジスタ113は、トランジスタ108と同様に作製することができ、トランジスタ105及び容量素子107は、トランジスタ104及び容量素子106と同様に作製することができる。
まず、基板300を用意する(図5(A)参照)。基板300としては、酸化物半導体以外の半導体材料を用いることができる。例えば、基板300として、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、基板300として、SOI基板も適用することができる。なお、一般に「SOI基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「SOI基板」が有する半導体膜は、シリコン層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成も含む。なお、基板300は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料を含む基板300とも記す。ここでは、基板300として、単結晶シリコン基板を用いる場合について示す。
まず、絶縁膜340、電極329などの上に酸化物半導体膜を成膜する。
(a−A)2+(b−B)2+(c−C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
本実施の形態では、CPUなどの信号処理回路などに好適な酸化物材料について、図12乃至図15を参照して説明する。
本実施の形態では、図1で示した記憶素子100や、図4で示した記憶装置200を用いた信号処理回路の構成について説明する。
本発明の一態様に係る記憶装置を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い記憶装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、記憶装置の集積度を高めることができ、記憶装置を高機能化させることができる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
線形領域におけるドレイン電流Idは、以下の式となる。
上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
101 ラッチ回路
102 選択回路
103 選択回路
104 トランジスタ
105 トランジスタ
106 容量素子
107 容量素子
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
113 トランジスタ
114 インバータ
121 不揮発性記憶回路
122 不揮発性記憶回路
150 記憶素子
200 記憶装置
210 メモリセルアレイ
211 駆動回路
212 駆動回路
300 基板
302 保護層
304 半導体領域
306 素子分離絶縁膜
308 ゲート絶縁膜
310 ゲート電極
316 チャネル形成領域
320 不純物領域
322 金属層
324 金属化合物領域
328 絶縁膜
329 電極
330a ソース電極又はドレイン電極
330b ソース電極又はドレイン電極
336a 導電層
336b 導電層
336c 導電層
340 絶縁膜
342a ソース電極又はドレイン電極
342b ソース電極又はドレイン電極
342c 電極
354a 電極
354b 電極
344 酸化物半導体膜
346 ゲート絶縁膜
348a ゲート電極
348b 導電層
350 絶縁膜
352 絶縁膜
356 配線
400 信号処理回路
401 演算回路
402 演算回路
403 記憶装置
404 記憶装置
405 記憶装置
406 制御装置
407 電源制御回路
408 記憶装置
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
451 バッテリー
452 電源回路
453 マイクロプロセッサ
454 フラッシュメモリ
455 音声回路
456 キーボード
457 メモリ回路
458 タッチパネル
459 ディスプレイ
460 ディスプレイコントローラ
2101 下地絶縁膜
2102 埋め込み絶縁物
2103a 半導体領域
2103b 半導体領域
2103c 半導体領域
2104 ゲート絶縁膜
2105 ゲート
2106a 側壁絶縁物
2106b 側壁絶縁物
2107 絶縁物
2108a ソース
2108b ドレイン
3100 基板
3102 下地絶縁膜
3104 保護絶縁膜
3106 酸化物半導体膜
3106a 高抵抗領域
3106b 低抵抗領域
3108 ゲート絶縁膜
3110 ゲート電極
3112 側壁絶縁膜
3114 電極
3116 層間絶縁膜
3118 配線
3600 基板
3602 下地絶縁膜
3606 酸化物半導体膜
3608 ゲート絶縁膜
3610 ゲート電極
3614 電極
3616 層間絶縁膜
3618 配線
3620 保護膜
Claims (10)
- 第1の選択回路と、
第2の選択回路と、
ラッチ回路と、
第1の回路と、
第2の回路と、を有する半導体装置であって、
前記第1の回路は、第1のトランジスタと、第1の容量素子と、を有し、
前記第2の回路は、第2のトランジスタと、第2の容量素子と、を有し、
前記第1の選択回路は、第1の制御信号に応じて第1のデータ信号を前記ラッチ回路に書き込む機能を有し、
前記第2の選択回路は、前記第1の制御信号に応じて前記第1のデータ信号の反転信号である第2のデータ信号を前記ラッチ回路に書き込む機能を有し、
前記ラッチ回路は、前記半導体装置に電源電圧が供給されている期間において、前記第1のデータ信号及び前記第2のデータ信号を保持する機能を有し、
前記第1のトランジスタは、前記ラッチ回路に保持されている前記第1のデータ信号を第2の制御信号に応じて前記第1の容量素子に入力する機能を有し、
前記第2のトランジスタは、前記ラッチ回路に保持されている前記第2のデータ信号を前記第2の制御信号に応じて前記第2の容量素子に入力する機能を有し、
前記第1の回路は、前記半導体装置に前記電源電圧が供給されていない期間において、前記第1のデータ信号を保持する機能を有し、
前記第2の回路は、前記半導体装置に前記電源電圧が供給されていない期間において、前記第2のデータ信号を保持する機能を有し、
前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体膜にチャネル形成領域を有し、
前記第1のトランジスタ及び前記第2のトランジスタは、前記ラッチ回路が有するトランジスタの上層に位置することを特徴とする半導体装置。 - 請求項1において、
前記第1の容量素子及び前記第2の容量素子は、前記ラッチ回路が有するトランジスタの上層に位置することを特徴とする半導体装置。 - 第1の選択回路と、
第2の選択回路と、
ラッチ回路と、
第1の回路と、
第2の回路と、を有する半導体装置であって、
前記第1の回路は、第1のトランジスタと、第1の容量素子と、を有し、
前記第2の回路は、第2のトランジスタと、第2の容量素子と、を有し、
前記第1の選択回路は、第1の制御信号に応じて第1のデータ信号を前記ラッチ回路に書き込む機能を有し、
前記第2の選択回路は、前記第1の制御信号に応じて前記第1のデータ信号の反転信号である第2のデータ信号を前記ラッチ回路に書き込む機能を有し、
前記ラッチ回路は、前記半導体装置に電源電圧が供給されている期間において、前記第1のデータ信号及び前記第2のデータ信号を保持する機能を有し、
前記第1のトランジスタは、前記ラッチ回路に保持されている前記第1のデータ信号を第2の制御信号に応じて前記第1の容量素子に入力する機能を有し、
前記第2のトランジスタは、前記ラッチ回路に保持されている前記第2のデータ信号を前記第2の制御信号に応じて前記第2の容量素子に入力する機能を有し、
前記第1の回路は、前記半導体装置に前記電源電圧が供給されていない期間において、前記第1のデータ信号を保持する機能を有し、
前記第2の回路は、前記半導体装置に前記電源電圧が供給されていない期間において、前記第2のデータ信号を保持する機能を有し、
前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体膜にチャネル形成領域を有し、
前記第1の容量素子及び前記第2の容量素子は、前記ラッチ回路が有するトランジスタの上層に位置することを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一において、
前記第1の容量素子は、第1の電極と、絶縁膜と、前記絶縁膜を介して前記第1の電極と重なる領域を有する第2の電極と、を有し、
前記絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、または酸化タンタルのいずれか一を含むことを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一において、
前記第1の容量素子が有する第1の電極は、前記第1のトランジスタが有するソース又はドレインの一方に電気的に接続され、
前記第2の容量素子が有する第1の電極は、前記第2のトランジスタが有するソース又はドレインの一方に電気的に接続され、
前記第1のデータ信号が前記第2の制御信号に応じて前記第1の容量素子に入力される期間において、前記第1の容量素子が有する第2の電極には、一定の電圧が供給され、
前記第2のデータ信号が前記第2の制御信号に応じて前記第2の容量素子に入力される期間において、前記第2の容量素子が有する第2の電極には、前記一定の電圧が供給されることを特徴とする半導体装置。 - 第1の選択回路と、
第2の選択回路と、
ラッチ回路と、
第1の回路と、
第2の回路と、を有する半導体装置であって、
前記第1の回路は、第1のトランジスタと、第1の容量素子と、を有し、
前記第2の回路は、第2のトランジスタと、第2の容量素子と、を有し、
前記第1の選択回路は、第1の制御信号に応じて第1のデータ信号を前記ラッチ回路に書き込む機能を有し、
前記第2の選択回路は、前記第1の制御信号に応じて前記第1のデータ信号の反転信号である第2のデータ信号を前記ラッチ回路に書き込む機能を有し、
前記ラッチ回路は、前記半導体装置に電源電圧が供給されている期間において、前記第1のデータ信号及び前記第2のデータ信号を保持する機能を有し、
前記第1のトランジスタは、前記ラッチ回路に保持されている前記第1のデータ信号を第2の制御信号に応じて前記第1の容量素子に入力する機能を有し、
前記第2のトランジスタは、前記ラッチ回路に保持されている前記第2のデータ信号を前記第2の制御信号に応じて前記第2の容量素子に入力する機能を有し、
前記第1の回路は、前記半導体装置に前記電源電圧が供給されていない期間において、前記第1のデータ信号を保持する機能を有し、
前記第2の回路は、前記半導体装置に前記電源電圧が供給されていない期間において、前記第2のデータ信号を保持する機能を有し、
前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体膜にチャネル形成領域を有し、
前記第1の容量素子が有する第1の電極は、前記第1のトランジスタが有するソース又はドレインの一方に電気的に接続され、
前記第2の容量素子が有する第1の電極は、前記第2のトランジスタが有するソース又はドレインの一方に電気的に接続され、
前記第1のデータ信号が前記第2の制御信号に応じて前記第1の容量素子に入力される期間において、前記第1の容量素子が有する第2の電極には、一定の電圧が供給され、
前記第2のデータ信号が前記第2の制御信号に応じて前記第2の容量素子に入力される期間において、前記第2の容量素子が有する第2の電極には、前記一定の電圧が供給されることを特徴とする半導体装置。 - 請求項6において、
前記第1の容量素子は、第1の電極と、絶縁膜と、前記絶縁膜を介して前記第1の電極と重なる領域を有する第2の電極と、を有し、
前記絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、または酸化タンタルのいずれか一を含むことを特徴とする半導体装置。 - 請求項1乃至請求項7のいずれか一において、
前記ラッチ回路が有するトランジスタは、単結晶シリコンをチャネル形成領域に含むことを特徴とする半導体装置。 - 請求項1乃至請求項8のいずれか一において、
前記酸化物半導体膜は、前記酸化物半導体膜の表面に概略垂直な方向に沿ってc軸が配向した結晶を有することを特徴とする半導体装置。 - 前記酸化物半導体膜は、水素を除去する工程と、前記水素を除去する工程の後に酸素を供給することで酸素欠損を低減する工程と、を経て形成されたものであることを特徴とする、請求項1乃至請求項9に記載の半導体装置の作製方法。
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