JP2836628B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔概要〕 半導体メモリ装置、特に、SRAM装置におけるフリップ
フロップ型メモリセルの構造に関し、 基板上に占めるセルの面積を小さくしてチップサイズ
を小型化し、ひいてはコストの低減化を図ることを目的
とし、 前記メモリセルが、各々の一端が接地された１対の駆
動素子からなるフリップフロップと、該駆動素子の各々
の他端と直列に接続された１対の負荷素子と、前記駆動
素子の各々の他端と１対の相補ビット線の間に接続され
た１対の転送素子を有し、前記駆動素子としてリーク電
流が比較的小さいトランジスタを用い、前記転送素子と
してリーク電流が比較的大きいトランジスタを用い、前
記駆動用トランジスタ素子の領域上部に前記負荷素子の
領域を設け、且つ前記駆動用トランジスタ素子の領域上
部に前記転送用トランジスタ素子の各領域を設けるよう
に構成する。
フロップ型メモリセルの構造に関し、 基板上に占めるセルの面積を小さくしてチップサイズ
を小型化し、ひいてはコストの低減化を図ることを目的
とし、 前記メモリセルが、各々の一端が接地された１対の駆
動素子からなるフリップフロップと、該駆動素子の各々
の他端と直列に接続された１対の負荷素子と、前記駆動
素子の各々の他端と１対の相補ビット線の間に接続され
た１対の転送素子を有し、前記駆動素子としてリーク電
流が比較的小さいトランジスタを用い、前記転送素子と
してリーク電流が比較的大きいトランジスタを用い、前
記駆動用トランジスタ素子の領域上部に前記負荷素子の
領域を設け、且つ前記駆動用トランジスタ素子の領域上
部に前記転送用トランジスタ素子の各領域を設けるよう
に構成する。
本発明は、半導体メモリ装置に関し、特に、スタティ
ック・ランダム・アクセス・メモリ（SRAM）装置におけ
るフリップフロップ（FF）型メモリセルの構造に関す
る。
ック・ランダム・アクセス・メモリ（SRAM）装置におけ
るフリップフロップ（FF）型メモリセルの構造に関す
る。
第７図に示されるように、典型的なFF型メモリセル
（SRAMセル）は、FFを構成する１対の駆動用ｎチャネル
トランジスタQ1,Q2および１対の負荷素子（例えば抵抗
器）R1,R2と、該FFの１対の入出力ノードN1,N2を１対の
相補ビット線BL1,BL2に結合するための１対の転送用ｎ
チャネルトランジスタQ3,Q4の合計６個の素子から構成
されている。これに対し、典型的なダイナミック・ラン
ダム・アクセス・メモリ（DRAM）セルは、情報を記憶す
るためのキャパシタと、該キャパシタをビット線に結合
するための転送用トランジスタの合計２個の素子から構
成される。
（SRAMセル）は、FFを構成する１対の駆動用ｎチャネル
トランジスタQ1,Q2および１対の負荷素子（例えば抵抗
器）R1,R2と、該FFの１対の入出力ノードN1,N2を１対の
相補ビット線BL1,BL2に結合するための１対の転送用ｎ
チャネルトランジスタQ3,Q4の合計６個の素子から構成
されている。これに対し、典型的なダイナミック・ラン
ダム・アクセス・メモリ（DRAM）セルは、情報を記憶す
るためのキャパシタと、該キャパシタをビット線に結合
するための転送用トランジスタの合計２個の素子から構
成される。
従来の方式ではメモリセルの各素子は同じシリコン基
板上に形成されるため、SRAMセルの場合、DRAMセルに比
して素子数が多いために、シリコン基板上に占めるセル
の面積は必然的に大きくなってしまう。従って、同じセ
ル容量（すなわち集積度）の製品を作ると、SRAMの場合
には相対的にチップサイズが大きくなり、そのためにコ
ストも高くなってしまうという問題がある。そこで、よ
り占有面積の小さいメモリセルの新規な構造および方式
が求められている。
板上に形成されるため、SRAMセルの場合、DRAMセルに比
して素子数が多いために、シリコン基板上に占めるセル
の面積は必然的に大きくなってしまう。従って、同じセ
ル容量（すなわち集積度）の製品を作ると、SRAMの場合
には相対的にチップサイズが大きくなり、そのためにコ
ストも高くなってしまうという問題がある。そこで、よ
り占有面積の小さいメモリセルの新規な構造および方式
が求められている。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、基板上に占めるセルの面積を小さくしてチ
ップサイズを小型化し、ひいてはコストの低減化を図る
ことができる半導体メモリ装置を提供することを目的と
している。
れたもので、基板上に占めるセルの面積を小さくしてチ
ップサイズを小型化し、ひいてはコストの低減化を図る
ことができる半導体メモリ装置を提供することを目的と
している。
FF型セル（第７図参照）は、大別して、１対の駆動用
ｎチャネルトランジスタ（駆動素子部）と、該駆動素子
部に対応する１対の負荷素子部と、FFの１対の入出力ノ
ードを１対の相補ビット線に結合するための１対の転送
用ｎチャネルトランジスタ（転送素子部）の３つの部分
より成っている。
ｎチャネルトランジスタ（駆動素子部）と、該駆動素子
部に対応する１対の負荷素子部と、FFの１対の入出力ノ
ードを１対の相補ビット線に結合するための１対の転送
用ｎチャネルトランジスタ（転送素子部）の３つの部分
より成っている。
ここで各素子部は、以下の大小関係に基づいてリーク
電流が許容されている。すなわち、データを保持してい
る時およびデータ読み出し時においては、 （駆動素子部）《（転送素子部）＜（負荷素子部） の関係があり、一方、データ書き込み時においては、 （駆動素子部）＋（転送素子部）《（負荷素子部） の関係がある。
電流が許容されている。すなわち、データを保持してい
る時およびデータ読み出し時においては、 （駆動素子部）《（転送素子部）＜（負荷素子部） の関係があり、一方、データ書き込み時においては、 （駆動素子部）＋（転送素子部）《（負荷素子部） の関係がある。
つまり、駆動素子部のリーク電流に関しては条件的に
極めてクリティカルであるが、転送素子部のリーク電流
については、負荷素子部のリーク電流よりも小さい限
り、駆動素子部のリーク電流より大きくてもよい。
極めてクリティカルであるが、転送素子部のリーク電流
については、負荷素子部のリーク電流よりも小さい限
り、駆動素子部のリーク電流より大きくてもよい。
一方、トランジスタのβ（電流増幅率）については、 （転送素子部）＜1/4×（駆動素子部） の関係があり、また、トランジスタのVth（スレッショ
ルドレベル）については、 （駆動素子部）≧0.7V の関係がある。
ルドレベル）については、 （駆動素子部）≧0.7V の関係がある。
従って、駆動素子部のトランジスタについては、リー
ク電流が小さく、且つ、βおよびVth共に大きいバルク
型のトランジスタ（通常の基板上に形成されたトランジ
スタ）しか使用できないが、転送素子部のトランジスタ
については、リーク電流が大きいTFT（薄膜型トランジ
スタ）の形態を採ることができる。同様に、負荷素子部
についてもリーク電流が大きいTFT（薄膜型トランジス
タ）の形態を採ることができる。なお、転送素子部のTF
T（ｎチャネルMOSトランジスタ）は、μｅ（移動度）＞
30、β＞20μ、（リーク電流）≦100pAであれば全く問
題がない。
ク電流が小さく、且つ、βおよびVth共に大きいバルク
型のトランジスタ（通常の基板上に形成されたトランジ
スタ）しか使用できないが、転送素子部のトランジスタ
については、リーク電流が大きいTFT（薄膜型トランジ
スタ）の形態を採ることができる。同様に、負荷素子部
についてもリーク電流が大きいTFT（薄膜型トランジス
タ）の形態を採ることができる。なお、転送素子部のTF
T（ｎチャネルMOSトランジスタ）は、μｅ（移動度）＞
30、β＞20μ、（リーク電流）≦100pAであれば全く問
題がない。
従って本発明によれば、フリップフロップ型メモリセ
ルを備えた半導体メモリ装置であって、前記メモリセル
が、各々の一端が接地された１対の駆動素子からなるフ
リップフロップと、前記駆動素子の各々の他端と直列に
接続された１対の負荷素子と、前記駆動素子の各々の他
端と１対の相補ビット線の間に接続された１対の転送素
子を有し、前記駆動素子としてリーク電流が比較的小さ
いトランジスタを用い、前記転送素子としてリーク電流
が比較的大きいトランジスタを用い、前記駆動用トラン
ジスタ素子の領域上部に前記負荷素子の領域を設け、且
つ前記駆動用トランジスタ素子の領域上部に前記転送用
トランジスタ素子の各領域を設けたことを特徴とする半
導体メモリ装置が提供される。
ルを備えた半導体メモリ装置であって、前記メモリセル
が、各々の一端が接地された１対の駆動素子からなるフ
リップフロップと、前記駆動素子の各々の他端と直列に
接続された１対の負荷素子と、前記駆動素子の各々の他
端と１対の相補ビット線の間に接続された１対の転送素
子を有し、前記駆動素子としてリーク電流が比較的小さ
いトランジスタを用い、前記転送素子としてリーク電流
が比較的大きいトランジスタを用い、前記駆動用トラン
ジスタ素子の領域上部に前記負荷素子の領域を設け、且
つ前記駆動用トランジスタ素子の領域上部に前記転送用
トランジスタ素子の各領域を設けたことを特徴とする半
導体メモリ装置が提供される。
上述した構成によれば、駆動素子部のトランジスタを
基板上に形成した後、その領域上に重ねて、転送素子部
のトランジスタと負荷素子をTFTの形態で形成すること
ができる。つまり、立体構造を採ることができるので、
基板上で２素子分（１対の駆動用トランジスタ素子）の
スペースに、６素子から成るSRAMセルを形成することが
可能となる。
基板上に形成した後、その領域上に重ねて、転送素子部
のトランジスタと負荷素子をTFTの形態で形成すること
ができる。つまり、立体構造を採ることができるので、
基板上で２素子分（１対の駆動用トランジスタ素子）の
スペースに、６素子から成るSRAMセルを形成することが
可能となる。
これによって、基板上に占めるメモリセルの面積を従
来形に比して約1/3に小さくすることができ、ひいては
チップサイズの小型化を図ることが可能となる。これ
は、高集積化およびコストの低減化に寄与するものであ
る。
来形に比して約1/3に小さくすることができ、ひいては
チップサイズの小型化を図ることが可能となる。これ
は、高集積化およびコストの低減化に寄与するものであ
る。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図には本発明の一実施例としてのSRAM装置におけ
るFF型セルの構成が示される。
るFF型セルの構成が示される。
図示のFF型セルは、各々のソースが低電位の電源ライ
ンVss（本実施例ではグランドレベル）に接続された１
対の駆動用ｎチャネルMOSトランジスタQN1,QN2からなる
フリップフロップと、該駆動用トランジスタの各々のド
レインと高電位の電源ラインVccの間に（つまり駆動用
トランジスタと直列に）接続された１対の負荷用ｐチャ
ネルMOSトランジスタQP1,QP2と、FFの１対の電荷蓄積ノ
ード（つまり駆動用トランジスタQN1,QN2の各ドレイン
端）と１対の相補ビット線BL1,BL2の間にそれぞれ接続
され、ワード線WLのレベルに応答する１対の転送用ｎチ
ャネルMOSトランジスタQN3,QN4とから構成されている。
ンVss（本実施例ではグランドレベル）に接続された１
対の駆動用ｎチャネルMOSトランジスタQN1,QN2からなる
フリップフロップと、該駆動用トランジスタの各々のド
レインと高電位の電源ラインVccの間に（つまり駆動用
トランジスタと直列に）接続された１対の負荷用ｐチャ
ネルMOSトランジスタQP1,QP2と、FFの１対の電荷蓄積ノ
ード（つまり駆動用トランジスタQN1,QN2の各ドレイン
端）と１対の相補ビット線BL1,BL2の間にそれぞれ接続
され、ワード線WLのレベルに応答する１対の転送用ｎチ
ャネルMOSトランジスタQN3,QN4とから構成されている。
なお図中、DF、P1〜P4およびALは、各素子または素子
間の配線を構成する材料を表し、DFはバルク（シリコン
基板）内に形成された拡散層（単結晶シリコン）、P1〜
P4はポリシリコン、そして、ALはアルミニウムを示す。
間の配線を構成する材料を表し、DFはバルク（シリコン
基板）内に形成された拡散層（単結晶シリコン）、P1〜
P4はポリシリコン、そして、ALはアルミニウムを示す。
前述したように、転送用トランジスタQN3,QN4および
負荷用トランジスタQP1,QP2のリーク電流は、駆動用ト
ランジスタQN1,QN2のリーク電流よりも大きく設定する
必要があるので、本実施例では、前者（QN3,QN4,QP1,QP
2）のチャネル部をポリシリコンにより形成し、後者（Q
N1,QN2）のチャネル部を単結晶シリコンにより形成し
た。
負荷用トランジスタQP1,QP2のリーク電流は、駆動用ト
ランジスタQN1,QN2のリーク電流よりも大きく設定する
必要があるので、本実施例では、前者（QN3,QN4,QP1,QP
2）のチャネル部をポリシリコンにより形成し、後者（Q
N1,QN2）のチャネル部を単結晶シリコンにより形成し
た。
第２図（ａ）〜（ｅ）に、第１図のFF型セルのパター
ンがプロセスに従って模式的に示される。
ンがプロセスに従って模式的に示される。
第２図（ａ）は駆動用ｎチャネルMOSトランジスタQN
1,QN2のパターンを示し、各トランジスタはそれぞれ、
一方のゲート（ポリシリコンP1）が他方のドレイン（拡
散層DF）にコンタクトホールH1を介して接続されてい
る。第２図（ｂ）は負荷用ｐチャネルMOSトランジスタQ
P1,QP2のパターンを示し、各トランジスタはそれぞれ、
一方のゲート（ポリシリコンP1）が他方のドレイン（ポ
リシリコンP2）にコンタクトホールH2を介して接続され
ている。
1,QN2のパターンを示し、各トランジスタはそれぞれ、
一方のゲート（ポリシリコンP1）が他方のドレイン（拡
散層DF）にコンタクトホールH1を介して接続されてい
る。第２図（ｂ）は負荷用ｐチャネルMOSトランジスタQ
P1,QP2のパターンを示し、各トランジスタはそれぞれ、
一方のゲート（ポリシリコンP1）が他方のドレイン（ポ
リシリコンP2）にコンタクトホールH2を介して接続され
ている。
第２図（ｃ）は転送用ｎチンネルMOSトランジスタQN
3,QN4の基盤のパターンを示し、上記負荷用トランジス
タQP1,QP2のドレイン（ポリシリコンP2）はそれぞれコ
ンタクトホールH3を介して転送用トランジスタのソース
（ポリシリコンP3）に接続されている。第２図（ｄ）は
転送用トランジスタQN3,QN4のゲート、すなわちワード
線WL（ポリシリコンP4）のパターンを示し、同様に、第
２図（ｅ）はビット線BL1,BL2（アルミニウムAL）のパ
ターンを示し、該ビット線はそれぞれコンタクトホール
H4を介して転送用トランジスタQN3,QN4の各ドレイン
（ポリシリコンP3）に接続されている。
3,QN4の基盤のパターンを示し、上記負荷用トランジス
タQP1,QP2のドレイン（ポリシリコンP2）はそれぞれコ
ンタクトホールH3を介して転送用トランジスタのソース
（ポリシリコンP3）に接続されている。第２図（ｄ）は
転送用トランジスタQN3,QN4のゲート、すなわちワード
線WL（ポリシリコンP4）のパターンを示し、同様に、第
２図（ｅ）はビット線BL1,BL2（アルミニウムAL）のパ
ターンを示し、該ビット線はそれぞれコンタクトホール
H4を介して転送用トランジスタQN3,QN4の各ドレイン
（ポリシリコンP3）に接続されている。
なお、ポリシリコンP3,P4およびビット線のパターン
については、それぞれ90゜回転したパターンとしてもよ
い。また、コンタクトホールH1〜H3のうち１つについて
は省略してもよい。
については、それぞれ90゜回転したパターンとしてもよ
い。また、コンタクトホールH1〜H3のうち１つについて
は省略してもよい。
このように本実施例のSRAMセルは、基板上に形成した
駆動用トランジスタQN1,QN2（バルク型トランジスタ）
の上に、負荷用トランジスタQP1,QP2と転送用トランジ
スタQN3,QN4がTFTの形態で重なって形成された構造（立
体構造）を採っている。従って、基板上でほぼ２素子分
（トランジスタQN1,QN2）のスペースに、６素子から成
るセルを形成することが可能となり、それによって基板
上に占めるメモリセルの面積を従来形に比して約1/3に
縮小することができる。これは、高集積化、ひいてはチ
ップサイズの小型化につながり、同時にコストの低減化
にも寄与するものである。
駆動用トランジスタQN1,QN2（バルク型トランジスタ）
の上に、負荷用トランジスタQP1,QP2と転送用トランジ
スタQN3,QN4がTFTの形態で重なって形成された構造（立
体構造）を採っている。従って、基板上でほぼ２素子分
（トランジスタQN1,QN2）のスペースに、６素子から成
るセルを形成することが可能となり、それによって基板
上に占めるメモリセルの面積を従来形に比して約1/3に
縮小することができる。これは、高集積化、ひいてはチ
ップサイズの小型化につながり、同時にコストの低減化
にも寄与するものである。
本実施例SRAMセルのパターンは、第３図（ａ）〜
（ｄ）に示されるように点対称に形成されている。ここ
で、第３図（ａ），（ｂ），（ｃ），（ｄ）はそれぞ
れ、第２図（ａ），（ｂ），（ｃ）および（ｄ），
（ｅ）に対応するパターンを示している。
（ｄ）に示されるように点対称に形成されている。ここ
で、第３図（ａ），（ｂ），（ｃ），（ｄ）はそれぞ
れ、第２図（ａ），（ｂ），（ｃ）および（ｄ），
（ｅ）に対応するパターンを示している。
また、第４図には本実施例のSRAMセルの具体的な断面
構造（SQP（Symmetrical QuadruplePolysilicon）セル
構造）が示される。同図（ａ）に示されるように、SRAM
セルは、基板内に形成した１対のバルク型トランジスタ
の上に、対構成のTFTが２層構造で形成された立体構造
を採っている。なお、同図（ｂ）は（ａ）のＢ−Ｂ線か
ら見た断面図を示す。
構造（SQP（Symmetrical QuadruplePolysilicon）セル
構造）が示される。同図（ａ）に示されるように、SRAM
セルは、基板内に形成した１対のバルク型トランジスタ
の上に、対構成のTFTが２層構造で形成された立体構造
を採っている。なお、同図（ｂ）は（ａ）のＢ−Ｂ線か
ら見た断面図を示す。
上述した実施例では各素子の形成順序はFFの駆動用ト
ランジスタ→FFの負荷用トランジスタ→転送用トランジ
スタ（第２図参照）としたが、FFの負荷用トランジスタ
と転送用トランジスタの形成順序は逆にしてもよい。
ランジスタ→FFの負荷用トランジスタ→転送用トランジ
スタ（第２図参照）としたが、FFの負荷用トランジスタ
と転送用トランジスタの形成順序は逆にしてもよい。
また、上述した実施例ではFFの負荷素子としてｐチャ
ネルMOSトランジスタを用いた場合について説明した
が、このトランジスタは抵抗器に置き換えてもよい。
ネルMOSトランジスタを用いた場合について説明した
が、このトランジスタは抵抗器に置き換えてもよい。
さらに、前述したように負荷素子部のリーク電流をか
なり大きく設定することができることを考慮すると、負
荷素子自体、必ずしも設ける必要はなく、場合によって
は省略してもよい。
なり大きく設定することができることを考慮すると、負
荷素子自体、必ずしも設ける必要はなく、場合によって
は省略してもよい。
第５図は負荷素子を省略した場合のセルの回路構成を
示す。同様に、第６図（ａ）〜（ｄ）には第５図のセル
のパターンがプロセスに従って模式的に示される。各プ
ロセスについては、前述した実施例（第２図）から容易
に類推できるので、その説明は省略する。
示す。同様に、第６図（ａ）〜（ｄ）には第５図のセル
のパターンがプロセスに従って模式的に示される。各プ
ロセスについては、前述した実施例（第２図）から容易
に類推できるので、その説明は省略する。
以上説明したように本発明の半導体メモリ装置によれ
ば、立体構造を採ることにより、基板上に占めるメモリ
セルの面積を小さくすることができ、ひいてはチップサ
イズの小型化を図ることが可能となる。これは、高集積
化およびコストの低減化に寄与する。
ば、立体構造を採ることにより、基板上に占めるメモリ
セルの面積を小さくすることができ、ひいてはチップサ
イズの小型化を図ることが可能となる。これは、高集積
化およびコストの低減化に寄与する。
第１図は本発明の一実施例としてのSRAM装置におけるFF
型セルの構成を示す回路図、 第２図（ａ）〜（ｅ）は第１図のFF型セルのパターンを
プロセスに従って模式的に示した平面図、 第３図（ａ）〜（ｄ）は第１図のFF型セルの具体的なパ
ターンを示す平面図、 第４図（ａ）および（ｂ）は第１図のFF型セルの具体的
な構造を示す断面図、 第５図は第１図実施例の変形例を示す回路図、 第６図（ａ）〜（ｄ）は第５図のFF型セルのパターンを
プロセスに従って模式的に示した平面図、 第７図はSRAM装置における典型的なFF型セルの構成を示
す回路図、 である。 （符号の説明） QN1,QN2……駆動素子（ｎチャネルトランジスタ）、 QN3,QN4……転送素子（ｎチャネルトランジスタ）、 QP1,QP2……負荷素子（ｐチャネルトランジスタ）、 BL1,BL2……相補ビット線、 N1,N2……（FFの）入出力ノード。
型セルの構成を示す回路図、 第２図（ａ）〜（ｅ）は第１図のFF型セルのパターンを
プロセスに従って模式的に示した平面図、 第３図（ａ）〜（ｄ）は第１図のFF型セルの具体的なパ
ターンを示す平面図、 第４図（ａ）および（ｂ）は第１図のFF型セルの具体的
な構造を示す断面図、 第５図は第１図実施例の変形例を示す回路図、 第６図（ａ）〜（ｄ）は第５図のFF型セルのパターンを
プロセスに従って模式的に示した平面図、 第７図はSRAM装置における典型的なFF型セルの構成を示
す回路図、 である。 （符号の説明） QN1,QN2……駆動素子（ｎチャネルトランジスタ）、 QN3,QN4……転送素子（ｎチャネルトランジスタ）、 QP1,QP2……負荷素子（ｐチャネルトランジスタ）、 BL1,BL2……相補ビット線、 N1,N2……（FFの）入出力ノード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/11 H01L 21/8244
Claims (3)
- 【請求項１】フリップフロップ型メモリセルを備えた半
導体メモリ装置であって、 前記メモリセルが、各々の一端が接地された１対の駆動
素子からなるフリップフロップと、前記駆動素子の各々
の他端と直列に接続された１対の負荷素子と、前記駆動
素子の各々の他端と１対の相補ビット線の間に接続され
た１対の転送素子を有し、 前記駆動素子としてリーク電流が比較的小さいトランジ
スタを用い、前記転送素子としてリーク電流が比較的大
きいトランジスタを用い、 前記駆動用トランジスタ素子の領域上部に前記負荷素子
の領域を設け、且つ前記駆動用トランジスタ素子の領域
上部に前記転送用トランジスタ素子の各領域を設けたこ
とを特徴とする半導体メモリ装置。 - 【請求項２】前記転送用トランジスタのチャネル部はポ
リシリコンにより形成され、前記駆動用トランジスタの
チャネル部は単結晶シリコンにより形成されていること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】前記メモリセルのパターンを点対称に形成
したことを特徴とする請求項１に記載の半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268128A JP2836628B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268128A JP2836628B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131065A JPH03131065A (ja) | 1991-06-04 |
| JP2836628B2 true JP2836628B2 (ja) | 1998-12-14 |
Family
ID=17454274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268128A Expired - Lifetime JP2836628B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836628B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259395A (ja) * | 2009-08-06 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| US10079053B2 (en) * | 2011-04-22 | 2018-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and memory device |
-
1989
- 1989-10-17 JP JP1268128A patent/JP2836628B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03131065A (ja) | 1991-06-04 |
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