JP2009135250A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】半導体基板に発生する結晶欠陥を検出する工程を有する半導体装置の製造技術において、半導体装置の生産性を向上させる方法の提供。
【解決手段】Ｐ型のＰ基板１ｐの主面ｆ１上にダイオードＰＮＤ２を形成し、そのダイオードＰＮＤ２に逆方向電圧を印加したときの電気特性を検査することで、Ｐ基板１ｐ内の結晶欠陥を検出する。この欠陥を検出するためのダイオードＰＮＤ２は、Ｐ基板１ｐの主面ｆ１に分離部２を形成することで活性領域ａｃｔを規定した後に、活性領域ａｃｔの一部の主面ｆ１にＮ型のＮ領域Ｎ１を形成し、そのＮ領域Ｎ１を含む活性領域ａｃｔの主面ｆ１を覆うようにして、酸素および窒素を含む界面緩衝膜ＢＦを形成し、続いて、Ｐ基板１ｐおよびＮ領域Ｎ１に電気的に接続するように、それぞれ、アノード導電部ＥＡ２およびカソード導電部ＥＣ１を形成することで形成する。
【選択図】図４

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、半導体基板に発生する結晶欠陥を検出する工程を有する半導体装置の製造方法に適用して有効な技術に関するものである。

高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した演算用集積回路、記憶素子、および、それらを混載させた所謂システムオンチップ（System on Chip：ＳｏＣ）といった半導体装置には、更なる高性能化の要求とともに、生産性向上の要求がなされている。

上記のような半導体装置の製造段階においては、半導体基板上の複数のチップ領域に、半導体素子および配線などからなる所望の集積回路が一括して形成される。その後、スクライバと称される切断機により複数のチップ領域が分割され、半導体チップとなる。そして、外部配線形成工程や封止工程などを経て、半導体装置として製品化される。

また、上記のような製造工程中には、形成された半導体素子が所望の電気特性を発現するか、または、配線等に断線がないかなどを検査する工程が適宜施される。これには、半導体基板上に形成された半導体素子や、同時に形成された検査用の素子集団（Test Element Group：ＴＥＧ）に対し、直接電気的な接続を取ることで電気特性を評価して行われる。所謂プロービング検査と称されている。

また、例えば、半導体基板に対してＸ線分析を施すことで、半導体装置の製造工程中に半導体基板に付着した異物等の欠陥を解析する技術などが、特開２００５−５５２６５号公報（特許文献１）などに開示されている。

また、例えば、各種製造工程が施された半導体基板を電子顕微鏡などで観察することで、半導体基板中に導入された欠陥の位置や性質などを特定する技術などが、特開２００３−１３３３７９号公報（特許文献２）などに開示されている。
特開２００５−５５２６５号公報 特開２００３−１３３３７９号公報

半導体基板上に半導体素子および配線を形成する工程では、例えば、半導体基板や堆積膜の形状加工、または、イオン注入法や熱処理などによる不純物拡散といった工程などが施される。このとき、上記の工程自体の不調や、作業者などの人為的な要因などにより、製造工程中の半導体基板に結晶欠陥が導入されることがある。

半導体基板に導入された結晶欠陥は、電子や正孔（ホール）といった導電担体（キャリア）の捕獲（トラップ）準位となり、形成した半導体素子の特性を変化さる原因となる。本発明者らの検討によれば、半導体装置における上記のような欠陥による特性変化は、通電により顕在化することが多く、半導体基板上に素子を形成した直後のプロービング検査では検出され難い。

上記のような、製造工程に由来する半導体基板への結晶欠陥の発生は、製造工程の改善、高精度化または自動化などにより、ある程度は防止できる。しかしながら、半導体基板に何らかの処理を施す以上、結晶欠陥の発生率をゼロにすることはできない。更に、同一の装置を用いた処理の積算回数の増加などにより、結晶欠陥の発生率は増加する傾向にある。従って、半導体装置の製造工程における歩留まりを低下させないためには、製造工程中に結晶欠陥の発生を検出し、その情報および対処法を、いち早く生産ラインにフィードバックさせることが必要である。

そこで、本発明者らは、半導体装置の製造工程中において結晶欠陥を検出し得る技術として、上記の技術の導入を検討した。

第１に、上記特許文献１のＸ線による分析技術によれば、Ｘ線分析装置を既存の表面検査装置に組み込むことで、半導体基板に生じた欠陥のＸ線分析をインラインでリアルタイムに行うことができる。

しかしながら、本発明者らの更なる検討によれば、本手法は、半導体基板の表面近傍の欠陥を検出することはできるものの、半導体基板内部の欠陥検出には適さないという課題を有することが明らかになった。即ち、Ｘ線のブラッグ反射による回折強度などから欠陥情報を得る本手法では、半導体基板内部の情報を得るのは困難である。

第２に、上記特許文献２の電子顕微鏡観察による欠陥検出技術によれば、特に、走査型電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）や透過型電子顕微鏡（Transmission Electron Microscope：ＴＥＭ）などを用い、製造工程中の半導体の断面を適宜観察することで、半導体基板内部に発生した極微小の結晶欠陥を検出できる。

しかしながら、本発明者らの更なる検討によれば、本手法の工程の煩雑さや装置規模などを考慮すると、インライン工程には適さないとう課題を有することが明らかになった。即ち、電子顕微鏡によって半導体基板の断面を観察する本手法では、観察対象となる試料を準備する工程が煩雑であり、また、主工程とは別の工程で行わなければならない。従って、上記の技術では、半導体装置の製造工程における生産性が低下することが分かった。

また、半導体装置の製造工程においては、一般的に数インチ程度の直径を有する略円形薄板の半導体ウェハと称される半導体基板上に半導体素子を形成するため、なるべく広い領域に対して検査を施すことが望ましい。しかしながら、上記２つの手法において用いるＸ線または電子線は、いずれもビーム状で照射されるため、狭い領域を観察することに適している。従って、半導体装置の製造工程中において半導体基板全面に観察を施すには長い時間を要してしまう。製品上問題となる欠陥が検出されたとすれば、当該検査工程を実施していた間に同様の生産ラインによって製造された半導体装置は、製品として出荷することができない。即ち、半導体装置の製造工程における生産性が低下するという課題を有することが分かった。

更に、本発明者らの検討によれば、半導体装置の市場投入の早期化は、近年ますます激化しており、製品開発期間の短縮は半導体業界における必須課題となっている。結晶欠陥の検出工程に長い時間を要するような検査工程を有する製造工程では、半導体装置の短期開発を妨げる要因にもなる。

以上のように、本発明者らが検討した上記の技術では、半導体装置の製造工程中、半導体基板に発生する結晶欠陥を検出するという技術においては、生産性が低下するという課題を有することが明らかになった。

そこで、本発明の目的は、半導体基板に発生する結晶欠陥を検出する工程を有する半導体装置の製造技術において、半導体装置の生産性を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。

第１導電型の半導体基板の主面上に検査素子を形成し、その検査素子に逆方向電圧を印加したときの電気特性を検査することで、半導体基板内の結晶欠陥を検出する。この欠陥を検出するための検査素子は、半導体基板の主面に分離部を形成することで活性領域を規定した後に、活性領域の一部の主面に第２導電型の第１半導体領域を形成し、その第１半導体領域を含む活性領域の主面を覆うようにして、酸素および窒素を含む第１絶縁膜を形成し、続いて、半導体基板および第１半導体領域に電気的に接続するように、それぞれ、第１導電部および第２導電部を形成することで形成する。ここで、逆方向電圧とは、半導体基板と第１半導体領域との間の空乏層が広がるように印加される電圧である。

本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。

即ち、半導体基板に発生する結晶欠陥を検出する工程を有する半導体装置の製造技術において、半導体装置の生産性を向上させることができる。

本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
上記の課題を解決するために、本発明者らは、一般的な半導体装置の製造工程において行われるプロービング工程によって、半導体基板に発生する結晶欠陥を検出する技術を検討した。即ち、結晶欠陥の状態（有無、密度など）によって電気特性に特徴的な変化をもたらすような素子を形成し、これをプロービング検査の対象とするものである。これにより、インラインでの容易な欠陥検出が可能となる。

本実施の形態１では、まず、上記のような電気特性の測定により結晶欠陥を検出し得る素子として、本発明者らが検討した構造を説明する。図１には、本発明者らが検討した基板欠陥検出用素子の断面を示した説明図である。

本発明者らが検討した素子は、ＰＮ接合ダイオード（以下、単にダイオード）ＰＮＤｘである。ダイオードＰＮＤｘは、導電型がＰ型であるシリコン（Ｓｉ）単結晶からなる半導体基板（以下、単にＰ基板）１ｐｘに形成されている。Ｐ基板１ｐｘの主面ｆ１ｘには、例えば酸化シリコン膜などからなる分離部２ｘが形成されている。Ｐ基板１ｐｘの主面ｆ１ｘは、この分離部２ｘによって規定された活性領域ａｃｔｘを有する。活性領域ａｃｔｘにおけるＰ基板１ｐｘの主面ｆ１ｘの一部には、導電型がＮ型である半導体領域（以下、単にＮ領域）Ｎ１ｘが形成されている。

以上が、本発明者らが検討したダイオードＰＮＤｘの基本的な構成である。Ｐ基板１ｐｘとＮ領域Ｎ１ｘとの接合により、所謂整流性を有するＰＮ接合を構成している。即ち、Ｐ基板１ｐｘがアノードとなり、Ｎ領域Ｎ１ｘがカソードとなる。

このような構成のダイオードＰＮＤｘを用いた、Ｐ基板１ｐｘ内の結晶欠陥の検出方法を、本発明者らの検討に基づいて説明する。ダイオードＰＮＤｘに電圧印加する場合、アノードであるＰ基板１ｐｘが、カソードであるＮ領域Ｎ１ｘに対して正電位となるようにバイアスをかけると電流が流れる。上記のようなバイアス方法によって、アノードには多数キャリアの正孔が注入され、カソードにも多数キャリアの電子が注入される。即ち、両領域で多数キャリアが過剰になるため、境界付近の空乏層ＤＬが狭くなり、両領域の多数キャリアから見たＰＮ接合部のポテンシャル障壁（バリア）が低くなる。これにより、電界によるキャリアの輸送（ドリフト）が起こり、空乏層ＤＬに注入された電子と正孔とがＰＮ接合面付近で再結合し、電流が流れる。ダイオード素子一般に対するこのような電圧印加方法を、以下では順方向バイアスと記す。

一方、アノードであるＰ基板１ｐｘが、カソードであるＮ領域Ｎ１ｘに対して負電位となるようにバイアスをかけると、電流は流れない。このようなバイアス条件では、上記とは逆に、アノードには少数キャリアの電子が注入され、カソードにも少数キャリアの正孔が注入されるため、両領域において多数キャリアが不足する。これにより、境界付近の空乏層ＤＬが広がり、ＰＮ接合部のポテンシャルバリアがより高くなる。従って、キャリアのドリフト現象がより起こりにくくなるため、電流は流れない。ダイオード素子一般に対するこのような電圧印加方法を、以下では逆方向バイアスと記す。

本実施の形態１において例示する、本発明者らが検討した欠陥検出技術では、ダイオードＰＮＤｘの逆方向バイアス時の特性（以下、単に逆方向特性）を利用する。図２には、ダイオードＰＮＤｘの逆方向特性を説明するためのグラフ図を示している。横軸には逆方向電圧を示し、縦軸には逆方向電流を示している。

一般的な逆方向特性は、図中の特性ｅｘ１のようになる。上記で説明したように、逆方向バイアス時には、電流はほとんど流れない。実際には、熱擾乱によって一定の割合で電子正孔対が生成されており、これらは空乏層ＤＬ中の電界により輸送されるため、僅かなドリフト電流が流れている（リーク電流）。更に逆方向電圧を増加させ、空乏層ＤＬの急峻な電界からキャリアが受けるエネルギーが大きくなると、アバランシェ効果やツェナー効果などにより、急激に逆方向電流が流れ出す降伏状態となる。

上記のように、本発明者らが検討したダイオードＰＮＤｘでは、逆方向バイアス時において、Ｐ基板１ｐｘとＮ領域Ｎ１ｘとの境界付近に空乏層ＤＬが広がる。この空乏層ＤＬは、逆方向電圧の増加に伴って、より広く、Ｐ基板１ｐｘおよびＮ領域Ｎ１ｘ中に広がる。なお、Ｐ基板１ｐｘとＮ領域Ｎ１ｘとを比較して不純物濃度のより低い方に、より広く空乏層ＤＬが広がることになる。

通常、空乏層ＤＬ内には、熱擾乱により生成されるキャリア以外、自由キャリアはほとんど存在しない。従って、電子と正孔との再結合は起こらず、電流はほとんど流れない。一方、例えばＰ基板１ｐｘに結晶欠陥が存在し、逆方向バイアスによって広がる空乏層ＤＬがこの結晶欠陥まで達したとする。前述のように、結晶中の欠陥は、キャリアのトラップ準位となる。従って、空乏層ＤＬの中にも再結合中心が発生したことになり、逆方向バイアスであっても、キャリアの再結合レートが上昇し、輸送が起こるようになる。これは、図２に示す特性ｅｘ２のように、逆方向電流の増加という現象によって確認することができる。

即ち、ダイオードＰＮＤｘの逆方向特性を測定し、逆方向電流値が大きいほど、空乏層ＤＬ内に結晶欠陥が多く発生していると判断できる。具体的には、Ｐ基板１ｐｘおよびＮ領域Ｎ１ｘの不純物濃度および形状が既知であれば、結晶欠陥の無い状態の電流値を見積もることができ、実際の逆方向特性と比較することで、結晶欠陥の検出を行うことができる。より定量的には、逆方向電圧値によって空乏層がどの位置まで広がるかを特定し、逆方向電流値によって欠陥密度を計算することができるので、Ｐ基板１ｐｘ内の欠陥分布を把握することができるのである。以上のように、半導体装置の製造工程において、プロービング検査時にダイオードＰＮＤｘの逆方向特性を評価することで、結晶欠陥を検出するという方法が、本発明者らが検討した技術である。

しかしながら、本発明者らの更なる検討によって、以下のような課題が明らかとなった。即ち、上記のようなダイオードＰＮＤｘの素子構造では、逆方向バイアス時の空乏層ＤＬの中に、結晶欠陥以外の再結合中心を生じやすい構造になっているということが分かった。

再度図１を用いて説明すれば、本発明者らが検討したダイオードＰＮＤｘは、空乏層ＤＬが広がる領域に、Ｐ基板１ｐｘの主面ｆ１ｘを含んでいる。ここで、実際のデバイス構造では、Ｐ型基板１ｐｘの主面ｆ１ｘは、例えば酸化シリコン膜などからなる層間絶縁膜などにより覆われている（図示しない）。即ち、本発明者らが検討したダイオードＰＮＤｘは、逆方向バイアス時に広がる空乏層ＤＬの領域として、Ｐ型基板１ｐｘと酸化シリコン膜との界面を含む。

一般的に、酸化シリコン膜とＰ型基板１ｐｘとの界面には、界面準位が多数存在することが分かっている。この界面準位も、キャリアをトラップし得るトラップ準位であり、空乏層ＤＬ中では再結合中心となり得ることから、逆方向電流の増加に寄与してしまうのである。更に、本発明者らの検討によれば、Ｐ基板１ｐｘ中の結晶欠陥に起因する逆方向電流の増加と比較して、界面準位に起因する逆方向電流の増加の方が顕著である。

以上のように、ダイオードＰＮＤｘの逆方向特性を検査し、逆方向電流値の増加が認められたとしても、それがＰ基板１ｐｘの結晶欠陥によるものなのか、または、界面準位によるものなのかを判別することが困難になるという課題が明らかになった。

図３に、本実施の形態１で例示する、基板欠陥検出用素子としてのダイオード（検査素子）ＰＮＤ１の要部断面図を示す。

ダイオードＰＮＤ１は、導電型がＰ型（第１導電型）であるシリコン単結晶からなるＰ基板（半導体基板）１ｐに形成されている。ここで、Ｐ型とは、ＩＶ族シリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族元素を、Ｖ族元素よりも多く含有した状態であり、多数キャリアが正孔であるような半導体材料の導電型を表す。

Ｐ基板１ｐの主面ｆ１には分離部２が形成されている。分離部２は、浅い溝の中に、例えば酸化シリコン膜などからなる絶縁膜が埋め込まれたような、所謂ＳＴＩ（Shallow Trench Isolation）構造である。後に詳細を説明するように、欠陥検査用の素子であるダイオードＰＮＤ１は、他の半導体素子と同じ基板上に複数形成される。従って、個々を絶縁分離する必要がある。そのため、Ｐ基板１ｐの主面ｆ１は、分離部２によって規定された活性領域ａｃｔを有し、本実施の形態１のダイオードＰＮＤ１など種々の素子は、この活性領域ａｃｔに個別に形成されている。

活性領域ａｃｔにおけるＰ基板１ｐの主面の一部には、導電型がＮ型であるＮ領域（第１半導体領域）Ｎ１が形成されている。ここで、Ｎ型とは、ＩＶ族シリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族元素を、ＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。

以上は、上記図１を用いて説明した、本発明者らが検討したダイオードＰＮＤｘとほぼ同様の構成である。ダイオードとしての動作原理なども同様であるとする。本実施の形態１のダイオードＰＮＤ１は、これに加えて以下の構成を有する。

活性領域ａｃｔにおいて、Ｎ領域Ｎ１を含むＰ基板１ｐの主面を覆うようにして、界面緩衝膜（第１絶縁膜）ＢＦが形成されている。界面緩衝膜ＢＦは、窒素および酸素を含む絶縁膜であり、例えば酸窒化シリコン膜などからなる絶縁膜である。更に、界面緩衝膜ＢＦの上から、Ｐ基板１ｐの主面ｆ１を覆うようにして、層間絶縁膜（酸化シリコン膜）ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜などからなる絶縁膜である。

以上のような構成の本実施の形態１のダイオードＰＮＤ１では、界面準位の存在が懸念される、単結晶シリコンからなるＰ基板１ｐと酸化シリコン膜からなる層間絶縁膜ＩＬとの界面を有していない。即ち、Ｐ基板１ｐと層間絶縁膜ＩＬとの間に、酸窒化シリコン膜からなる界面緩衝層ＢＦを有している。本発明者らの検証によれば、界面緩衝層ＢＦとＰ基板１ｐとの界面は、層間絶縁膜ＩＬとＰ基板１ｐとの界面よりも、界面準位が少ない。これにより、ダイオードＰＮＤ１の逆方向特性において問題になるような逆方向電流値の増加をもたらすことがない。従って、逆方向バイアス時に顕著な逆方向電流値の増加が認められた場合、それは、Ｐ基板１ｐに発生した結晶欠陥に起因すると判断することができる。

なお、界面緩衝膜ＢＦは、Ｐ基板１ｐの主面ｆ１の全面を覆うようにして形成されていなくても良い。本実施の形態１で例示するのは、空乏層の広がった領域の結晶欠陥を逆方向電流値として検出する手法であるから、少なくとも、空乏層が広がり得る領域で、単結晶シリコンと酸化シリコンとの界面が存在しないようにすれば良い。従って、本実施の形態１のダイオードＰＮＤ１では、Ｎ領域Ｎ１が形成されている活性領域ａｃｔにおける、Ｐ型基板ｐ１の主面ｆ１を覆うようにして、界面緩衝膜ＢＦが形成されていれば良い。なお、後に詳細を説明するように、形成工程が簡易であるという点では、Ｐ基板１ｐの主面ｆ１全面を覆うようにして界面緩衝層ＢＦが形成されている方が、より好ましい。

また、ダイオードＰＮＤ１の電気特性を測定するために、アノードおよびカソードに電気的な接続をとる必要がある。

カソードであるＮ領域Ｎ１に対して外部から電気的に接続するために、層間絶縁膜ＩＬおよび界面緩衝膜ＢＦを貫通するようにして、カソード導電部（第２導電部）ＥＣ１が形成されている。カソード導電部ＥＣ１は、例えばタングステン（Ｗ）などの導電体である。また、カソード導電部ＥＣ１に電気的に接続するように、カソード電極ＴＣが形成されている。カソード電極ＴＣは、例えばアルミニウム（Ａｌ）などの導電体である。また、カソード導電部ＥＣ１とＮ領域Ｎ１との正常なオーミック接続を目的として、両者の接続部分であるＮ領域Ｎ１の表面にシリサイド層ｓｃが形成されている。シリサイド層ｓｃは、例えばコバルト（Ｃｏ）とシリコンとの化合物であるコバルトシリサイド膜などの導電体である。

アノードであるＰ基板１ｐに対して外部から電気的に接続するために、アノード導電部（第１導電部）ＥＡ１が形成されている。アノード導電部ＥＡ１は、Ｐ基板１ｐの裏面ｆ２を覆うようにして形成された、例えばアルミニウムなどの導電体である。

以上で例示したように、カソード電極ＴＣおよびアノード導電部ＥＡ１に対し、外部から電気的に接続することで、本実施の形態１のダイオードＰＮＤ１の電気特性を測定することができる。そして、本実施の形態１のダイオードＰＮＤ１の逆方向特性から、Ｐ基板１ｐ内に発生した結晶欠陥を検出することができる。従って、半導体装置の製造工程中において、例えばプロービング検査時に、インラインで基板欠陥の検査を施すことができる。結果として、半導体装置の生産性を向上させることができる。本実施の形態１のダイオードＰＮＤ１などを用いたインライン欠陥検査の工程に関しては、後に詳細に説明する。

アノードであるＰ基板１ｐへの電気的な接続は、上記図３を用いて説明したアノード導電部ＥＡ１のような、Ｐ基板１ｐの裏面ｆ２に形成された構造に限定されるものではない。即ち、図４に示すように、Ｐ基板１ｐの主面ｆ１に電気的な接続をとるような構造のダイオードＰＮＤ２であっても良い。ここでは、Ｎ領域Ｎ１への電気的導通部であり、主面ｆ１側に形成したカソード導電部ＥＣ１、カソード電極ＴＣ、および、シリサイド層ｓｃと同様の構成で、アノード導電部（第１導電部）ＥＡ２、アノード電極ＴＡ、および、シリサイド層ｓｃを構成すれば良い。

このように、アノードであるＰ基板１ｐへの電気的導通部を主面ｆ１側からとることで、裏面ｆ１側から電気的導通をとることが出来ない場合などに対処できる。

例えば、半導体装置を形成する基板として導電型がＮ型である基板を用い、イオン注入法および熱処理などによって拡散形成したＰ型の半導体ウェル層などに発生する欠陥の状態を検査したい場合などがある。この場合、図５に示すように、Ｎ基板１ｎ上に形成したＰウェル層ＰＷをアノードとして、カソードとなるＮ領域Ｎ１が、Ｐウェル層ＰＷ内に配置されたようなダイオードＰＮＤ３を、検査用の素子として用いれば良い。

ここで、Ｎ基板１ｎの裏面ｆ２は当然Ｎ型の半導体領域であるから、図３を用いて説明したダイオードＰＮＤ１のようなアノード導体膜ＥＡ１では、本ダイオードＰＮＤ３のアノードであるＰウェル層ＰＷにオーミックに接続することができない。従って、アノードダイオードＰＮＤ３のアノードであるウェル層ＰＷに対して、直接電気的な導通をとる必要がある。そこで、図４を用いて説明した構造のダイオードＰＮＤ２と同様に、Ｐ基板１ｐの主面ｆ１側に、電気的導通部であるアノード導電部ＥＡ２、アノード電極ＴＡ、および、シリサイド層ｓｃを形成することが、より好ましい。

また、例えば、半導体装置を形成する基板として、絶縁体の上にシリコン単結晶を形成した構造の、所謂ＳＯＩ（Silicon on Insulator）基板を用いる場合がある。この場合、検査用素子に依らず、全ての素子において裏面電極を構成することはできない。より具体的には、図６に示すように、シリコン基板ｓｓ上に形成された絶縁層ｓｚ上に、Ｐ型シリコン単結晶層ｓｐを有する構造のＰ型基板１ｐを用いる場合には、検査用素子としてのダイオードＰＮＤ４に対しては、絶縁層ｓｚに妨げられて、裏面ｆ１側から電気的な導通をとることができない。

そこで、図４を用いて説明した構造のダイオードＰＮＤ２と同様に、本ダイオードＰＮＤ４においても、Ｐ基板１ｐの主面ｆ１側に、電気的導通部であるアノード導電部ＥＡ２、アノード電極ＴＡ、および、シリサイド層ｓｃを形成することが、より好ましい。

以上のようにして、基板に形成した半導体拡散層またはＳＯＩ基板などを用いた半導体装置においても、製造工程中に発生した欠陥を、電気特性の検査によって検出し得るダイオードを実現できる。結果として、半導体装置の生産性をより向上させることができる。

（実施の形態２）
本実施の形態２では、上記実施の形態１のダイオードＰＮＤ１〜ＰＮＤ４などを用いた結晶欠陥検査工程を有する、半導体装置の製造方法を説明する。ここでは、当該検査工程だけでなく、半導体基板上に素子を形成する工程も含めて、詳しく説明する。

図７には、本実施の形態２の半導体装置の製造工程を説明するために用いるフロー図を示している。

はじめに、半導体基板として、Ｐ型の導電型であるＰ型基板１ｐを準備する（工程Ｓ００１）。一般的に、半導体装置を製造する工程にあっては、半導体ウェハと称される平面略円形の単結晶シリコンを基板として用い、そこに所望の素子を形成していく。本実施の形態２においても同様であり、Ｐ型基板１ｐは半導体ウェハ状であるとする。

その後、検査素子として、上記実施の形態１において図４を用いて説明した構造のダイオードＰＮＤ２を、Ｐ基板１ｐ上に形成する（工程Ｓ００２）。以下では、図８〜図１２を用いて、上記のＰ基板１ｐ上にダイオードＰＮＤ２を形成する工程を詳しく説明する。図８〜図１２は、半導体ウェハ状であるＰ型基板１ｐの要部断面図である。

図８に示すように、Ｐ基板１ｐの主面ｆ１にＳＴＩ構造の分離部２を形成することで、活性領域ａｃｔを規定する（図７の工程Ｓ２０１）。分離部２は、Ｐ基板１ｐの主面ｆ１に浅い溝を形成した後、酸化シリコン膜などで埋め込むことにより形成する。浅い溝は、フォトリソグラフィ技術により形成したフォトレジスト膜をエッチングマスクとして、Ｐ基板１ｐの主面ｆ１に異方性エッチングを施すことで形成する。また、酸化シリコン膜は、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより堆積し、それを、ＣＭＰ（Chemical and Mechanical Polishing）法などにより表面研磨、除去することで埋め込む。

次に、図９に示すように、活性領域ａｃｔにおけるＰ基板１ｐの主面ｆ１の一部に、Ｎ型の導電型であるＮ領域Ｎ１を形成する（図７の工程Ｓ２０２）。これには、まず、Ｐ基板１ｐの主面ｆ１にフォトレジスト膜を塗布し、フォトリソグラフィ法などにより、活性領域ａｃｔの一部が露出するようにパターニングする（図示しない）。その後、例えばイオン注入法などにより、フォトレジスト膜をイオン注入マスクとして、Ｐ基板１ｐの主面ｆ１に対して、ＩＶ族シリコンの中でドナーとなるＶ族イオンを注入する。本実施の形態２では、例えばリンイオンを、５０ｋｅＶのエネルギーで、１×１０^１５／ｃｍ^−２のドーズ量で注入する。続いて、熱処理を施すことで、注入したイオンを所望の深さまで拡散させると共に、活性化させ、所望の不純物濃度のＮ領域Ｎ１を形成する。

なお、後に詳細を説明するように、本実施の形態２では、Ｐ基板１ｐに外部から電気的導通を取る構成を、主面ｆ１に形成する。従って、分離部２により規定された活性領域ａｃｔの全てには、Ｎ領域Ｎ１を形成しないようにする。

次に、図１０に示すように、Ｐ基板１ｐの主面ｆ１およびＮ領域Ｎ１の一部に、シリサイド層ｓｃを形成する。これには、まず、Ｐ基板１ｐの主面ｆ１に、酸化シリコン膜などの保護膜を形成し、シリサイド層を形成したい部分が露出するように、フォトリソグラフィ法および異方性エッチングなどにより、保護膜を開口する（図示しない）。その後、Ｐ基板１ｐのシリコンとシリサイド化させる対象となる金属として、例えばコバルトなどをスパッタリング法などにより堆積し（図示しない）、熱処理を施す。これにより、Ｐ基板１ｐとコバルト膜とが接触していた部分で化合が起こる。その後、余分なコバルトを除去することにより、シリサイド膜ｓｃが形成される。最後に、保護膜を除去する。また、シリサイド化するための金属膜は、ニッケル（Ｎｉ）などであっても良い。

上記実施の形態１で図３を用いて説明したように、シリサイド層ｓｃは、外部からの導電部とオーミック接続を取るために形成する、抵抗の低い領域である。ここで、本実施の形態２では、上記実施の形態１で図４を用いて説明したダイオードＰＮＤ２のように、Ｎ領域Ｎ１およびＰ基板１ｐに導通する導電部は、Ｐ基板の主面ｆ１上に形成する。したがって、上記図１０を用いて説明した、Ｐ基板１ｐの主面に形成するシリサイド層ｓｃは、Ｎ領域Ｎ１が形成されていない活性領域ａｃｔに形成する。これにより、両者を分離部２により確実に絶縁分離することができる。

その後、Ｐ基板１ｐの主面に、酸素および窒素を含む絶縁膜として、例えば酸窒化シリコン膜である界面緩衝膜ＢＦを形成する（図７の工程Ｓ２０３）。この界面緩衝膜ＢＦは、例えば、５％の一酸化窒素ガスの雰囲気中、１０５０℃の温度で行われるＲＴＮ（Rapid Thermal Nitrization）により形成する。なお、酸化シリコン膜上では、シリコン上に比べてＲＴＮのレートが非常に遅い。従って、本実施の形態２においては、酸化シリコン膜などからなる分離部２上には界面緩衝膜ＢＦはほとんど形成されず、活性領域ａｃｔの表面に形成されることになる。続いて、例えばＣＶＤ法などにより、酸化シリコン膜などである層間絶縁膜ＩＬを形成する。

また、上記実施の形態１で図３を用いた説明と同じ理由から、本実施の形態２において、界面緩衝膜ＢＦは、少なくとも、Ｎ領域Ｎ１を含む活性領域ａｃｔにおける、Ｐ基板１ｐの主面ｆ１を覆っていることが必要である。これにより、Ｎ領域Ｎ１とＰ基板１ｐとのＰＮ接合部への逆方向バイアスによって空乏層が広がり得る領域においては、Ｐ基板１ｐ（単結晶シリコン）と層間絶縁膜ＩＬ（酸化シリコン膜）との界面には界面緩衝層ＢＦ（酸窒化シリコン膜）が存在する構成とすることができる。界面緩衝層ＢＦとＰ基板１ｐとの界面は、層間絶縁膜ＩＬとＰ基板１ｐとの界面よりも、界面準位が少ない。

続いて、シリサイド層ｓｃに対して電気的な導通をとるため、層間絶縁膜ＩＬおよび界面緩衝膜ＢＦを貫通するようにして、コンタクトホール３を形成する。ここでは、一連のフォトリソグラフィ法および異方性エッチングにより、コンタクトホール３を形成する。

また、酸化シリコン膜の層間絶縁膜ＩＬと酸窒化シリコン膜の界面緩衝膜ＢＦとの間で、エッチングレートが異なる条件として、異方性エッチングを施す。これにより、層間絶縁膜ＢＦのエッチングが界面緩衝膜ＢＦに達した時点で、自己整合的に異方性エッチングを停止することができ、Ｐ基板１ｐなどへのオーバーエッチングを防ぐことができる。このように、本実施の形態２では、Ｐ基板１ｐ上に酸窒化シリコン膜からなる界面緩衝膜ＢＦを形成することで、所謂ＳＡＣ（Self Align Contact）技術を適用することも可能である。

次に、図１２に示すように、コンタクトホール３を、例えばタングステンなどで埋め込むことで、シリサイド層ｓｃを介して、Ｐ基板１ｐに電気的に接続するアノード導電部ＥＡ２と、Ｎ領域Ｎ１に電気的に接続するカソード導電部ＥＣ１とを形成する（図７の工程Ｓ２０４）。これには、ＣＶＤ法などによりタングステン膜を形成した後に、層間絶縁膜ＩＬ上のタングステン膜をＣＭＰ法などにより除去することで形成できる。このとき、各導電部ＥＡ２，ＥＣ１には、タングステンの下地として例えば窒化チタン（ＴｉＮ）などの、所謂バリアメタルを形成してもよい。

ここで、本実施の形態２では、外部からのＰ基板１ｐへの電気的な導通を、主面ｆ１側から取ることとしている。また、Ｐ基板１ｐの主面ｆ１に直接形成するシリサイド層ｓｃは、Ｎ領域Ｎ１が形成されている活性領域ａｃｔとは異なる活性領域ａｃｔに形成している。従って、Ｎ領域Ｎ１に導通するカソード導電部ＥＣ１と、Ｐ基板１ｐに導通するアノード導電部ＥＡ２とは、共に、Ｐ基板１ｐの主面ｆ１上に形成し、かつ、互いに異なる活性領域ａｃｔに形成することになる。これにより、Ｐ基板１ｐの裏面ｆ２に導体膜を形成することなく、アノードとカソードとに独立して給電可能な構成とすることができる。

続いて、層間絶縁膜ＩＬ上に、アノード導電部ＥＡ２およびカソード導電部ＥＣ１に電気的に接続するようにして、それぞれ、アノード電極ＴＡおよびカソード電極ＴＣを形成する。これは、層間絶縁膜ＩＬ上にアルミニウム膜をスパッタリング法などで堆積し、フォトリソグラフィ法およびエッチングにより所望の形状にパターニングすることで形成できる。

また、層間絶縁膜ＩＬ、各導電部ＥＡ２，ＥＣ１、および、各電極ＴＡ，ＴＣを形成する工程と同様の工程を繰り返すことで、多層配線構造としても良い（図示しない）。

以上のようにして、上記実施の形態１で図４を用いて例示した構成と同様の、検査用のダイオードＰＮＤ２を形成することができる。

その後、アノード電極ＴＡおよびアノード導電部ＥＡ２と、カソード電極ＴＣおよびカソード導電部ＥＣ１とを介して、Ｐ基板１上に形成したダイオードＰＮＤ２の電気特性を検査する。本実施の形態２では、一般的に半導体ウェハ上に形成された種々の半導体素子の電気特性を検査する、所謂プロービング検査と同様の方法により、ダイオードＰＮＤ２の電気特性を検査する（図７の工程Ｓ００３）。

ここでは特に、ダイオードＰＮＤ２のアノード電極ＴＡとカソード電極ＴＣとに電気的に接触し、カソード電極ＴＣが正電位となるようにバイアスをかけたときの電気特性を検査する。このようなバイアスは、ＰＮ接合ダイオードであるダイオードＰＮＤ２において、アノードであるＰ基板１ｐとカソードであるＮ領域Ｎ１との間の空乏層を広げるような、逆方向電圧である。このダイオードＰＮＤ２の逆方向特性に基づいて、異常なリーク電流が生じているか否かを判断する（図７の工程Ｓ００４）。以下に、その詳細を説明する。

本実施の形態２において、Ｐ基板１ｐ上に形成した検査用のダイオードＰＮＤ２は、逆方向バイアス時に生じる空乏層が広がる領域には、単結晶シリコンと酸化シリコン膜との界面を有していない。従って、当該ダイオードＰＮＤ２の逆方向電流は、熱擾乱によるキャリアのドリフト、および、空乏層中に存在する結晶欠陥によるキャリアの再結合によるものと判断することができる。即ち、当該ダイオードＰＮＤの逆方向特性が、通常予測される熱擾乱キャリアによる逆方向電流値よりも明らかに大きいリーク電流を生じた場合、空乏層が広がるＰ基板１ｐ内に結晶欠陥が存在することを意味する。

ここで、Ｐ基板１ｐおよびＮ領域Ｎ１の不純物濃度がそれぞれ分かっていれば、任意の逆方向電圧値における空乏層の広がり、および、そのときの熱擾乱キャリアのみの寄与とした場合の逆方向電流値を定量的に見積もることができる。そして、見積もった逆方向電流値と実際の逆方向電流値との差を、再結合中心としての結晶欠陥の寄与とすることができる。これにより、本実施の形態２では、ダイオードＰＮＤ２の逆方向特性から、Ｐ基板１ｐ内の結晶欠陥の分布を定量化することができる。

このとき、Ｐ基板１ｐ上に集積回路を形成した場合、製品としての特性を劣化させる問題となる結晶欠陥の分布の基準を、予め定めておく。そして、この基準を超えるリーク電流を異常リーク電流とする。従って、図７の工程Ｓ００４において、ダイオードＰＮＤ２が異常リーク電流を生じなければ、Ｐ基板１ｐは製品上問題になるような結晶欠陥を有していないと判断できる。一方、同異常リーク電流を生じれば、Ｐ基板１ｐは製品上問題になる結晶欠陥を有すると判断できる。

問題となる程度の結晶欠陥を有さないと判断された場合、他の検査等と併せて問題がなければ、当該半導体ウェハに施された半導体装置の製造工程は正常であり、裁断（ダイシング）工程や封止（パッケージング）工程などを経て、製品化される（図７の工程Ｓ００５）。

一方、問題となる程度の結晶欠陥を有すると判断された場合、製造工程を一時中止するなどして、対策を施すことになる（図７の工程Ｓ００６）。その際、本実施の形態２の手法は、インラインでリアルタイムに基板欠陥の検査を施しているので、問題を生じた半導体ウェハの直前に工程を施された半導体ウェハまでは、製品として出荷することができる。結果として、半導体装置の生産性を向上させることができる。

本実施の形態２では、以上のようにして、半導体装置の製造工程中に基板内に生じる結晶欠陥を、通常のプロービング検査と同様にして検出することができる。これを実現しているのは、欠陥以外の逆方向リーク電流への要素を低減させた、本実施の形態２で製造方法を例示したダイオードＰＮＤ２と、図７を用いて説明した、ダイオードＰＮＤ２を検査素子として導入した半導体装置の製造工程による。結果として、半導体装置の生産性をより向上させることができる。

（実施の形態３）
本実施の形態３では、上記実施の形態１または２で例示したダイオードＰＮＤ１〜ＰＮＤ４を、欠陥検査用素子として半導体基板上に配置する方法について説明する。即ち、本実施の形態３では、上記実施の形態２で例示した半導体装置の製造工程を示す上記図７の工程Ｓ００２において、ダイオードＰＮＤ２を形成する際の、Ｐ基板１ｐ上への配置方法を詳しく説明する。本実施の形態３で説明する上記以外の半導体装置の製造方法は、特記しない限り、上記実施の形態２と同様であるとする。また、以下では、上記実施の形態２における半導体装置の製造方法の説明と同様に、ダイオードＰＮＤ２を用いて説明するが、上記実施の形態１で例示した検査用の各ダイオードＰＮＤ１〜ＰＮＤ４であっても良い。

通常、半導体装置の製造工程中においては、種々の素子を形成するための半導体基板は、平面略円形の半導体ウェハとして扱われる。即ち、上記図７の工程Ｓ００１で準備するＰ基板１ｐとは、図１３に示すような半導体ウェハ形状をしている。単結晶シリコンであるＰ基板１ｐは、その結晶方位を示すためのノッチ４を有している。

本実施の形態３で示す欠陥検査用のダイオードＰＮＤ２の配置方法として、上記図７の工程Ｓ００２において、検査用のダイオードＰＮＤ２は、Ｐ基板１ｐのうち複数のチップ領域ＣＨ内に形成する。ここで、複数のチップ領域ＣＨ内への配置方法には、以下のような３通りの方法がある。

第１の配置方法として、Ｐ基板１ｐが有する全ての複数のチップ領域ＣＨ内に、ダイオードＰＮＤ２を形成する。更に、ここでは、複数のチップ領域ＣＨ内には、ダイオードＰＮＤ２のみを形成することとする。即ち、当該Ｐ基板１ｐは、複数の欠陥検査用のダイオードＰＮＤ２のみからなるＴＥＧを全面に有する検査用ウェハとなる。

通常、量産期にある半導体装置の製造工程では、同様の処理を施す複数枚の半導体ウェハを１つの集合（ロット）として扱う。そこで、例えば、上記のような検査用ウェハをロットの中に含ませることで、ロット毎に検査を施すことができる。

ここで、この検査用ウェハとしてのＰ基板１ｐが有する複数のチップ領域ＣＨに、ダイオードＰＮＤ２のみを形成すれば、ロット毎にＰ基板１ｐにおける詳細な結晶欠陥分布を検出できる。特に、検査用ウェハ面内での欠陥分布と、複数のチップ領域ＣＨ内での欠陥分布を詳細に検査することができる。これにより、例えば量産期にある半導体装置のうち、製造工程中に生じる結晶欠陥に影響を受けやすい半導体装置の生産性を向上させることができる。

また、検査用ウェハとしてのＰ基板１ｐが有する複数のチップ領域ＣＨに、ダイオードＰＮＤ２と、他の既に知られた検査用素子とを形成しても良い。即ち、ＴＥＧの一要素として、欠陥検査用のダイオードＰＮＤ２を含ませる。このようにすることで、一度のプロービング工程により、通常の電気特性に加えて結晶欠陥に関しても、検査用ウェハ面内の分布を検査することができる。これにより、例えば量産期にある半導体装置の生産性を、より向上させることができる。

第２の配置方法として、Ｐ基板１ｐが有する全ての複数のチップ領域ＣＨ内に、製品としての集積回路機能を有した半導体素子および配線と共に、ダイオードＰＮＤ２を形成する。ここで、上記実施の形態２において図８〜図１２を用いて説明した検査用のダイオードＰＮＤ２は、良く知られた半導体素子および配線を形成する工程を組み合わせることで形成することができる。従って、製品となる集積回路を構成する複数の半導体素子および配線を形成する工程と、共通の工程によって形成する。

通常、開発段階にある半導体装置においては、設計や工程を変更しながら、より理想的な特性を発現する半導体素子および集積回路の製造工程を検討する。その特性の検査の際に、得られた電気特性の変化が、設計や工程の変更によるものなのか、基板の欠陥など寄生的な要因によるものなのかを分離する必要がある。

そこで、上記のように、Ｐ基板１ｐ上の複数のチップ領域ＣＨ内に、製品となる集積回路と検査用のダイオードＰＮＤ２とを配置することで、プロービング工程において、製品となり得る半導体素子の特性評価と共に、基板の結晶欠陥を評価することができる。これにより、半導体装置の開発段階において、検査結果をより早くフィードバックさせることができ、開発期間を短縮させることができる。また、製品となり得る半導体素子の特性が所望のものであり、基板欠陥が問題ない程度であった場合、当該半導体チップを製品化することもできる。結果として、例えば開発段階にある半導体装置の生産性を、より向上させることができる。

第３の配置方法として、図１４に示すように、Ｐ基板１ｐが有する複数のチップ領域ＣＨのうち、少なくとも一方の側に隣接するチップ領域を持たないような、外周部に位置する外周チップ領域ＣＨｓに、検査用のダイオードＰＮＤ２を形成する。

通常、半導体装置の製造工程では、特にフォトリソグラフィ法における露光工程などは、複数のチップ領域ＣＨのうち、隣接するいくつかのチップ領域に対して一括して施される。ここで、隣接するチップ領域を有するような複数のチップ領域ＣＨでは、Ｐ基板１ｐの平面方向に渡って同様のパターンを連続的に形成されるので、均一に露光工程が施される。

一方、少なくとも一方の側に隣接するチップ領域を持たないような外周チップ領域ＣＨｓでは、Ｐ基板１ｐの平面方向において不連続に終端するようなパターンが形成される。従って、露光が不均一となり易く、正常なパターンが現像できないという問題が起こり易い。そのため、外周チップ領域ＣＨｓは製品として採取せず、所謂取得外チップとすることがある。

この場合、上記のように、検査用のダイオードＰＮＤ２を外周チップ領域ＣＨｓに形成することで、製品として採取し得る複数のチップ領域ＣＨを用いることなく、同一のＰ基板１ｐ上に欠陥検査用のダイオードＰＮＤ２を配置することができる。従って、半導体装置の製造歩留まりを向上させることができ、生産性をより向上させることができる。

以上では、欠陥検査用のダイオードＰＮＤ２の、複数のチップ領域ＣＨ内への配置と、その変形例を説明した。Ｐ基板１ｐ上への検査用ダイオードＰＮＤ２の配置方法は、これに限らない。

本実施の形態３で示す欠陥検査用のダイオードＰＮＤ２の他の配置方法として、上記図７の工程Ｓ００２において、検査用のダイオードＰＮＤ２は、Ｐ基板１ｐのうち複数のチップ領域ＣＨ外に形成する。複数のチップ領域ＣＨ外として、例えば、図１４の右側に拡大図を示すように、複数のチップ領域ＣＨのそれぞれを隔離しているスクライブラインＳＬがある。

通常、半導体装置の製造工程では、Ｐ基板１ｐ上の複数のチップ領域ＣＨのそれぞれに同一の工程が施され、所望の機能を有する半導体素子および配線が形成される。そして、個々にダイシングすることで、半導体チップが形成される。そして、ダイシングのための領域として、複数のチップ領域ＣＨ間にはスクライブラインＳＬを設けている。

このスクライブラインＳＬは、ダイシング工程によって機械的に裁断後、廃棄されるので、通常製品にはならないが、ダイシング工程前までは、Ｐ基板１ｐとして複数のチップ領域ＣＨと同様に処理を施すことができる。従って、スクライブラインＳＬに欠陥検査用のダイオードＰＮＤ２を形成することで、製品として採取し得る複数のチップ領域ＣＨとは完全に独立して、同一のＰ基板１ｐ上に欠陥検査用のダイオードＰＮＤ２を配置することができる。従って、半導体装置の製造歩留まりをより向上させることができ、生産性をより向上させることができる。

また、検査用のダイオードＰＮＤ２を形成するための、複数のチップ領域ＣＨ外の領域として、外周チップ領域ＣＨｓの更に外側に位置し、半導体ウェハ形状のＰ基板１ｐの縁に近い領域を用いても良い。ただし、実際に製品として用いる複数のチップ領域ＣＨにより近い領域において、基板欠陥を検査できることから、スクライブラインＳＬ上に形成することが、より好ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１〜３では、検査用のダイオードＰＮＤ１〜ＰＮＤ４のＰＮ接合部の構成として、Ｐ型の半導体領域内にＮ型の半導体領域を形成するという構造を例示した。ここでは、これらの極性または位置関係は逆であっても良い。その場合、表記の極性を反転させることで、所望の構造を形成できる。

また、例えば、上記実施の形態１〜３で例示した検査用のダイオードＰＮＤ１〜ＰＮＤ４では、活性領域ａｃｔを規定する分離部２としてＳＴＩ構造のものを示した。ここでは、分離部２としては、所謂ＬＯＣＯＳ（Local Oxidation of Silicon）構造であっても良い。

また、例えば、上記実施の形態３で例示したＰ基板１ｐは、単結晶シリコンの結晶方位を示すためにノッチ４を有しているとした。ここでは、Ｐ基板１ｐにおいて結晶方位を示す方式として、所謂オリエンテーションフラットを備えていても良い。

本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。

本発明者らが検討した半導体装置の断面を示す説明図である。 本発明者らが検討した半導体装置の特性を示すグラフ図である。 本発明の実施の形態１である半導体装置の要部断面図である。 本発明の実施の形態１の変形例である半導体装置の要部断面図である。 本発明の実施の形態１の他の変形例である半導体装置の要部断面図である。 本発明の実施の形態１の他の変形例である半導体装置の要部断面図である。 本発明の実施の形態２である半導体装置の製造工程を示すフロー図である。 本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態３である半導体装置の製造工程中におけるＰ基板の全体平面図である。 下側は本発明の実施の形態３の変形例である半導体装置の製造工程中においけるＰ基板の全体平面図、上側はその要部拡大平面図である。

符号の説明

１ｐ Ｐ基板（半導体基板）
１ｎ Ｎ基板
２ 分離部
３ コンタクトホール
４ ノッチ
ａｃｔ 活性領域
ＢＦ 界面緩衝膜（第１絶縁膜）
ＣＨ 複数のチップ領域
ＣＨｓ 外周チップ領域
ＤＬ 空乏層
ＥＡ１，ＥＡ２ アノード導電部（第１導電部）
ＥＣ１ カソード導電部（第２導電部）
ｆ１ 主面
ｆ２ 裏面
ＩＬ 層間絶縁膜（酸化シリコン膜）
Ｎ１ Ｎ領域（第１半導体領域）
ＰＮＤ１〜ＰＮＤ４ ダイオード（検査素子）
ＰＷ Ｐウェル層
ｓｃ シリサイド層
ＳＬ スクライブライン
ｓｐ Ｐ型シリコン単結晶層
ｓｓ シリコン基板
ｓｚ 絶縁層
ＴＡ アノード電極
ＴＣ カソード電極

Claims (5)

1. （ａ）第１導電型の半導体基板を準備する工程と、
   （ｂ）前記半導体基板上に、検査素子を形成する工程と、
   （ｃ）前記検査素子の電気特性を検査する工程とを有し、
   前記（ｂ）工程において、前記検査素子を形成する工程は、
   前記半導体基板の主面に分離部を形成することで、活性領域を規定する工程と、
   前記活性領域の一部に、前記第１導電型とは逆導電型の第２導電型の第１半導体領域を形成する工程と、
   前記第１半導体領域を含む前記活性領域を覆うようにして、窒素および酸素を含む第１絶縁膜を形成する工程と、
   前記半導体基板に電気的に接続する第１導電部と、前記第１半導体領域に電気的に接続する第２導電部とを形成する工程とを有し、
   前記第１絶縁膜と前記半導体基板との界面は、酸化シリコン膜と前記半導体基板との界面よりも、界面準位が少なく、
   前記（ｃ）工程では、前記第１導電部および前記第２導電部を介して前記検査素子に逆方向電圧を印加したときの電気特性を検査することにより、前記半導体基板内の結晶欠陥を検出し、
   前記逆方向電圧とは、前記検査素子において、前記半導体基板と前記第１半導体領域との間の空乏層を広げるように、前記第１導電部と前記第２導電部との間に印加する電圧であることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記第１導電部と前記第２導電部とは、共に、前記半導体基板の主面上に形成し、かつ、互いに異なる前記活性領域に形成することを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記半導体基板は複数のチップ領域を有し、
   前記（ｂ）工程において、前記検査素子は、前記半導体基板のうち前記複数のチップ領域内に形成することを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記半導体基板は複数のチップ領域を有し、
   前記（ｂ）工程において、前記検査素子は、前記半導体基板のうち前記複数のチップ領域外に形成することを特徴とする半導体装置の製造方法。
5. 第１導電型の半導体基板に形成された検査素子を有し、
   前記検査素子は、
   前記半導体基板の主面に形成された分離部によって規定された活性領域と、
   前記活性領域の一部に形成された、前記第１導電型とは逆導電型の第２導電型の第１半導体領域と、
   前記第１半導体領域を含む前記活性領域を覆うようにして形成された、窒素および酸素を含む第１絶縁膜と、
   前記半導体基板に電気的に接続する第１導電部と、
   前記第１半導体領域に電気的に接続する第２導電部とを有し、
   前記第１絶縁膜と前記半導体基板との界面は、酸化シリコン膜と前記半導体基板との界面よりも、界面準位が少ないことを有することを特徴とする半導体装置。

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